JP2900699B2 - 表示制御装置 - Google Patents
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Description
【0001】
【産業上の利用分野】本発明は表示制御装置のメモリア
クセス管理手法に関するものである。
クセス管理手法に関するものである。
【0002】
【従来の技術】図5は従来の表示制御装置のブロック図
で、図6は従来の表示制御装置の動作を示すフローチャ
ート、図7は従来の表示制御装置の動作を示すタイミン
グチャート、図8は従来の表示制御装置を2つ用いて同
時に2画面の画像を得ようとした場合のCPUからみた
メモリの割付状態を示すメモリマップである。
で、図6は従来の表示制御装置の動作を示すフローチャ
ート、図7は従来の表示制御装置の動作を示すタイミン
グチャート、図8は従来の表示制御装置を2つ用いて同
時に2画面の画像を得ようとした場合のCPUからみた
メモリの割付状態を示すメモリマップである。
【0003】図5において、61は外部アクセス手段、
62は表示読み出し手段、63はメモリ管理手段、64
はメモリである。
62は表示読み出し手段、63はメモリ管理手段、64
はメモリである。
【0004】従来の表示制御装置についてフローチャー
トを用いて説明する。ここでは、外部アクセス手段61
にCPUとして68000が接続された場合を想定して
いる。
トを用いて説明する。ここでは、外部アクセス手段61
にCPUとして68000が接続された場合を想定して
いる。
【0005】まず、外部アクセス手段61から表示制御
装置の管理するメモリ64を読み出す場合の動作につい
て述べる。
装置の管理するメモリ64を読み出す場合の動作につい
て述べる。
【0006】68000でワードデータをリードする場
合は、まず68000はリード状態で表示制御装置のア
ドレスをアドレスバスに出力し、アドレスストローブと
ワードアクセスに対応するデータストローブをアサート
する(ステップ70)。外部アクセス手段61はアドレ
スバス上のアドレスをデコードし、自分のアドレスであ
ることを確認すると、メモリ管理手段63にメモリアク
セス要求を行い(ステップ71)、メモリ64の読み出
しが完了すると(ステップ72)読み出されたデータを
対応するデータバスに出力し、データアクノリッジをア
サートする(ステップ73)。68000は外部アクセ
ス手段61からのデータアクノリッジを検出するとデー
タバス上のデータを指定された場所に転送し、アドレス
の出力をやめ、アドレスストローブ、データストローブ
をネゲートする(ステップ74)。外部アクセス手段6
1はアドレスストローブ、データストローブのネゲート
を確認して、データの出力をやめ、データアクノリッジ
をネゲートし、バスサイクルが終了する(ステップ7
5)。
合は、まず68000はリード状態で表示制御装置のア
ドレスをアドレスバスに出力し、アドレスストローブと
ワードアクセスに対応するデータストローブをアサート
する(ステップ70)。外部アクセス手段61はアドレ
スバス上のアドレスをデコードし、自分のアドレスであ
ることを確認すると、メモリ管理手段63にメモリアク
セス要求を行い(ステップ71)、メモリ64の読み出
しが完了すると(ステップ72)読み出されたデータを
対応するデータバスに出力し、データアクノリッジをア
サートする(ステップ73)。68000は外部アクセ
ス手段61からのデータアクノリッジを検出するとデー
タバス上のデータを指定された場所に転送し、アドレス
の出力をやめ、アドレスストローブ、データストローブ
をネゲートする(ステップ74)。外部アクセス手段6
1はアドレスストローブ、データストローブのネゲート
を確認して、データの出力をやめ、データアクノリッジ
をネゲートし、バスサイクルが終了する(ステップ7
5)。
【0007】以上が基本動作であるが、メモリ管理手段
63へのメモリアクセス要求のタイミングとメモリアク
セスの所要時間について図7を用いて説明する。
63へのメモリアクセス要求のタイミングとメモリアク
セスの所要時間について図7を用いて説明する。
【0008】図7では、表示読み出し手段62のための
表示区間と、外部アクセス手段61のためのCPU区間
が交互に配置され、表示のための画素データの読み出し
は滞り無く行われる様子を示している。
表示区間と、外部アクセス手段61のためのCPU区間
が交互に配置され、表示のための画素データの読み出し
は滞り無く行われる様子を示している。
【0009】外部アクセス手段61はアドレスバス上の
アドレスをデコードし、メモリ管理手段63が管理して
いるメモリ64のアドレスであることを確認すると、メ
モリアクセス要求を行う。メモリ管理手段63は各CP
U区間の先頭(T0)でメモリアクセス要求の有無を判断
する。この時、メモリアクセス要求があればメモリアク
セスを行うが、無ければそのCPU区間はメモリアクセ
スは休止する。
アドレスをデコードし、メモリ管理手段63が管理して
いるメモリ64のアドレスであることを確認すると、メ
モリアクセス要求を行う。メモリ管理手段63は各CP
U区間の先頭(T0)でメモリアクセス要求の有無を判断
する。この時、メモリアクセス要求があればメモリアク
セスを行うが、無ければそのCPU区間はメモリアクセ
スは休止する。
【0010】CPU区間1でのメモリアクセスはT0の直
前にメモリアクセス要求が出されている場合で、CPU
は待たされること無くデータを取得できる。
前にメモリアクセス要求が出されている場合で、CPU
は待たされること無くデータを取得できる。
【0011】CPU区間2では、メモリアクセス要求は
既に表示区間1の間に出され、この間CPUはメモリア
クセスを保留させられている。
既に表示区間1の間に出され、この間CPUはメモリア
クセスを保留させられている。
【0012】CPU区間3では、T0の直後にメモリアク
セス要求が出され、CPU区間3、表示区間3と連続し
てメモリアクセスが保留され、CPU区間4でメモリア
クセスが行われる。
セス要求が出され、CPU区間3、表示区間3と連続し
てメモリアクセスが保留され、CPU区間4でメモリア
クセスが行われる。
【0013】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、CPUからメモリアクセス要求があって
も、メモリアクセスが保留される時間はメモリアクセス
要求のタイミングで変化し、メモリアクセスの平均所要
時間は長くなるという問題点を有していた。
来の構成では、CPUからメモリアクセス要求があって
も、メモリアクセスが保留される時間はメモリアクセス
要求のタイミングで変化し、メモリアクセスの平均所要
時間は長くなるという問題点を有していた。
【0014】また、2画面の画像情報を同時に得ようと
すれば、従来の表示制御装置を2つ用いて、図8のよう
にメモリがマッピングされる。この場合、個々の表示制
御装置が管理しているメモリ上の画像はその表示制御装
置でしか表示できず、相互に表示を行おうとすれば、画
像データをコピーするための転送を要する。同時に、メ
モリも浪費する。
すれば、従来の表示制御装置を2つ用いて、図8のよう
にメモリがマッピングされる。この場合、個々の表示制
御装置が管理しているメモリ上の画像はその表示制御装
置でしか表示できず、相互に表示を行おうとすれば、画
像データをコピーするための転送を要する。同時に、メ
モリも浪費する。
【0015】本発明は上記従来の問題点を解決するもの
で、メモリアクセスの平均所要時間を低減し、メモリを
一元管理することでメモリの使用効率を改善する表示制
御装置を提供することを目的とする。
で、メモリアクセスの平均所要時間を低減し、メモリを
一元管理することでメモリの使用効率を改善する表示制
御装置を提供することを目的とする。
【0016】
【課題を解決するための手段】この目的を達成するため
に本発明の表示制御装置は、メモリ手段に記憶された情
報を読み出し、画像情報として出力する表示読み出し手
段と、前記メモリ手段の記憶内容を更新参照するための
外部アクセス手段と、前記メモリ手段はアドレスが等間
隔で交互に割付けられた第1のバンク,第2のバンクで
構成し、所定間隔のタイムスロット毎に、前記第1のバ
ンクが前記表示読み出し手段による画像情報読み出し中
は、前記第2のバンクは前記外部アクセス手段による読
み書きに割り当てられ、前記第1のバンクが前記外部ア
クセス手段による読み書き中は、前記第2のバンクは前
記表示読み出し手段による画像情報読み出しに割り当て
られるよう前記表示読み出し手段と前記外部アクセス手
段からの前記メモリ手段へのアクセス調停を繰り返し行
うメモリ管理手段とを備えたものである。
に本発明の表示制御装置は、メモリ手段に記憶された情
報を読み出し、画像情報として出力する表示読み出し手
段と、前記メモリ手段の記憶内容を更新参照するための
外部アクセス手段と、前記メモリ手段はアドレスが等間
隔で交互に割付けられた第1のバンク,第2のバンクで
構成し、所定間隔のタイムスロット毎に、前記第1のバ
ンクが前記表示読み出し手段による画像情報読み出し中
は、前記第2のバンクは前記外部アクセス手段による読
み書きに割り当てられ、前記第1のバンクが前記外部ア
クセス手段による読み書き中は、前記第2のバンクは前
記表示読み出し手段による画像情報読み出しに割り当て
られるよう前記表示読み出し手段と前記外部アクセス手
段からの前記メモリ手段へのアクセス調停を繰り返し行
うメモリ管理手段とを備えたものである。
【0017】
【作用】本発明は上記した構成により、メモリアクセス
の平均所要時間を低減し、メモリを一元管理することで
メモリの使用効率を改善することができる。
の平均所要時間を低減し、メモリを一元管理することで
メモリの使用効率を改善することができる。
【0018】
【実施例】以下、本発明の第1の実施例及び第2の実施
例について、図面を参照しながら説明する。図1は本発
明の一実施例である表示制御装置のブロック図を示すも
のである。図2は本発明の第1の実施例である表示制御
装置の動作を示すフローチャートである。図3は本発明
の第1の実施例である表示制御装置の動作を示すタイミ
ングチャートである。図4はCPUからみたメモリの割
付状態を示すメモリマップである。
例について、図面を参照しながら説明する。図1は本発
明の一実施例である表示制御装置のブロック図を示すも
のである。図2は本発明の第1の実施例である表示制御
装置の動作を示すフローチャートである。図3は本発明
の第1の実施例である表示制御装置の動作を示すタイミ
ングチャートである。図4はCPUからみたメモリの割
付状態を示すメモリマップである。
【0019】図1において、11は外部アクセス手段、
12は表示読み出し手段、13はメモリ管理手段、14
は第1のメモリ、15は第2のメモリである。本実施例
では、外部アクセス手段11にCPUとして68000
が接続され、メモリ管理手段13の管理するメモリはD
−RAMを用いた場合を想定している。
12は表示読み出し手段、13はメモリ管理手段、14
は第1のメモリ、15は第2のメモリである。本実施例
では、外部アクセス手段11にCPUとして68000
が接続され、メモリ管理手段13の管理するメモリはD
−RAMを用いた場合を想定している。
【0020】以上のように構成された本発明の第1の実
施例である表示制御装置について、図2,図3を用いな
がら以下その動作について説明する。
施例である表示制御装置について、図2,図3を用いな
がら以下その動作について説明する。
【0021】まず、外部アクセス手段11から表示制御
装置の管理するメモリを読み出す場合の動作について述
べる。
装置の管理するメモリを読み出す場合の動作について述
べる。
【0022】68000でワードデータをリードする場
合は、まず68000はリード状態で表示制御装置のア
ドレスをアドレスバスに出力し、アドレスストローブと
ワードアクセスに対応するデータストローブをアサート
する(ステップ20)。外部アクセス手段11はアドレ
スバス上のアドレスをデコードし、自分のアドレスであ
る事を確認すると、メモリ管理手段13にメモリアクセ
ス要求を行い(ステップ21)、メモリの読み出しが完
了すると(ステップ22)読み出されたデータを対応す
るデータバスに出力し、データアクノリッジをアサート
する(ステップ23)。68000は外部アクセス手段
11からのデータアクノリッジを検出するとデータバス
上のデータを指定された場所に転送し、アドレスの出力
をやめ、アドレスストローブ,データストローブをネゲ
ートする(ステップ24)。外部アクセス手段11はア
ドレスストローブ、データストローブのネゲートを確認
して、データの出力をやめ、データアクノリッジをネゲ
ートし、バスサイクルが終了する(ステップ25)。
合は、まず68000はリード状態で表示制御装置のア
ドレスをアドレスバスに出力し、アドレスストローブと
ワードアクセスに対応するデータストローブをアサート
する(ステップ20)。外部アクセス手段11はアドレ
スバス上のアドレスをデコードし、自分のアドレスであ
る事を確認すると、メモリ管理手段13にメモリアクセ
ス要求を行い(ステップ21)、メモリの読み出しが完
了すると(ステップ22)読み出されたデータを対応す
るデータバスに出力し、データアクノリッジをアサート
する(ステップ23)。68000は外部アクセス手段
11からのデータアクノリッジを検出するとデータバス
上のデータを指定された場所に転送し、アドレスの出力
をやめ、アドレスストローブ,データストローブをネゲ
ートする(ステップ24)。外部アクセス手段11はア
ドレスストローブ、データストローブのネゲートを確認
して、データの出力をやめ、データアクノリッジをネゲ
ートし、バスサイクルが終了する(ステップ25)。
【0023】以上が基本動作であるが、メモリ管理手段
13へのメモリアクセス要求のタイミングとメモリアク
セスの所要時間について図3を用いて説明する。
13へのメモリアクセス要求のタイミングとメモリアク
セスの所要時間について図3を用いて説明する。
【0024】図3では、表示読み出し手段12のための
メモリアクセスと、外部アクセス手段11のためのメモ
リアクセスが第1,第2のメモリ14,15間で交互に
配置され、表示のための画素データの読み出しは滞り無
く行われる様子を示している。
メモリアクセスと、外部アクセス手段11のためのメモ
リアクセスが第1,第2のメモリ14,15間で交互に
配置され、表示のための画素データの読み出しは滞り無
く行われる様子を示している。
【0025】外部アクセス手段11はアドレスバス上の
アドレスをデコードし、メモリ管理手段13が管理して
いるメモリのアドレスであることを確認すると、メモリ
アクセス要求を行う。メモリ管理手段は等間隔の各タイ
ムスロット毎の先頭(T0),(T8)でメモリアクセス要
求の有無を判断する。この時、メモリアクセス要求があ
れば、アドレス情報により偶数ワードの第1のメモリ1
4へのアクセスか、奇数ワードの第2のメモリ15への
アクセスか判断し、メモリアクセスを行うが、無ければ
そのCPU区間はメモリアクセスは休止する。
アドレスをデコードし、メモリ管理手段13が管理して
いるメモリのアドレスであることを確認すると、メモリ
アクセス要求を行う。メモリ管理手段は等間隔の各タイ
ムスロット毎の先頭(T0),(T8)でメモリアクセス要
求の有無を判断する。この時、メモリアクセス要求があ
れば、アドレス情報により偶数ワードの第1のメモリ1
4へのアクセスか、奇数ワードの第2のメモリ15への
アクセスか判断し、メモリアクセスを行うが、無ければ
そのCPU区間はメモリアクセスは休止する。
【0026】スロット1でのメモリアクセスはT0の直前
に偶数ワードアドレスでメモリアクセス要求が出されて
いる場合で、スロット1では奇数ワードアドレスのアク
セスしか許されていないのでCPUはアクセスを保留さ
せられる。
に偶数ワードアドレスでメモリアクセス要求が出されて
いる場合で、スロット1では奇数ワードアドレスのアク
セスしか許されていないのでCPUはアクセスを保留さ
せられる。
【0027】スロット2では、メモリアクセス要求は既
にスロット1の間に出されていた偶数ワードアドレスの
アクセスを行う。
にスロット1の間に出されていた偶数ワードアドレスの
アクセスを行う。
【0028】スロット3では、スロット1,2でアクセ
ス要求したアドレスから連続する奇数ワードアドレスで
CPUがメモリアクセス要求を行うと、待たされること
無くCPUはデータを取得できる。
ス要求したアドレスから連続する奇数ワードアドレスで
CPUがメモリアクセス要求を行うと、待たされること
無くCPUはデータを取得できる。
【0029】続くスロット4でも連続する奇数ワードア
ドレスのアクセス要求は待たされること無くCPUはデ
ータを取得している。
ドレスのアクセス要求は待たされること無くCPUはデ
ータを取得している。
【0030】引き続き本発明の第2の実施例の動作につ
いて説明する。スロット1,2で第1の画面データ、ス
ロット3,4で第2の画面データと2スロット毎に各画
面用読み出しが配置され、それぞれ2スロット毎に4つ
の画素データを読み出し出力されている。これは平均す
ると4タイムスロット毎に同時に2画面のそれぞれ4つ
の画素データを読み出していることになる。
いて説明する。スロット1,2で第1の画面データ、ス
ロット3,4で第2の画面データと2スロット毎に各画
面用読み出しが配置され、それぞれ2スロット毎に4つ
の画素データを読み出し出力されている。これは平均す
ると4タイムスロット毎に同時に2画面のそれぞれ4つ
の画素データを読み出していることになる。
【0031】引き続き本発明の第3の実施例の動作につ
いて説明する。第1,第2のメモリ14,15それぞれ
の局所的なアドレスを0,1と変化させると、CPUか
らみたアドレスは0,4と変化するのと等価である。従
って、メモリ管理手段13は読み出された画素の順位に
矛盾が生じないよう、4つの画素の読み出しが完了した
時点でCPUからみたアドレス順に画素の並び替えを行
い、表示読み出し手段12に出力される。
いて説明する。第1,第2のメモリ14,15それぞれ
の局所的なアドレスを0,1と変化させると、CPUか
らみたアドレスは0,4と変化するのと等価である。従
って、メモリ管理手段13は読み出された画素の順位に
矛盾が生じないよう、4つの画素の読み出しが完了した
時点でCPUからみたアドレス順に画素の並び替えを行
い、表示読み出し手段12に出力される。
【0032】引き続き本発明の第4の実施例の動作につ
いて説明する。メモリ管理手段13は、タイムスロット
毎に、先頭(T0),(T8)で表示読み出し手段12から
のメモリアクセス要求を監視し、表示のための読み出し
が休止した場合、そのタイムスロットでの第1のメモリ
バンク,第2のメモリバンク両方のアクセス権を外部ア
クセス手段11に解放する。同時に、メモリ管理手段1
3はタイムスロット毎の先頭(T0),(T8)で外部アク
セス手段11のメモリアクセス要求の有無も判断してい
るので、この時点で外部アクセス手段11からのメモリ
アクセス要求があれば、アドレスが偶数ワード,奇数ワ
ードどちらであっても該当するメモリバンクをアクセス
する。
いて説明する。メモリ管理手段13は、タイムスロット
毎に、先頭(T0),(T8)で表示読み出し手段12から
のメモリアクセス要求を監視し、表示のための読み出し
が休止した場合、そのタイムスロットでの第1のメモリ
バンク,第2のメモリバンク両方のアクセス権を外部ア
クセス手段11に解放する。同時に、メモリ管理手段1
3はタイムスロット毎の先頭(T0),(T8)で外部アク
セス手段11のメモリアクセス要求の有無も判断してい
るので、この時点で外部アクセス手段11からのメモリ
アクセス要求があれば、アドレスが偶数ワード,奇数ワ
ードどちらであっても該当するメモリバンクをアクセス
する。
【0033】
【発明の効果】以上のように本発明の表示制御装置は、
所定間隔のタイムスロット毎に、第1のバンクが表示読
み出し手段による画像情報読み出し中は、第2のバンク
は外部アクセス手段による読み書きに割り当てられ、第
1のバンクが外部アクセス手段による読み書き中は、第
2のバンクは表示読み出し手段による画像情報読み出し
に割り当てられるよう、表示読み出し手段と外部アクセ
ス手段からのメモリ手段へのアクセス調停を繰り返し行
うことにより、必ずどちらかのバンクは外部アクセス手
段に割り当てられ、ランダムアクセスでのメモリアクセ
スの平均所要時間を短縮することができる。更に、一端
メモリアクセスに成功すると、連続するアドレスでのア
クセスは保留無しに行え、連続してアクセスする回数が
多いほど平均保留時間を0に近づけることができる。
所定間隔のタイムスロット毎に、第1のバンクが表示読
み出し手段による画像情報読み出し中は、第2のバンク
は外部アクセス手段による読み書きに割り当てられ、第
1のバンクが外部アクセス手段による読み書き中は、第
2のバンクは表示読み出し手段による画像情報読み出し
に割り当てられるよう、表示読み出し手段と外部アクセ
ス手段からのメモリ手段へのアクセス調停を繰り返し行
うことにより、必ずどちらかのバンクは外部アクセス手
段に割り当てられ、ランダムアクセスでのメモリアクセ
スの平均所要時間を短縮することができる。更に、一端
メモリアクセスに成功すると、連続するアドレスでのア
クセスは保留無しに行え、連続してアクセスする回数が
多いほど平均保留時間を0に近づけることができる。
【0034】また、メモリ管理手段において、第1のタ
イムスロット、続く第2のタイムスロットで第1の画面
の画像情報を読み出し、第2のタイムスロットに続く第
3,第4のタイムスロットでは第2の画面の画像情報を
読み出すことを繰り返し行い、表示読み出し手段に4タ
イムスロット毎に第1,第2の2画面の画像情報を渡す
ことで、外部アクセス手段からの連続アドレスでのメモ
リアクセスに干渉することなく2画面の画像を取り出せ
る。
イムスロット、続く第2のタイムスロットで第1の画面
の画像情報を読み出し、第2のタイムスロットに続く第
3,第4のタイムスロットでは第2の画面の画像情報を
読み出すことを繰り返し行い、表示読み出し手段に4タ
イムスロット毎に第1,第2の2画面の画像情報を渡す
ことで、外部アクセス手段からの連続アドレスでのメモ
リアクセスに干渉することなく2画面の画像を取り出せ
る。
【0035】一方、第1のタイムスロット中に連続して
第1の画素,第3の画素を読み出し、第1のタイムスロ
ットに続く第2のタイムスロット中にも連続して第2の
画素,第4の画素の読み出しを行った後に、第1の画
素,第2の画素,第3の画素,第4の画素とアドレス順
に並び替えを行い、表示読み出し手段に画像情報の読み
出し結果として渡すことで、画素の順位の矛盾無く画素
レートを確保することができる。
第1の画素,第3の画素を読み出し、第1のタイムスロ
ットに続く第2のタイムスロット中にも連続して第2の
画素,第4の画素の読み出しを行った後に、第1の画
素,第2の画素,第3の画素,第4の画素とアドレス順
に並び替えを行い、表示読み出し手段に画像情報の読み
出し結果として渡すことで、画素の順位の矛盾無く画素
レートを確保することができる。
【0036】また、メモリ管理手段において、タイムス
ロット毎に、表示読み出し手段からのメモリアクセス要
求を監視し、表示のための読み出しが休止した場合、そ
のタイムスロットでの第1のバンク、第2のバンク両方
のアクセス権を外部アクセス手段に割り当てることで、
画像表示の帰線区間等で表示のためのアクセスが休止す
る間、外部アクセス手段のメモリアクセスの平均所要時
間を更に短縮することができる。
ロット毎に、表示読み出し手段からのメモリアクセス要
求を監視し、表示のための読み出しが休止した場合、そ
のタイムスロットでの第1のバンク、第2のバンク両方
のアクセス権を外部アクセス手段に割り当てることで、
画像表示の帰線区間等で表示のためのアクセスが休止す
る間、外部アクセス手段のメモリアクセスの平均所要時
間を更に短縮することができる。
【0037】また、2つのメモリバンクは連続した1つ
のメモリ空間として扱っているため、第1の表示読み出
し手段と第2の読み出し手段で使用している画像を相互
に利用でき、画像の配置も任意のアドレスに混在させる
ことができる。
のメモリ空間として扱っているため、第1の表示読み出
し手段と第2の読み出し手段で使用している画像を相互
に利用でき、画像の配置も任意のアドレスに混在させる
ことができる。
【図1】本発明の一実施例における表示制御装置の構成
を示すブロック図
を示すブロック図
【図2】同実施例における表示制御装置の動作を説明す
るためのフローチャート
るためのフローチャート
【図3】同実施例における表示制御装置の動作を説明す
るためのタイムチャート
るためのタイムチャート
【図4】同実施例における表示制御装置の動作を説明す
るためのメモリマップ
るためのメモリマップ
【図5】従来の表示制御装置の構成を示すブロック図
【図6】従来の表示制御装置の動作を説明するためのフ
ローチャート
ローチャート
【図7】従来の表示制御装置の動作を説明するためのタ
イムチャート
イムチャート
【図8】従来の表示制御装置の動作を説明するためのメ
モリマップ
モリマップ
11 外部アクセス手段 12 表示読み出し手段 13 メモリ管理手段 14 第1のメモリ 15 第2のメモリ
Claims (3)
- 【請求項1】 連続するアドレスが等間隔で交互に割り
付けられた、第1のバンクおよび第2のバンクで構成さ
れるメモリ手段と、 前記 メモリ手段に記録された情報を読み出し、画像情報
として出力する表示読み出し手段と、 前記メモリ手段の記憶内容を更新参照するための外部ア
クセス手段と、所定間隔 のタイムスロット毎に、前記第1のバンクが前
記表示読み出し手段による画像情報読み出し中は、前記
第2のバンクは前記外部アクセス手段による読み書きに
割り当てられ、前記第1のバンクが前記外部アクセス手
段による読み書き中は、前記第2のバンクは前記表示読
み出し手段による画像情報読み出しに割り当てられるよ
う、前記表示読み出し手段と前記外部アクセス手段から
の前記メモリ手段へのアクセス調停を繰り返し行うメモ
リ管理手段とを備え、 前記メモリ管理手段は、タイムスロット毎に、第1の画
面用の画像情報と第2の画面用の画像情報を交互に読み
出すよう前記メモリ手段へのアクセスを管理し、前記表
示読み出し手段へ、読み出された前記第1の画面用の画
像情報と前記第2の画像情報とを独立に出力する ことを
特徴とする表示制御装置。 - 【請求項2】 連続するアドレスが等間隔で交互に割り
付けられた、第1のバンクおよび第2のバンクで構成さ
れるメモリ手段と、 前記メモリ手段に記録された情報を読み出し、画像情報
として出力する表示読み出し手段と、 前記メモリ手段の記憶内容を更新参照するための外部ア
クセス手段と、 所定間隔のタイムスロット毎に、前記第1のバンクが前
記表示読み出し手段による画像情報読み出し中は、前記
第2のバンクは前記外部アクセス手段による読み書きに
割り当てられ、前記第1のバンクが前記外部アクセス手
段による読み書き中は、前記第2のバンクは前記表示読
み出し手段による画像情報読み出しに割り当てられるよ
う、前記表示読み出し手段と前記外部アクセス手段から
の前記メモリ手段へのアクセス調停を繰り返し行うメモ
リ管理手段とを備え、 前記メモリ管理手段は、タイムスロット毎に、複数の奇
数番目の画素の画像情報と複数の偶数番目の画像情報を
交互に読み出すよう前記メモリ手段へのアクセ スを管理
し、読み出された画像情報を表示順に並び替え、前記表
示読み出し手段へ順次出力することを特徴とする表示制
御装置。 - 【請求項3】 メモリ管理手段において、タイムスロッ
ト毎に、表示読み出し手段からのメモリアクセス要求を
監視し、表示のための読み出しが休止した場合、そのタ
イムスロットでの第1、第2のバンク両方のアクセス権
を外部アクセス手段に割り当てることを特徴とする請求
項1または2記載の表示制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4120216A JP2900699B2 (ja) | 1992-05-13 | 1992-05-13 | 表示制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4120216A JP2900699B2 (ja) | 1992-05-13 | 1992-05-13 | 表示制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05313618A JPH05313618A (ja) | 1993-11-26 |
JP2900699B2 true JP2900699B2 (ja) | 1999-06-02 |
Family
ID=14780769
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4120216A Expired - Fee Related JP2900699B2 (ja) | 1992-05-13 | 1992-05-13 | 表示制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2900699B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7265234B2 (en) | 2005-04-01 | 2007-09-04 | Shin-Etsu Chemical Co., Ltd. | Silsesquioxane compound mixture, method of making, resist composition, and patterning process |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6496192B1 (en) * | 1999-08-05 | 2002-12-17 | Matsushita Electric Industrial Co., Ltd. | Modular architecture for image transposition memory using synchronous DRAM |
JP2008096307A (ja) * | 2006-10-12 | 2008-04-24 | Xanavi Informatics Corp | 記録媒体の制御方法、車載電子機器、記録媒体制御プログラム |
-
1992
- 1992-05-13 JP JP4120216A patent/JP2900699B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7265234B2 (en) | 2005-04-01 | 2007-09-04 | Shin-Etsu Chemical Co., Ltd. | Silsesquioxane compound mixture, method of making, resist composition, and patterning process |
Also Published As
Publication number | Publication date |
---|---|
JPH05313618A (ja) | 1993-11-26 |
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