JP2891999B2 - Image memory device - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、画像メモリ装置に係わり、特にディジタ
ル画像処理用の論理LSIに内蔵することのできる画像メ
モリ装置に関する。 （従来の技術） 近年、テレビジョン（以後TVと略記する）信号をデジ
タル化して取り扱うデジタル画像処理技術の発展が急で
ある。これらの画像処理では、数走査線分の画像信号を
半導体ラインメモリに記憶，再生して利用できるので、
これまでのアナログ信号処理では困難であったリアルタ
イムの２次元画像処理が容易に行える。また、フィール
ドメモリ（又はフレームメモリ）を利用すれば、１〜数
画面の画像信号を記憶，再生できるので、３次元画像処
理もリアルタイムで行うことが可能となる。 このようなラインメモリやフィードメモリ（又はフレ
ームメモリ）等の画像メモリは、現在、半導体チップと
して入手することができる。現状のTVセットでは、信号
処理を実行する論理LSIとは別に、上記の半導体メモリ
チップを実装して使用しているのが実情である。しかし
ながら、上記の画像メモリを、信号処理用の論理LSIに
内蔵させたいという要求が強い。 このような背景から、論理LSIに内蔵させることので
きる画像メモリが種々開発されているが、これまでの実
用化されてきた技術について以下に説明する。ここで
は、主にラインメモリについて説明するが、フィードメ
モリ（又はフレームメモリ）についても、容量が異なる
だけで基本的構成は全く同じである。 ラインメモリとして、最も基本的な動作はシフトレジ
スタを用いて実現することができる。第７図はダイナミ
ック型シフトレジスタを用いたラインメモリの回路構成
図であり、図中71は入力端子、72は出力端子、73は１ビ
ットのシフトレジスタセル、74,75はクロック線を示し
ている。ダイナミックシフトレジスタは、現状の論理LS
I内に広く使用されており、論理LSIプロセスとの整合性
は極めて良い。しかしながら、記憶容量１ビット当りの
セル面積が大きく、消費電力も大きいという欠点があ
る。例えば、1.2μｍ設計ルールを用いたCMOS回路で
は、１ビット当り16.3μｍ×44.4μｍ≒724μm²程度の
大きさのセルが必要であり、さらにそれらの回路のクロ
ック線74,75を駆動するためのクロックバッファ等が必
要である。また、入力端子71,出力端子72に現われる信
号だけでなく、各記憶セル73に記憶されているすべての
信号が、クロック信号に同期して次段のセル73へ移動す
るので、その際にシフトレジスタの全セルが同時に動作
する。このため、外部との信号のやりとりに係わらない
セルも電力を消費することにより、必要以上に大きな電
力を消費していると言える。 上記のようなダイナミック型シフトレジスタによるラ
インメモリの欠点を解消するものとして、文献（IEEE J
ournal of Solid State Circuet, vol.sc−21, no.6, p
p790−796, 1986, DEC,.“Digital Signal Processors
for Decoding/Encoding Color TV Signals,"）では、改
良型のダイナミックシフトレジスタによるラインメモリ
が提案されている。第８図にその回路、第９図にタイミ
ングチャートを示す。本回路では、１ビットのシリアル
入力信号を７ビットのパラレル信号にFF11−FF17によっ
て変換し、その各々について、改良型のシフトレジスタ
に入力している。改良型のシフトレジスタでは、CMOSイ
ンバータと２個のトランスファゲートで構成されるラッ
チ回路（L1.1〜L150.7）を150組カスケード接続し、後
段のラッチから順に前段へと向かって１個ずつ、ラッチ
クロック（C1〜C150）で立上げ、次に立下げるという動
作を８ラッチ周期の間隔で実行することにより、クロッ
クレートの７倍の周期のシフトレジスタ動作を実現して
いる。こうして遅延させられた７ビットのパラレル信号
は、FF21〜FF27により１ビット信号にパラレル／シリア
ル変換される。 本回路によれば、前記第７図に示したマスタ・スレー
ブ型のシフトレジスタに比べ１ビット当りのセル面積が
1/2×8/7＝4/7倍程度に小さくできる。即ち、1.2μmCMO
Sでは414μm²程度にできる可能性がある。しかし、これ
でもセルサイズは十分小さいとは言い難い。また、消費
電力は、セルアレイのみでマスタ・スレーブ型のダイナ
ミックシフトレジスタに比べ原理的に8/7×1/2＝4/7倍
にしかできず、外部との信号のやりとりに直接係わらな
いセルもシフト動作を実行するために電力を消費すると
いう実情は上記のダイナミック型シフトレジスタと同様
である。 論理LSIに内蔵させることのできるラインメモリの従
来技術の第３の例として、3TRセルを使ったDRAMライン
メモリを第10図に示す。図中91はDRAMセル、92は入力
端、93は出力端、94a〜94dは書込みワード線、95a〜95d
は読出しワード線、97はビット線負荷トランジスタ、98
はビット線バッファを示している。また、第11図は上記
ラインメモリを動作させるための書込みワード線94a〜9
4d,読出しワード線95a〜95d及び書込みデータの入力タ
イミングと、読出しデータの出力タイミングを示してい
る。 本回路では、１ビットを記憶するセルは３つのトラン
ジスタからなり、第２者に比べて少ないが、１セル当り
にワード線が２本、ビット線が２本必要であり、そのレ
イアウトのために全体の面積は左程小さくできない。例
えば、1.2μｍのCMOSでは、365μm²程度である。なお、
本方式は文献（IEEE Journal of Solid State Circuit,
vol.sc−21, no.5, OCTOBER 1986, pp.797−802,“A C
MOS VLSI Chip for Filtering of TV Pictures in Two
Dimensions"）に報告されている。そして、この文献で
は1.5μｍルールを用いたためセルサイズは上記より大
きいものとなっている。つまり、上記の回路では、入／
出力するデータに直接関係ないセルは、アクセスされる
ことがないので、不必要なセルが動作しているという前
２者の欠点はないものの、セルサイズの点では十分小さ
いとは言えない。 セルサイズで最も小さくできる可能性のあるメモリと
しては1TRセルを使ったDRAMが考えられる。ところが従
来の1TRセルDRAM回路では、ライトエネーブル（WE）信
号，リードエネーブル（RE）信号及びセンスエネーブル
（SE）信号等の回路内で必要な制御信号のタイミング
は、トランジスタを用いて作る抵抗素子やゲート容量を
利用したキャパシタ素子等を使った信号遅延回路によっ
て作られている。このような回路は、高度にDRAMに特化
した製造プロセスでのみ安定に作ることができ、スタン
ダードセル方式やゲートアレイ方式等、所謂セミカスタ
ム方式が主流の論理LSIには馴染まない。 即ち、一般にセミカスタム方式LSIでは、ゲート間の
信号遅延時間の絶対値を保証することはできず、これを
積極的に利用した設計は禁止されるからである。特に、
論理LSIに望まれる性質として、各信号レベルが０か１
のどちらかの場合しか考える必要がなく、中間レベル
や、レベル間の遷移時間に関係がないという性質、所謂
レベルセンシティブであることが重要である。論理LSI
がレベルセンシティブでないと、試験方法に難しい問題
が発生することはよく知られている。さらに、レベルセ
ンシティブでない論理LSIは、製造歩留りの点にも不利
である。そのため、従来技術による1TRセルDRAMライン
メモリは、論理LSI内蔵には適さない。 （発明が解決しようとする問題点） このように従来、セルサイズの小形化の観点からは1T
RセルDRAMが最も望ましいが、この1TRセルDRAMはレベル
センシティブな論理LSIに馴染まないと言う問題があ
る。そして、従来の1TRセルDRAMを論理LSIに内蔵する
と、LSI試験が困難になったり製造歩留り低下を招く虞
れがあった。 本発明は上記事情を考慮してなされたもので、その目
的とするところは、1TRセルDRAMの論理LSIに馴染まない
性質を解決し、１ビット当りのセル面積が小さく、消費
電力も小さいラインメモリを1TRセルDRAMによって実現
することができ、論理LSIの製造プロセスで歩留り良く
実現し得る画像メモリ装置を提供することにある。 ［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、制御信号のタイミング発生に信号遅
延回路を用いることなく、レベルセンシティブな回路構
成のみによって1TRセルDRAMラインメモリを実現するこ
とにある。 即ち本発明は、論理LSI内に内蔵させる画像メモリ装
置において、入力信号をｍ倍（ｍは正の整数）の周期に
する１対ｍのシリアル／パラレル変換回路と、前記入力
信号と同じ周期の入力クロックを1/m分周する分周回路
と、この分周回路により1/m分周して得られたｍ位相の
クロックからプリチャージ信号，ワードラインエネーブ
ル信号，センヌエネーブル信号及び書込みエネーブル信
号等の制御信号を発生するタイミング制御回路と、前記
入力信号のｍ倍の周期で読み出し／書き込み動作を実行
する１トランジスタ／セルのダイナミックメモリと、こ
のダイナミックメモリのアドレス信号を前記入力信号の
ｍ倍の信号レートで発生するアドレス発生回路と、前記
ダイナミックメモリのｍ個の読み出し出力を1/mの周期
にして１出力にまとめるｍ対１のパラレル／シリアル変
換回路とを具備してなるものである。 （作用） 本発明では、ラインメモリの以下の性質を積極的に利
用する。即ち、 （ａ）本質的にシーケンシャルアクセス動作しかないの
で、ランダムアクセスの必要がない。 （ｂ）１つのメモリセルから記憶データを読出した後、
すぐさま読出されたデータから丁度1H遅れの入力データ
を同一セルに書込み、次にアドレスをインクリメントし
て次のセルを読出し、書込みを行い…、と繰返すことに
よって、ラインメモリ動作が実行できる。つまり、読出
し動作をする時には、同一セルへ書き込むべき次の入力
データが常に用意されている。 （ｃ）入力データは、クロックに同期して一定のレート
で定常的に入力し続けると期待できる。 ラインメモリの上記のような性質から、DRAMラインメ
モリの構成を以下のようにして実現できる。 （１）入力信号を1:mのシリアル／パラレル変換するこ
とにより、周期がｍ倍のｍビットパラレル信号に変換す
る。 （２）DRAMの読出し及び書込み動作（以後Ｒ・Ｗ動作と
略記する）は、上記ｍ倍になったパラレルデータの繰返
し周期で行う。 （３）Ｒ・Ｗ動作のための、WE信号,RE信号及びSE信号
等の制御信号のタイミングは、上記ｍ倍の周期の中にあ
るｍ個のクロックのタイミングを用いて作る。こうして
できるタイミングは、レベルセンシティブな性質を持っ
ている。 （４）アドレスは、上記ｍ倍の周期でインクリメント
（デクリメント）さら、1Hの周期で元に戻る繰返し信号
となる。 （５）読み出された信号は、最初にm:1のパラレル／シ
リアル変換をして、当初の入力信号と同じレートの出力
信号とする。 （６）上記ｍの値は、に記したタイミング発生に十分
な数があればよい。また、１つのアドレスで指定される
セルはｍ個同時となるので、ｍ個の値はレイアウト設
計，回路設計の都合上、あまり大きくはできない。この
ような理由からｍ＝８が適当である。 上記のような構成で1TRセルDRAMを実現することによ
り、抵抗素子，キャパシタ素子等からなる遅延回路を使
わず“0",“1"レベル以外の中間レベルやレベル間の遷
移時間に全く関係しない、所謂レベルセンシティブな回
路だけによって動作するDRAMを実現することができる。
これを使ったラインメモリは、 論理LSIの製造プロセスで、歩留りを下げることなく
安定に作ることができる。 ラインメモリの１ビットを記憶するセルは、１つのト
ランジスタ素子と１つのキャパシタ素子からなり、セル
サイズが他の方式のメモリセルに比べて最も小さくでき
る。例えば1.2μmCMOSでは138.5μm²程度でできる。こ
れはダイナミックレジスタによるラインメモリのセルの
1/5.2、改良型ダイナミックシフトレジスタによるライ
ンメモリの1/3、3TRセルDRAMの1/3程度である。従っ
て、ラインメモリとして必要な面積も他方式に比べて1/
3以下にすることができる。 また、データの入／出力に直接関係のないセル、即ち
アクセスされていないセルは静止しているので、余分な
電力を消費することもなく、またセルの動作に必要な電
力は、高々数10fFの容量を5Vの電源で充放電する程度の
極く僅かの電力である。セルにＲ・Ｗ動作を実行させる
ための周辺回路も電力は消費するが、ラインメモリとし
て全体でみると、他の方式に比べて最も小さい電力で動
作させることができる。 （実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。 第１図は本発明の一実施例に係わる画像メモリ装置の
概略構成を示すブロック図である。図中11（11a,11b）
は各種制御信号を発生する制御信号発生回路、12は入力
信号を８倍の周期にする１対８のシリアル／パラレル
（S/P）変換回路、13は書込み回路、14は入力信号の８
倍の周期で読出し／書込み動作を実行する1TR−DRAMの
セルアレイ、15はセンスアンプ、16は８個の読出し出力
を1/8の周期にして１出力にまとめる８対１のパラレル
／シリアル（P/S）変換回路、17は入力信号の８倍の信
号レートでアドレス信号を発生するアドレス発生回路で
あり、これらは論理LSI内に内蔵されている。 第２図は本実施例における1TR−DRAMラインメモリの
具体例を示す回路構成図である。第１図のブロック図に
示したS/P変換回路12,書込み回路13,セルアレイ14,セン
スアンプ15,P/S変換回路16の実際の回路例が、それぞれ
第２図の22,23,24,25,26に相当する。但し、第２図では
８ビットパラレル回路のうちの２ビット分のみ記してい
る。 アドレス入力D0〜D127はイニシャライズ信号入力時に
１本だけ（例えばD0のみ）“H"、他は全て“L"となるよ
うな信号を入力する。クロックφ210、S/P変換回路22及
びP/S変換回路26のパラレルロード信号φ_A211,φ_L212,
ライトエネーブル信号WE213,プリチャージ信号PC214,セ
ンスエネーブル信号SE215,ワード線エネーブル信号WLE2
16は、それぞれ第３図310〜316に示すタイミングで印加
する。 また、これらの信号を作る制御信号発生回路11の例を
第４図に示す。第４図中の420は３ビットバイナリカウ
ンタを構成しており、これにより入力クロックφ410を
８分周する。そして、φの２倍,4倍,8倍周期の２φ,4
φ,8φを発生し、これを元に第３図に示した各タイミン
グの制御信号を作成している。これらの回路は、全てレ
ベルセンシティブであり、遅延素子はどこにも使ってな
い。８倍周期のφ_W信号は、前記アドレス発生回路17の
シフトクロックに供給される。なお、第４図の411〜418
の第２図の211〜218及び第３図の311〜318に相当する信
号を出力する出力端子を示している。 第５図は、アドレス発生回路の実施例である。クロッ
クφ_W518は第４図のφ_W418より得る。また、本回路で発
生するビット線セレクト信号S,S517は、第２図のS,S217
に供給される。第５図のアドレス発生回路は、イニシャ
ライズ信号INIT519が“H"になった時、Q0が“H"にセッ
トされ、Q0〜Q127は全て“L"にリセットされる。これ
を、ワード線エネーブル信号WLE516によってゲーティン
グして、ワード線信号WL0〜WL127を得る。シフトクロッ
クφ_W518が入る毎にQ1,Q2,Q3…Q127と順に“H"出力がシ
フトして行き、Q127の次にはQ0に戻って同じ動作を繰返
す。DWL0,DWL64はダミーセルのワード線信号である。 ラインメモリの容量は、応用によって変わる。例え
ば、NTSC信号ではカラーサブキャリア周波数fscの４倍
の周波数4fscでサンプリングした場合910ワードの容量
が用いられる。同じく、PALの場合は1135ワードが必要
である。このように規格の違う複数のTV信号を１つのチ
ップが兼用で取扱えるようにするには、ラインメモリの
容量も可変でなければならない。また、TVカメラの振動
による横方向の画像の振動を除去する画面ゆれ補正回路
では、ラインメモリの容量を１ワード単位で変えると便
利である。 このような用途のラインメモリとしては、第６図に示
すアドレス発生回路が適用できる。即ち、ラインメモリ
容量選択信号630の値によって、セレクタ631が、シフト
レジスタの初段にフィードバックする信号を、シフトレ
ジスタの適当な出力段の中から１つを選択する。これに
よって、１つのワード線が“H"となってから、次に“H"
となるまでの期間を制御することができ、ひいてはライ
ンメモリの容量を可変にすることができる。 第５図，第６図によれば、アドレス発生回路はセット
及びリセット付のシフトレジスタによって実現されてい
る。その先頭段Q0の入力は、ラインメモリ容量を決定し
ている段数だけ後ろのシフトレジスタの出力Qnから得ら
れている。これらと同じ機能を実現する回路として、以
下の回路が考えられる。即ち、シフトレジスタの先頭段
の入力は常に“L"とし、第ｎ段目の出力をイニシャライ
ズ信号に接続した回路である。このような回路でも、実
質的に第５図，第６図と同じワード線信号を作ることが
できる。 かくして本実施例によれば、レベルセンシティブな回
路のみによって1TR−DRAMによるラインメモリを実現す
ることができ、1TR−DRAMラインメモリを論理LSIに問題
なく内蔵させることができる。このため、メモリ部に要
する面積を従来の1/3以下に低減することができ、さら
に消費電力著しく低減することが可能である。また、ラ
インメモリがレベルセンシティブであることから、スタ
ンダードセルなどに代表される論理LSIプロセスで歩留
り良く製造できる等の利点がある。 なお、本発明は上述した実施例に限定されるものでは
ない。実施例では入力信号をｍ＝８ビットのパラレル信
号に変換し、ｍ＝８位相のクロックから各種制御信号を
発生するようにしたが、ｍの値は８に限るものではなく
適宜変更可能である。また、実施例ではラインメモリの
実際の回路について説明したが、フィールドメモリ（又
はフレームメモリ）においても、ラインメモリと全く同
じ回路構成によって実現することができる。その他、本
発明の要旨を逸脱しない範囲で、種々変形して実施する
ことができる。 ［発明の効果］ 以上詳述したように本発明によれば、抵抗素子やキャ
パシタ素子等からなる信号遅延回路を用いることなく、
1TR−DRAMラインメモリをレベルセンシティブな構成に
よって実現することができる。従って、このメモリを論
理LSIに問題なく内蔵できると共に、１ビット当りの面
積及び消費電力の低減をはかることができる。The present invention relates to an image memory device, and more particularly, to an image memory device that can be incorporated in a logic LSI for digital image processing. (Prior Art) In recent years, the development of digital image processing techniques for digitizing television (hereinafter abbreviated as TV) signals and handling them has been rapid. In these image processing, image signals for several scanning lines can be stored and reproduced in the semiconductor line memory and used.
Real-time two-dimensional image processing, which has been difficult with conventional analog signal processing, can be easily performed. Further, if a field memory (or a frame memory) is used, image signals of one to several screens can be stored and reproduced, so that three-dimensional image processing can be performed in real time. Such an image memory such as a line memory or a feed memory (or a frame memory) is currently available as a semiconductor chip. In the current TV set, the above-described semiconductor memory chip is mounted and used separately from a logic LSI that executes signal processing. However, there is a strong demand for incorporating the above-mentioned image memory into a logic LSI for signal processing. Against this background, various image memories that can be built in a logic LSI have been developed. Techniques that have been put to practical use will be described below. Here, the line memory will be mainly described, but the basic configuration of the feed memory (or the frame memory) is exactly the same except for the capacity. The most basic operation as a line memory can be realized using a shift register. FIG. 7 is a circuit configuration diagram of a line memory using a dynamic shift register. In FIG. 7, reference numeral 71 denotes an input terminal, 72 denotes an output terminal, 73 denotes a 1-bit shift register cell, and 74 and 75 denote clock lines. I have. The dynamic shift register is the current logic LS
It is widely used in I and has very good consistency with the logic LSI process. However, there is a disadvantage that the cell area per bit of the storage capacity is large and the power consumption is large. For example, in a CMOS circuit using a 1.2 μm design rule, a cell having a size of about 16.3 μm × 44.4 μm ≒ 724 μm ² per bit is required, and furthermore, a clock line 74, 75 for driving those circuits is required. A clock buffer or the like is required. In addition, not only the signals appearing at the input terminal 71 and the output terminal 72 but also all the signals stored in the respective storage cells 73 move to the next cell 73 in synchronization with the clock signal. All cells of the register operate simultaneously. For this reason, it can be said that cells that are not involved in the exchange of signals with the outside also consume power, thereby consuming more power than necessary. A document (IEEE J
ournal of Solid State Circuit, vol.sc-21, no.6, p
p790-796, 1986, DEC, "Digital Signal Processors
For Decoding / Encoding Color TV Signals, "), a line memory using an improved dynamic shift register has been proposed. A circuit thereof is shown in FIG. 8, and a timing chart is shown in FIG. The serial input signal is converted to a 7-bit parallel signal by FF11-FF17, and each is input to an improved shift register, which is composed of a CMOS inverter and two transfer gates. Cascade connection of 150 sets of latch circuits (L1.1 to L150.7), one at a time from the latches in the subsequent stage to the previous stage, starting with the latch clock (C1 to C150) and then falling Is executed at an interval of 8 latch cycles, thereby realizing a shift register operation of a cycle seven times the clock rate. The signal, according to the. Present circuit is parallel / serial converted into 1-bit signals by FF21～FF27, the cell area per bit compared with the master-slave type of the shift register shown in the Figure 7
1/2 × 8/7 = 4/7 times smaller. That is, 1.2 μm CMO
In S, there is a possibility that it can be made about 414 μm ² . However, this is not enough to say that the cell size is sufficiently small. In addition, the power consumption is only 8/7 x 1/2 = 4/7 times in principle compared to a master / slave type dynamic shift register with only a cell array, and cells that are not directly involved in signal exchange with the outside The fact that power is consumed to execute the shift operation is the same as that of the above-mentioned dynamic shift register. FIG. 10 shows a DRAM line memory using 3TR cells as a third example of the prior art of a line memory that can be built in a logic LSI. In the figure, 91 is a DRAM cell, 92 is an input terminal, 93 is an output terminal, 94a to 94d are write word lines, 95a to 95d.
Is a read word line, 97 is a bit line load transistor, 98
Indicates a bit line buffer. FIG. 11 shows write word lines 94a-9a for operating the line memory.
4d, input timings of read word lines 95a to 95d and write data, and output timings of read data. In this circuit, the cell storing one bit is composed of three transistors, which is smaller than that of the second transistor, but requires two word lines and two bit lines per cell. The total area cannot be made as small as the left. For example, for a 1.2 μm CMOS, it is about 365 μm ² . In addition,
This method is based on the literature (IEEE Journal of Solid State Circuit,
vol.sc-21, no.5, OCTOBER 1986, pp.797-802, “AC
MOS VLSI Chip for Filtering of TV Pictures in Two
Dimensions "). In this document, the cell size is larger than the above due to the use of the 1.5 μm rule.
Cells that are not directly related to the data to be output are not accessed, so there is no disadvantage of the former two that unnecessary cells are operating, but it cannot be said that the cell size is sufficiently small. A DRAM using a 1TR cell can be considered as a memory that can be minimized in cell size. However, in a conventional 1TR cell DRAM circuit, the timing of a control signal required in a circuit such as a write enable (WE) signal, a read enable (RE) signal, and a sense enable (SE) signal is created by using a transistor. It is made by a signal delay circuit using a resistance element, a capacitor element using a gate capacitance, and the like. Such a circuit can be stably produced only by a manufacturing process specialized in a highly advanced DRAM, and a so-called semi-custom system such as a standard cell system or a gate array system is not adapted to a mainstream logic LSI. That is, in general, the absolute value of the signal delay time between the gates cannot be guaranteed in the semi-custom type LSI, and the design utilizing this positively is prohibited. In particular,
The desired property of a logic LSI is that each signal level is 0 or 1
It is necessary to consider only one of the two cases, and it is important that the characteristic is not related to the intermediate level or the transition time between the levels, that is, what is called a level sensitive. Logical LSI
It is well-known that, if they are not level-sensitive, difficulties will arise in the test method. Furthermore, a logic LSI that is not level-sensitive is disadvantageous in terms of manufacturing yield. Therefore, the 1TR cell DRAM line memory according to the related art is not suitable for incorporating a logic LSI. (Problems to be solved by the invention) As described above, conventionally, from the viewpoint of miniaturization of the cell size, 1T
Although an R cell DRAM is most desirable, there is a problem that this 1TR cell DRAM does not fit into a level-sensitive logic LSI. If the conventional 1TR cell DRAM is built in the logic LSI, there is a possibility that the LSI test becomes difficult or the production yield is reduced. SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to solve the problem of being unfamiliar with the logic LSI of 1TR cell DRAM, to reduce the cell area per bit, and to reduce the power consumption of a line memory. It is an object of the present invention to provide an image memory device which can be realized by a 1TR cell DRAM and which can be realized with a high yield in a logic LSI manufacturing process. [Structure of the Invention] (Means for Solving the Problems) The gist of the present invention is to realize a 1TR cell DRAM line memory using only a level-sensitive circuit configuration without using a signal delay circuit for generating a control signal timing. It is in. That is, according to the present invention, in an image memory device incorporated in a logic LSI, a 1: m serial / parallel conversion circuit for making an input signal a cycle of m times (m is a positive integer) is provided. A frequency divider that divides the input clock by 1 / m, and a precharge signal, a word line enable signal, a senne enable signal, and a write from an m-phase clock obtained by dividing the input clock by 1 / m A timing control circuit for generating a control signal such as an enable signal; a one-transistor / cell dynamic memory for executing a read / write operation at a period m times as long as the input signal; an address generating circuit that generates at a signal rate of m times, and an m pair that combines m read outputs of the dynamic memory into one output with a period of 1 / m. Those formed by and a parallel / serial conversion circuit. (Operation) In the present invention, the following properties of the line memory are positively used. (A) Since there is essentially only a sequential access operation, there is no need for random access. (B) After reading stored data from one memory cell,
The line memory operation can be executed by writing the input data just 1H later from the immediately read data to the same cell, then incrementing the address, reading the next cell, writing, and so on. That is, when performing the read operation, the next input data to be written to the same cell is always prepared. (C) It can be expected that the input data is continuously input at a constant rate in synchronization with the clock. From the above-described properties of the line memory, the configuration of the DRAM line memory can be realized as follows. (1) The input signal is converted into an m-bit parallel signal whose cycle is m times by performing a 1: m serial / parallel conversion. (2) The DRAM read and write operations (hereinafter abbreviated as R / W operations) are performed at the repetition period of the m-times parallel data. (3) The timing of the control signals such as the WE signal, the RE signal, and the SE signal for the R / W operation is created by using the timing of m clocks in the m-times cycle. The timing created in this way has a level-sensitive nature. (4) The address is a repetitive signal which is incremented (decremented) at the cycle of m times and then returned at the cycle of 1H. (5) The read signal is first subjected to an m: 1 parallel / serial conversion to be an output signal having the same rate as the original input signal. (6) It is sufficient that the value of the above m is a sufficient number for the timing generation described in the above. Further, since the number of cells specified by one address is m at the same time, the value of m cannot be too large for the sake of layout design and circuit design. For these reasons, m = 8 is appropriate. By realizing a 1TR cell DRAM with the above configuration, it is completely independent of the intermediate level other than "0" and "1" levels and the transition time between levels without using a delay circuit composed of a resistor element, a capacitor element, etc. In other words, it is possible to realize a DRAM that operates using only a so-called level-sensitive circuit.
A line memory using this can be manufactured stably without lowering the yield in the logic LSI manufacturing process. The cell storing one bit of the line memory is composed of one transistor element and one capacitor element, and the cell size can be made the smallest as compared with other types of memory cells. For example, in a 1.2 μm CMOS, the thickness can be reduced to about 138.5 μm ² . This is a dynamic register for line memory cells.
1 / 5.2, about 1/3 of the line memory by the improved dynamic shift register, and about 1/3 of the 3TR cell DRAM. Therefore, the area required as a line memory is 1 /
It can be 3 or less. Also, since cells that are not directly related to data input / output, that is, cells that are not accessed, are stationary, no extra power is consumed, and the power required for cell operation is at most several tens of fF. This is a very small amount of power that can charge and discharge the capacity of the battery with a 5V power supply. Peripheral circuits for causing the cell to perform the RW operation also consume power, but when viewed as a line memory as a whole, it can be operated with the lowest power as compared with other systems. (Examples) Hereinafter, details of the present invention will be described with reference to the illustrated examples. FIG. 1 is a block diagram showing a schematic configuration of an image memory device according to one embodiment of the present invention. 11 in the figure (11a, 11b)
Is a control signal generation circuit for generating various control signals, 12 is a 1: 8 serial / parallel (S / P) conversion circuit for making the input signal eight times the cycle, 13 is a write circuit, and 14 is an input signal 8
1TR-DRAM cell array that executes read / write operation at double cycle, 15 is a sense amplifier, 16 is an 8: 1 parallel / serial (P / S) conversion circuit 17 is an address generation circuit for generating an address signal at a signal rate eight times that of the input signal, and these are built in the logic LSI. FIG. 2 is a circuit diagram showing a specific example of the 1TR-DRAM line memory in the present embodiment. Actual circuit examples of the S / P conversion circuit 12, the write circuit 13, the cell array 14, the sense amplifier 15, and the P / S conversion circuit 16 shown in the block diagram of FIG. , 25,26. However, FIG. 2 shows only two bits of the 8-bit parallel circuit. Address input signals D0 to D127 are such that only one signal (for example, only D0) is "H" when the initialization signal is input, and all other signals are "L". Clock Fai210, parallel load signal phi _A 211 of the S / P conversion circuit 22 and the P / S converter circuit 26, φ _L 212,
Write enable signal WE213, precharge signal PC214, sense enable signal SE215, word line enable signal WLE2
16 are applied at the timings shown in FIGS. FIG. 4 shows an example of the control signal generating circuit 11 for generating these signals. Reference numeral 420 in FIG. 4 constitutes a 3-bit binary counter, which divides the input clock φ410 by eight. Then, 2φ, 4 with a period of 2, 4 and 8 times of φ
φ and 8φ are generated, and the control signals at the respective timings shown in FIG. All of these circuits are level sensitive and do not use delay elements anywhere. Phi _W signal 8 times the period is supplied to the shift clock of the address generating circuit 17. In addition, 411-418 of FIG.
2 shows output terminals for outputting signals corresponding to 211 to 218 in FIG. 2 and 311 to 318 in FIG. FIG. 5 shows an embodiment of the address generation circuit. Clock φ _W 518 is obtained from φ _W 418 in FIG. The bit line select signals S and S517 generated in this circuit are the same as those of S and S217 in FIG.
Supplied to In the address generation circuit of FIG. 5, when the initialization signal INIT519 becomes "H", Q0 is set to "H" and all of Q0 to Q127 are reset to "L". This is gated by the word line enable signal WLE516 to obtain word line signals WL0 to WL127. Each time the shift clock φ _W 518 is input, the “H” output shifts in the order of Q1, Q2, Q3... Q127, and after Q127, returns to Q0 and repeats the same operation. DWL0 and DWL64 are word line signals of the dummy cells. The capacity of the line memory varies depending on the application. For example, for an NTSC signal, a capacity of 910 words is used when sampling at a frequency 4fsc which is four times the color subcarrier frequency fsc. Similarly, PAL requires 1135 words. In order for a single chip to be able to handle a plurality of TV signals of different standards in this way, the capacity of the line memory must also be variable. Also, in a screen shake correction circuit for removing horizontal image vibration caused by vibration of the TV camera, it is convenient to change the capacity of the line memory in units of one word. An address generating circuit shown in FIG. 6 can be applied as a line memory for such a purpose. That is, according to the value of the line memory capacity selection signal 630, the selector 631 selects a signal to be fed back to the first stage of the shift register from an appropriate output stage of the shift register. As a result, after one word line becomes “H”,
Can be controlled, and the capacity of the line memory can be made variable. According to FIGS. 5 and 6, the address generation circuit is realized by a shift register with set and reset. The input of the first stage Q0 is obtained from the output Qn of the shift register behind by the number of stages that determines the line memory capacity. The following circuits are conceivable as circuits that realize the same functions. That is, the input of the first stage of the shift register is always “L”, and the output of the nth stage is connected to the initialization signal. Even with such a circuit, the same word line signal as in FIGS. 5 and 6 can be produced. Thus, according to the present embodiment, the line memory using the 1TR-DRAM can be realized only by the level-sensitive circuit, and the 1TR-DRAM line memory can be built in the logic LSI without any problem. Therefore, the area required for the memory unit can be reduced to 1/3 or less of that of the related art, and the power consumption can be significantly reduced. Further, since the line memory is level-sensitive, there is an advantage that it can be manufactured with a high yield by a logic LSI process represented by a standard cell or the like. The present invention is not limited to the embodiments described above. In the embodiment, the input signal is converted into a parallel signal of m = 8 bits, and various control signals are generated from a clock of m = 8 phase. However, the value of m is not limited to 8, and can be changed as appropriate. . In the embodiment, the actual circuit of the line memory has been described. However, the field memory (or the frame memory) can be realized by the same circuit configuration as the line memory. In addition, various modifications can be made without departing from the scope of the present invention. [Effects of the Invention] As described above in detail, according to the present invention, without using a signal delay circuit including a resistor element, a capacitor element, and the like,
The 1TR-DRAM line memory can be realized by a level-sensitive configuration. Therefore, this memory can be built in the logic LSI without any problem, and the area per bit and the power consumption can be reduced.

【図面の簡単な説明】 第１図は本発明の一実施例に係わる画像メモリ装置の概
略構成を示すブロック図、第２図は上記装置の要部構成
を具体化して示す回路構成図、第３図は制御信号を示す
タイミングチャート、第４図は第３図に示したタイミン
グの制御信号を発生するための制御信号発生回路を示す
ブロック図、第５図及び第６図はそれぞれアドレス発生
回路の具体的構成を示すブロック図、第７図乃至第11図
はそれぞれ従来の問題点を説明するためのもので、第７
図はマスタ・スレーブ型のシフトレジスタを用いたライ
ンメモリの構成を示すブロック図、第８図は改良型シフ
トレジスタを用いたラインメモリの構成を示すブロック
図、第９図は第８図のメモリにおける制御信号を示すタ
イミングチャート、第10図は3TRセルDRAMを用いたライ
ンメモリの構成を示すブロック図、第11図は第10図のメ
モリにおける制御信号を示すタイミングチャートであ
る。 11,21…制御信号発生回路、12,22…シリアル／パラレル
変換回路、13,23…書き込み回路、14,24…メモリセルア
レイ、15,25…読出しセンスアンプ回路、16,26…パラレ
ル／シリアル変換回路、17…アドレス発生回路、420…
バイナリカウンタ、631…セレクタ回路。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a schematic configuration of an image memory device according to one embodiment of the present invention, FIG. 2 is a circuit configuration diagram showing the main components of the device, and FIG. 3 is a timing chart showing a control signal, FIG. 4 is a block diagram showing a control signal generating circuit for generating a control signal at the timing shown in FIG. 3, and FIGS. 5 and 6 are address generating circuits, respectively. FIG. 7 to FIG. 11 are block diagrams each showing a specific configuration of FIG.
8 is a block diagram showing a configuration of a line memory using a master-slave type shift register. FIG. 8 is a block diagram showing a configuration of a line memory using an improved shift register. FIG. 9 is a memory of FIG. 10 is a timing chart showing a control signal in FIG. 10, FIG. 10 is a block diagram showing a configuration of a line memory using a 3TR cell DRAM, and FIG. 11 is a timing chart showing a control signal in the memory of FIG. 11,21: Control signal generation circuit, 12,22: Serial / parallel conversion circuit, 13,23: Write circuit, 14,24: Memory cell array, 15,25: Read sense amplifier circuit, 16,26: Parallel / serial conversion Circuit, 17 ... Address generation circuit, 420 ...
Binary counter, 631 ... selector circuit.

Claims (1)

(57)【特許請求の範囲】 １．入力信号をｍ倍（ｍは正の整数）の周期にする１対
ｍのシリアル／パラレル変換回路と、前記入力信号と同
じ周期の入力クロックを1/m分周する分周回路と、この
分周回路により1/m分周して得られたｍ位相のクロック
からプリチャージ信号，ワードラインエネーブル信号，
センスエネーブル信号及び書き込みエネーブル信号等の
制御信号を発生するタイミング制御回路と、前記入力信
号のｍ倍の周期で読出し／書込み動作を実行する１トラ
ンジスタ／セルのダイナミックメモリと、このダイナミ
ックメモリのアドレス信号を前記入力信号のｍ倍の信号
レートで発生するアドレス発生回路と、前記ダイナミッ
クメモリのｍ個の読み出し出力を1/mの周期にして１出
力にまとめるｍ対１のパラレル／シリアル変換回路とを
具備し、これらを論理LSI内に収納してなることを特徴
とする画像メモリ装置。 ２．前記ｍは、ｍ＝８であることを特徴とする特許請求
の範囲第１項記載の画像メモリ装置。 ３．前記アドレス発生回路は、イニシャライズ信号で１
ビットのみが“H"（又は“L"）となり、他のビットは全
て“L"（又は“H"）がパラレルロードされるｎ段のシフ
トレジスタからなり、第ｎ段目の出力信号を初段のシフ
ト入力端子にフィードバックしたシフトレジスタループ
を持つものであることを特徴とする特許請求の範囲第１
項又は第２項記載の画像メモリ装置。 ４．前記シフトレジスタの複数の出力段のうちから任意
の１出力を選択するセレクタを備え、該セレクタの出力
をシフトレジスタ初段のシフト入力にフィードバック
し、ループ段数ｎの値をセレクタ制御信号によって可変
にしたことを特徴とする特許請求の範囲３項記載の画像
メモリ装置。 ５．前記アドレス発生回路は、イニシャライズ信号で１
ビットのみが“H"（又は“L"）となり、他のビットは全
て“L"（又は“H"）がパラレルロードされるｎ段のシフ
トレジスタを持ち、第ｎ段目の出力信号をイニシャライ
ズ信号にフィードバックしたことを特徴とする特許請求
の範囲第１項又は第２項記載の画像メモリ装置。 ６．前記シフトレジスタの複数の出力段のうちから任意
の１出力を選択するセレクタを備え、該セレクタの出力
を前記シフトレジスタのイニシャライズ信号入力にフィ
ードバックしたことを特徴とする特許請求の範囲第５項
記載の画像メモリ装置。(57) [Claims] A 1: m serial / parallel conversion circuit for making an input signal m times (m is a positive integer) a period, a frequency dividing circuit for dividing an input clock having the same period as the input signal by 1 / m, The precharge signal, word line enable signal, and m-phase clock obtained by dividing the frequency by 1 / m
A timing control circuit for generating control signals such as a sense enable signal and a write enable signal, a one-transistor / cell dynamic memory for executing a read / write operation at a period of m times the input signal, and an address of the dynamic memory An address generation circuit for generating a signal at a signal rate m times as high as the input signal, an m-to-1 parallel / serial conversion circuit for combining m read outputs of the dynamic memory into one output with a period of 1 / m An image memory device comprising: a logic LSI; 2. The image memory device according to claim 1, wherein m is 8 (m = 8). 3. The address generating circuit outputs 1 by an initialize signal.
Only the bits become “H” (or “L”), and all the other bits are composed of n-stage shift registers in which “L” (or “H”) are loaded in parallel. And a shift register loop that feeds back to a shift input terminal.
Item 3. The image memory device according to item 2 or 2. 4. A selector for selecting an arbitrary output from a plurality of output stages of the shift register; an output of the selector is fed back to a shift input of a first stage of the shift register, and the value of the number of loop stages n is made variable by a selector control signal The image memory device according to claim 3, wherein: 5. The address generating circuit outputs 1 by an initialize signal.
Only bits have “H” (or “L”), and all other bits have an n-stage shift register in which “L” (or “H”) is loaded in parallel, and initialize the n-th output signal 3. The image memory device according to claim 1, wherein the image memory device is fed back to a signal. 6. 6. The shift register according to claim 5, further comprising a selector for selecting an arbitrary output from a plurality of output stages of the shift register, wherein an output of the selector is fed back to an initialization signal input of the shift register. Image memory device.