JP2890982B2 - データ送信制御方式 - Google Patents
データ送信制御方式Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＨＤＬＣ方式のフレー
ム構成でデータ送信を行う際に情報フレームの前後に所
定数のフラグパターンを付加するデータ送信制御方式に
関する。
ム構成でデータ送信を行う際に情報フレームの前後に所
定数のフラグパターンを付加するデータ送信制御方式に
関する。
【０００２】
【従来の技術】図４に本発明が対象とするＨＤＬＣ方式
のデータ通信に用いるフレームフォーマットを示す。
のデータ通信に用いるフレームフォーマットを示す。
【０００３】図に示すように、ＨＤＬＣ（High-level D
ata Link Control )伝送手順に基づいた送信フレームを
ネットワークに送出する場合には、情報フレームの前後
に“０111111０”からなる８ビットのフラグパターンを
所定回数付加して送信することによって受信側で情報フ
レームの区切りを認識するようになっている。
ata Link Control )伝送手順に基づいた送信フレームを
ネットワークに送出する場合には、情報フレームの前後
に“０111111０”からなる８ビットのフラグパターンを
所定回数付加して送信することによって受信側で情報フ
レームの区切りを認識するようになっている。
【０００４】１対１のＨＤＬＣ通信では、無通信時には
このフラグパターンを常時送出しておいても特に問題は
ない。しかし、一つの伝送路を複数のデータ送出元が共
有する１対多のＬＡＮ等の通信ネットワークにおいてＨ
ＤＬＣ通信を行う場合には、無通信時にフラグパターン
を常時送出しておくと、複数の送出元からのデータが衝
突してしまう。 そこで、ＬＡＮではフラグパターンの
伝送路への送出を常時は行わず、送信情報の前後にシス
テムに固有の所定数のフラグパターンを付与し、情報フ
レームと付与されたフラグ部以外ではバスを駆動しない
ようにしている。
このフラグパターンを常時送出しておいても特に問題は
ない。しかし、一つの伝送路を複数のデータ送出元が共
有する１対多のＬＡＮ等の通信ネットワークにおいてＨ
ＤＬＣ通信を行う場合には、無通信時にフラグパターン
を常時送出しておくと、複数の送出元からのデータが衝
突してしまう。 そこで、ＬＡＮではフラグパターンの
伝送路への送出を常時は行わず、送信情報の前後にシス
テムに固有の所定数のフラグパターンを付与し、情報フ
レームと付与されたフラグ部以外ではバスを駆動しない
ようにしている。
【０００５】図５に従来のデータ送信制御方式を示す。
プロセッサ１は通信回路２を介して伝送路４にデータを
送出する。通信回路２は、プロセッサ１に制御されて送
信フレームを作成して、送信ドライバ３を介して伝送路
４に送信データを送出する。
プロセッサ１は通信回路２を介して伝送路４にデータを
送出する。通信回路２は、プロセッサ１に制御されて送
信フレームを作成して、送信ドライバ３を介して伝送路
４に送信データを送出する。
【０００６】通信回路２はフラグパターン生成部21、送
信ゲート22、データバッファ23、フレーム作成部24、制
御部25とを有する。フラグパターン生成部21は、ＨＤＬ
Ｃ手順のフラグパターンを繰り返して常時生成してい
る。そして無通信時には送信ゲート22は、制御部25から
の制御によりこのフラグパターンを常時送出している
が、送信要求信号RTS がノンアクティブであるため、送
信ドライバ３が非動作状態にあるので、フラグパターン
は伝送路4 へは送出されない。
信ゲート22、データバッファ23、フレーム作成部24、制
御部25とを有する。フラグパターン生成部21は、ＨＤＬ
Ｃ手順のフラグパターンを繰り返して常時生成してい
る。そして無通信時には送信ゲート22は、制御部25から
の制御によりこのフラグパターンを常時送出している
が、送信要求信号RTS がノンアクティブであるため、送
信ドライバ３が非動作状態にあるので、フラグパターン
は伝送路4 へは送出されない。
【０００７】プロセッサ１が送信動作を開始すると所定
の送信開始信号TSが制御部25に送られるので、制御部25
は送信要求信号RTS をアクティブとする。RTS がアクテ
ィブになると、送信ドライバ３が動作状態となり、フラ
グパターンが伝送路４に送出される。プロセッサ１は、
送信開始信号TSを送出したあとフラグパターン送出時間
分待機する。例えば２５個のフラグパターンのフラグ送
出時間が経過すると、プロセッサ１はデータバッファ23
に送信データを転送して書き込む。データバッファ23へ
の送信データの書込が開始すると、制御部25は送信ゲー
ト22を制御してフラグパターンの送出を停止し、代わり
にデータバッファ23の送信データを用いてフレーム生成
部24で生成された情報フレームが送出されるように送信
ゲート22を切り替える。
の送信開始信号TSが制御部25に送られるので、制御部25
は送信要求信号RTS をアクティブとする。RTS がアクテ
ィブになると、送信ドライバ３が動作状態となり、フラ
グパターンが伝送路４に送出される。プロセッサ１は、
送信開始信号TSを送出したあとフラグパターン送出時間
分待機する。例えば２５個のフラグパターンのフラグ送
出時間が経過すると、プロセッサ１はデータバッファ23
に送信データを転送して書き込む。データバッファ23へ
の送信データの書込が開始すると、制御部25は送信ゲー
ト22を制御してフラグパターンの送出を停止し、代わり
にデータバッファ23の送信データを用いてフレーム生成
部24で生成された情報フレームが送出されるように送信
ゲート22を切り替える。
【０００８】これにより、伝送路４には所定数のフラグ
パターン送出後に情報フレームが送出される。また情報
フレームの後側でも、同様に、データ送出後プロセッサ
1 が所定数のフラグパターン送出時間を待ち合わせた後
制御部25に通知するので、制御部25はＲＴS 信号をノン
アクティブにして送信ドライバ３の動作を停止させるこ
とにより後方フラグの数を規定する。
パターン送出後に情報フレームが送出される。また情報
フレームの後側でも、同様に、データ送出後プロセッサ
1 が所定数のフラグパターン送出時間を待ち合わせた後
制御部25に通知するので、制御部25はＲＴS 信号をノン
アクティブにして送信ドライバ３の動作を停止させるこ
とにより後方フラグの数を規定する。
【０００９】
【発明が解決しようとする課題】上記の如く従来技術で
は、プロセッサのプログラムをループさせることによっ
てフラグパターン送出時間を計測する等のソフトウエア
処理により付加するフラグパターン数を制御していた。
は、プロセッサのプログラムをループさせることによっ
てフラグパターン送出時間を計測する等のソフトウエア
処理により付加するフラグパターン数を制御していた。
【００１０】しかし、プロサッサがフラグパターン送出
時間部待機しているあいだに、プロサッセに別の割込み
処理が入ると待ち合わせループが中断するので、割込み
処理にかかった時間分だけフラグ送出時間の計測にずれ
が生じる。するとプロセッサからデータバッファ23への
データ書込の開始時間が遅れるので、実際に伝送路へ送
出されるフラグパターン数に誤差が生ずる。このため、
所定のプロトコルを満足しなくり、受信側では情報フレ
ームを認識することが不可能になるという問題が生じ
る。また、プロサッセは待機時間の間は、他の処理を行
えないのでソフトウエアの負担が大きいという問題もあ
った。
時間部待機しているあいだに、プロサッセに別の割込み
処理が入ると待ち合わせループが中断するので、割込み
処理にかかった時間分だけフラグ送出時間の計測にずれ
が生じる。するとプロセッサからデータバッファ23への
データ書込の開始時間が遅れるので、実際に伝送路へ送
出されるフラグパターン数に誤差が生ずる。このため、
所定のプロトコルを満足しなくり、受信側では情報フレ
ームを認識することが不可能になるという問題が生じ
る。また、プロサッセは待機時間の間は、他の処理を行
えないのでソフトウエアの負担が大きいという問題もあ
った。
【００１１】本発明はこれらの問題に鑑みて創出された
もので、プロセッサに負担をかけることなく、情報フレ
ームの前後に所定数のフラグパターンを正確に付加でき
るようにすることを目的とする。
もので、プロセッサに負担をかけることなく、情報フレ
ームの前後に所定数のフラグパターンを正確に付加でき
るようにすることを目的とする。
【００１２】
【課題を解決するための手段】図１は、本発明のデータ
送信制御方式の原理図である。上記問題点は、図１に示
す如く、情報フレームの前後にそれぞれｎ個、ｍ個のフ
ラグパターンを付加して伝送路４に送出するＨＤＬＣ方
式通信におけるデータ送信制御方式であって、フラグパ
ターンを常時送出しており、送信許可信号CTS がアクテ
ィブのときにプロセッサ１からの送信データを情報フレ
ームにのせて送出し、またプロサッサ1 からの送信開始
信号TSにより送信要求信号RTS を出力する通信回路２
と、送信要求信号RTS がアクティブのときに通信回路２
からの送出信号を伝送路４に送出する送信ドライバと、
通信回路２からの送出信号を調べてフラグパターンを検
出して計数し、送信要求信号RTS アクティブ後のフラグ
パターン検出数が所定数ｎに達したら送信許可信号CTS
をアクティブとし、該送信許可信号CTS アクティブ後の
フラグパターン検出数が第二の所定数ｍに達したら前記
送信要求信号RTS をノンアクティブにするフラグ数制御
部５と、を有することを特徴とする本発明のデータ送信
制御方式により解決される。
送信制御方式の原理図である。上記問題点は、図１に示
す如く、情報フレームの前後にそれぞれｎ個、ｍ個のフ
ラグパターンを付加して伝送路４に送出するＨＤＬＣ方
式通信におけるデータ送信制御方式であって、フラグパ
ターンを常時送出しており、送信許可信号CTS がアクテ
ィブのときにプロセッサ１からの送信データを情報フレ
ームにのせて送出し、またプロサッサ1 からの送信開始
信号TSにより送信要求信号RTS を出力する通信回路２
と、送信要求信号RTS がアクティブのときに通信回路２
からの送出信号を伝送路４に送出する送信ドライバと、
通信回路２からの送出信号を調べてフラグパターンを検
出して計数し、送信要求信号RTS アクティブ後のフラグ
パターン検出数が所定数ｎに達したら送信許可信号CTS
をアクティブとし、該送信許可信号CTS アクティブ後の
フラグパターン検出数が第二の所定数ｍに達したら前記
送信要求信号RTS をノンアクティブにするフラグ数制御
部５と、を有することを特徴とする本発明のデータ送信
制御方式により解決される。
【００１３】
【作用】プロセッサ１は、データ送信時に、送信データ
と送信開始信号とを同時に通信回路２に送る。通信回路
２は、送信要求信号RTS をアクティブにして、送信ドラ
イバ３を動作状態とするので、通信回路２が常時送出し
ているフラグパターンが伝送路４へ送出される。フラグ
数制御部５は通信回路２から送信バッファ３に送出され
ている信号を監視してフラグパターンの有無を常時検出
しており、送信要求信号RTS がアクティブ後、即ち、送
信ドライバ３動作開始後のフラグパターン数を計数し、
予め規定されている前方フラグ数ｎに達したら、送信許
可信号CTSを通信回路２に出力する。通信回路２は、直
ちに送出信号をフラグパターンから送信データに切替
え、プロサセサ１からの送信データが情報フレームとし
て伝送路に送出される。情報フレームの送出が終了する
と、通信回路２はフラグパターンの送出が再度開始す
る。フラグ数制御部５は、送信許可信号CTS アクティブ
後にフラグ数の計数を開始するが、ＨＤＬＣ規約により
情報フレームにはフラグパターンは含まれないので、情
報フレーム送出中にはフラグ制御部５はフラグパターン
を検出せず、情報フレーム後のフラグパターン数を計数
することになり、この計数値が予め規定された後方フラ
グ数ｍに達したら、送信要求信号RTS をノンアクティブ
とし、送信ドライバ３から伝送路４へのフラグパターン
の送出を停止させる。
と送信開始信号とを同時に通信回路２に送る。通信回路
２は、送信要求信号RTS をアクティブにして、送信ドラ
イバ３を動作状態とするので、通信回路２が常時送出し
ているフラグパターンが伝送路４へ送出される。フラグ
数制御部５は通信回路２から送信バッファ３に送出され
ている信号を監視してフラグパターンの有無を常時検出
しており、送信要求信号RTS がアクティブ後、即ち、送
信ドライバ３動作開始後のフラグパターン数を計数し、
予め規定されている前方フラグ数ｎに達したら、送信許
可信号CTSを通信回路２に出力する。通信回路２は、直
ちに送出信号をフラグパターンから送信データに切替
え、プロサセサ１からの送信データが情報フレームとし
て伝送路に送出される。情報フレームの送出が終了する
と、通信回路２はフラグパターンの送出が再度開始す
る。フラグ数制御部５は、送信許可信号CTS アクティブ
後にフラグ数の計数を開始するが、ＨＤＬＣ規約により
情報フレームにはフラグパターンは含まれないので、情
報フレーム送出中にはフラグ制御部５はフラグパターン
を検出せず、情報フレーム後のフラグパターン数を計数
することになり、この計数値が予め規定された後方フラ
グ数ｍに達したら、送信要求信号RTS をノンアクティブ
とし、送信ドライバ３から伝送路４へのフラグパターン
の送出を停止させる。
【００１４】以上により、情報フレームの前後に所定数
のフラグパターンが付加さたものが伝送路４に送出され
る。この際に、プロセッサは、データ送信開始時に、送
信開始信号TSと送信データとを一括して通信回路に送出
するだけでよく、それ以後の送信制御処理は通信回路と
フラグ付加制御部のハードウエアで自動的に行われるの
で、プロセッサはフラグパターン送出時間分、待機する
必要がない。従って、従来技術の如くプロセッサの割込
み処理によるフラグパターン数に誤差が生じることがな
く、またプロセッサの負荷が軽減される。
のフラグパターンが付加さたものが伝送路４に送出され
る。この際に、プロセッサは、データ送信開始時に、送
信開始信号TSと送信データとを一括して通信回路に送出
するだけでよく、それ以後の送信制御処理は通信回路と
フラグ付加制御部のハードウエアで自動的に行われるの
で、プロセッサはフラグパターン送出時間分、待機する
必要がない。従って、従来技術の如くプロセッサの割込
み処理によるフラグパターン数に誤差が生じることがな
く、またプロセッサの負荷が軽減される。
【００１５】
【実施例】以下添付図により本発明の実施例を説明す
る。なお全図を通じて同一符号は同一対象物を表す。図
２は本発明の実施例構成図、図３は実施例の動作タイム
チャートである。
る。なお全図を通じて同一符号は同一対象物を表す。図
２は本発明の実施例構成図、図３は実施例の動作タイム
チャートである。
【００１６】図２において、１はプロセッサ、２は通信
回路、３は送信ドライバ、４は伝送路、５はフラグ数制
御部である。プロセッサ１は、送信すべきデータを生成
して、送信開始信号TSとともに通信回路に送出する。
回路、３は送信ドライバ、４は伝送路、５はフラグ数制
御部である。プロセッサ１は、送信すべきデータを生成
して、送信開始信号TSとともに通信回路に送出する。
【００１７】通信回路２は、プロセッサ１に制御されて
送信フレームを作成して送信ドライバ３を介して伝送路
４に送信データを送出する。送信ドライバ３は、送信イ
ネーブル信号SEN により動作し、通信回路２からの送出
データ信号を伝送路４に送出する。
送信フレームを作成して送信ドライバ３を介して伝送路
４に送信データを送出する。送信ドライバ３は、送信イ
ネーブル信号SEN により動作し、通信回路２からの送出
データ信号を伝送路４に送出する。
【００１８】通信回路２はフラグパターン生成部21、送
信ゲート22、データバッファ23、制御部25、フレーム作
成部24とを有する。フラグパターン生成部21は、ＨＤＬ
Ｃ手順のフラグパターンを繰り返して常時生成してい
る。送信ゲート22は例えば2:1 セレクタからなり、選択
制御信号Ｓの制御により、送信出力TXD から送出する送
出信号としてフレーム作成部25からの情報フレームかフ
ラグパターン生成部21からのフラグパターンの何れか一
方を選択する。
信ゲート22、データバッファ23、制御部25、フレーム作
成部24とを有する。フラグパターン生成部21は、ＨＤＬ
Ｃ手順のフラグパターンを繰り返して常時生成してい
る。送信ゲート22は例えば2:1 セレクタからなり、選択
制御信号Ｓの制御により、送信出力TXD から送出する送
出信号としてフレーム作成部25からの情報フレームかフ
ラグパターン生成部21からのフラグパターンの何れか一
方を選択する。
【００１９】データバッファ23はプロサッセ１から転送
されてくる情報フレーム作成に必要なデータを一時保持
する。フレーム作成部24はデータバッファ23が保持する
データを用いてＨＤＬＣ規約に従って情報フレームを作
成する。制御部25は、プロサッサ１からの送信開始信号
TSより送信要求信号RTS をアクティブする。また、制御
部25は、切替制御信号Ｓを送信許可信号CTS によりアク
ティブに、フレーム作成部24からのデータ終了信号DED
にによりノンアクティブにして、送信ゲート22を制御す
る。
されてくる情報フレーム作成に必要なデータを一時保持
する。フレーム作成部24はデータバッファ23が保持する
データを用いてＨＤＬＣ規約に従って情報フレームを作
成する。制御部25は、プロサッサ１からの送信開始信号
TSより送信要求信号RTS をアクティブする。また、制御
部25は、切替制御信号Ｓを送信許可信号CTS によりアク
ティブに、フレーム作成部24からのデータ終了信号DED
にによりノンアクティブにして、送信ゲート22を制御す
る。
【００２０】フラグ数制御部５は、フラグ検出部51、ｎ
進カウンタ52、ｍ進カウンタ53、三つのＡＮＤゲート5
4、55、56、二つのフリップフロップ57,58、二つのイン
バータ59a,59b からなる。
進カウンタ52、ｍ進カウンタ53、三つのＡＮＤゲート5
4、55、56、二つのフリップフロップ57,58、二つのイン
バータ59a,59b からなる。
【００２１】通信回路２からの送信要求信号RTS は、Ａ
ＮＤゲート56を介してフリップフロップ57のセット端子
に入力する。フリップフロップ57のＱ出力は、送信イネ
ーブル信号SEN として送信ドライバ３を制御する。
ＮＤゲート56を介してフリップフロップ57のセット端子
に入力する。フリップフロップ57のＱ出力は、送信イネ
ーブル信号SEN として送信ドライバ３を制御する。
【００２２】フラグ検出部51は、通信回路２から送信ド
ライバ３へ送出される送出信号を常時監視しており、送
出信号にＨＤＬＣ方式のフラグパターン“０１１１１１
１０”を検出すると検出パルスを出す。検出パルスは送
信要求信号RTS で開くＡＮＤゲート54を介してｎ進カウ
ンタ52に、また送信許可信号CTS で開くＡＮＤゲート55
を介してｍ進カウンタ53に入力している。ｎ進カウンタ
52は送信要求信号RTSがアクティブの時に、フラグ検出
パルスを計数し計数値がｎに達した時に“１”を出力す
る。フリップフロップ58は、このｎ到達信号によりセッ
トされ送信許可信号CTS を生成する。ｍ進カウンタ53
は、送信許可信号CTS がアクティブの時にフラグ検出パ
ルスを計数し、該計数値がｍに達すると“１”を出力す
る。このｍ到達信号はフリップフロップ57のリセット入
力に加えられ、送信イネーブル信号SEN をノンアクティ
ブとする。
ライバ３へ送出される送出信号を常時監視しており、送
出信号にＨＤＬＣ方式のフラグパターン“０１１１１１
１０”を検出すると検出パルスを出す。検出パルスは送
信要求信号RTS で開くＡＮＤゲート54を介してｎ進カウ
ンタ52に、また送信許可信号CTS で開くＡＮＤゲート55
を介してｍ進カウンタ53に入力している。ｎ進カウンタ
52は送信要求信号RTSがアクティブの時に、フラグ検出
パルスを計数し計数値がｎに達した時に“１”を出力す
る。フリップフロップ58は、このｎ到達信号によりセッ
トされ送信許可信号CTS を生成する。ｍ進カウンタ53
は、送信許可信号CTS がアクティブの時にフラグ検出パ
ルスを計数し、該計数値がｍに達すると“１”を出力す
る。このｍ到達信号はフリップフロップ57のリセット入
力に加えられ、送信イネーブル信号SEN をノンアクティ
ブとする。
【００２３】以上の構成を有するデータ送信制御方式の
動作を、図３の動作タイムチャートを共に用いて説明す
る。データ送信を行おうとするプロセッサ１は、送信デ
ータと送信開始信号TSとを同時に通信回路２に送る。通
信回路２は、送信要求信号RTS をアクティブにする。こ
のときはまだｍ進カウンタの出力が“０”なのでフリッ
プフロップ57は、リセットからセット状態に変化して送
信イネーブル信号SEN をアクティブとするので送信ドラ
イバ３が動作状態となる。これにより、通信回路２が常
時送出しているフラグパターンが伝送路４へ送出され
る。一方、フラグ検出部51は、通信回路２から送信ドラ
イバ３に送出されている送出信号からフラグパターンを
検出するたびにフラグ検出パルスを出力している。ｎ進
カウンタ52は送信要求信号RTS アクティブによりフラグ
検出パルスの計数を開始し予め規定されている前方フラ
グ数ｎに達したら、フリップフロップ58をセットして、
送信許可信号CTS を通信回路２に出力する。通信回路２
は、直ちに送出信号TXD をフラグパターンから情報フレ
ームに切替えるので、プロサッサからの送信データが情
報フレームとして伝送路４に送出される。情報フレーム
の送出が終了すると、通信回路２ではフラグパターンの
送出が再度開始する。ＨＤＬＣ規約により情報フレーム
にはフラグパターンは含まれないので、フラグ検出部51
は情報フレーム送出中にはフラグパターンを検出しな
い。送信許可信号CTS により計数を開始したｍ進カウン
タ53はフラグパターン送出再開後のフラグ検出パルスを
計数し、後方フラグ数ｍに達すると“１”を出力し、Ａ
ＮＤゲート56を閉じて送信要求信号を抑止するとともに
フリップフロップ57をリセットする。これにより、送信
イネーブル信号SEN がノンアクティブとなり送信ドライ
バ３は動作を停止し、伝送路４へのフラグパターンの送
出が停止する。
動作を、図３の動作タイムチャートを共に用いて説明す
る。データ送信を行おうとするプロセッサ１は、送信デ
ータと送信開始信号TSとを同時に通信回路２に送る。通
信回路２は、送信要求信号RTS をアクティブにする。こ
のときはまだｍ進カウンタの出力が“０”なのでフリッ
プフロップ57は、リセットからセット状態に変化して送
信イネーブル信号SEN をアクティブとするので送信ドラ
イバ３が動作状態となる。これにより、通信回路２が常
時送出しているフラグパターンが伝送路４へ送出され
る。一方、フラグ検出部51は、通信回路２から送信ドラ
イバ３に送出されている送出信号からフラグパターンを
検出するたびにフラグ検出パルスを出力している。ｎ進
カウンタ52は送信要求信号RTS アクティブによりフラグ
検出パルスの計数を開始し予め規定されている前方フラ
グ数ｎに達したら、フリップフロップ58をセットして、
送信許可信号CTS を通信回路２に出力する。通信回路２
は、直ちに送出信号TXD をフラグパターンから情報フレ
ームに切替えるので、プロサッサからの送信データが情
報フレームとして伝送路４に送出される。情報フレーム
の送出が終了すると、通信回路２ではフラグパターンの
送出が再度開始する。ＨＤＬＣ規約により情報フレーム
にはフラグパターンは含まれないので、フラグ検出部51
は情報フレーム送出中にはフラグパターンを検出しな
い。送信許可信号CTS により計数を開始したｍ進カウン
タ53はフラグパターン送出再開後のフラグ検出パルスを
計数し、後方フラグ数ｍに達すると“１”を出力し、Ａ
ＮＤゲート56を閉じて送信要求信号を抑止するとともに
フリップフロップ57をリセットする。これにより、送信
イネーブル信号SEN がノンアクティブとなり送信ドライ
バ３は動作を停止し、伝送路４へのフラグパターンの送
出が停止する。
【００２４】以上の動作により、情報フレームの前後に
所定数のフラグパターンが付加さたれたたものが伝送路
に送出される。
所定数のフラグパターンが付加さたれたたものが伝送路
に送出される。
【００２５】
【発明の効果】以上説明した如く、本発明によれば、Ｈ
ＤＬＣ方式のデータ送信において、プロセッサは、デー
タ送信開始時に送信開始信号TSと送信データとを一括し
て通信回路に送出するだけでよく、それ以後の送信制御
処理は通信回路とフラグ数制御部のハードウエアで自動
的に行われるので、プロセッサはフラグパターン送出時
間分、待機する必要がない。従って、従来技術の如くプ
ロセッサの割込み処理によるフラグパターン数に誤差が
生じることがなく、またプロセッサの負荷が軽減される
という効果がある。
ＤＬＣ方式のデータ送信において、プロセッサは、デー
タ送信開始時に送信開始信号TSと送信データとを一括し
て通信回路に送出するだけでよく、それ以後の送信制御
処理は通信回路とフラグ数制御部のハードウエアで自動
的に行われるので、プロセッサはフラグパターン送出時
間分、待機する必要がない。従って、従来技術の如くプ
ロセッサの割込み処理によるフラグパターン数に誤差が
生じることがなく、またプロセッサの負荷が軽減される
という効果がある。
【図１】本発明のデータ送信制御方式の原理図
【図２】本発明の実施例構成図
【図３】実施例の動作タイムチャート
【図４】本発明が対象とするＨＤＬＣ方式のデータ通信
に用いるフレームフォーマット
に用いるフレームフォーマット
【図５】従来のデータ送信制御方式を示す図
１…プロセッサ、２…通信回路、21…フラグパターン生
成部、22…送信ゲート、23…データバッファ、24…フレ
ーム作成部、25…制御部、３…送信ドライバ、４…伝送
路、５…フラグ数制御部、51…フラグ検出部、52…ｎ進
カウンタ、53…ｍ進カウンタ
成部、22…送信ゲート、23…データバッファ、24…フレ
ーム作成部、25…制御部、３…送信ドライバ、４…伝送
路、５…フラグ数制御部、51…フラグ検出部、52…ｎ進
カウンタ、53…ｍ進カウンタ
フロントページの続き (72)発明者 小野寺 貴志 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平３−196736（ＪＰ，Ａ) 特開 平８−51469（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/10 H04L 29/08
Claims (1)
- 【請求項１】 情報フレームの前後にそれぞれｎ個、ｍ
個のフラグパターンを付加して伝送路(4) に送出するＨ
ＤＬＣ方式通信におけるデータ送信制御方式であって、 フラグパターンを常時送出しており、送信許可信号(CT
S) がアクティブのときにプロセッサ(1) からの送信デ
ータを情報フレームにのせて送出し、またプロサッサ
(1) からの送信開始信号TSにより送信要求信号(RTS) を
出力する通信回路(2) と、 送信要求信号(RTS) がアクティブのときに通信回路(2)
からの送出信号を伝送路(4) に送出する送信ドライバ
(3) と、 通信回路(2) からの送出信号を調べてフラグパターンを
検出して計数し、送信要求信号(RTS) アクティブ後のフ
ラグパターン検出数が所定数ｎに達したら送信許可信号
(CTS) をアクティブとし、該送信許可信号(CTS) アクテ
ィブ後のフラグパターン検出数が第二の所定数ｍに達し
たら前記送信要求信号(RTS) をノンアクティブにするフ
ラグ数制御部(5) と、 を有することを特徴とするデータ送信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165156A JP2890982B2 (ja) | 1992-06-24 | 1992-06-24 | データ送信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4165156A JP2890982B2 (ja) | 1992-06-24 | 1992-06-24 | データ送信制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066416A JPH066416A (ja) | 1994-01-14 |
| JP2890982B2 true JP2890982B2 (ja) | 1999-05-17 |
Family
ID=15806941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4165156A Expired - Fee Related JP2890982B2 (ja) | 1992-06-24 | 1992-06-24 | データ送信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2890982B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3276895B2 (ja) * | 1997-01-14 | 2002-04-22 | 矢崎総業株式会社 | 送信装置、受信装置、通信装置、通信方法、及び通信システム |
| JP4612640B2 (ja) * | 2007-01-15 | 2011-01-12 | Ｎｅｃアクセステクニカ株式会社 | データ通信システムおよびデータ通信方法 |
-
1992
- 1992-06-24 JP JP4165156A patent/JP2890982B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH066416A (ja) | 1994-01-14 |
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