JP2890584B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に金属膜
のシリサイド化技術に関する。

〔発明の概要〕

本発明は、基体上のMIS型半導体装置の少なくともソ
ース・ドレイン領域上に形成された金属膜をシリサイド
化する半導体装置の製造方法において、短波長ランプ光
を用いて上記金属膜をシリサイド化することや該金属膜
上の反射防止膜にレーザー光を照射してシリサイド化す
ることにより、低抵抗なシリサイド膜を形成し、高速動
作が可能な半導体装置を提供するとともに、３次元構造
を有する半導体装置に用いて好適なシリサイド膜の形成
方法を提供するものである。

〔従来の技術〕

近年、例えば液晶表示装置，モノリシックラインセン
サーやプリンタヘッド等の駆動用マトリクス等の半導体
装置に薄膜トランジスタが適用されている。上記半導体
装置では大型化が進むにつれて、薄膜トランジスタを高
速で駆動させることが必要となる。この薄膜トランジス
タの高速化を図るために、薄膜トランジスタのソース・
ドレイン領域やゲート電極をシリサイド化させて、コン
タクト抵抗やシート抵抗を低減化させる方法が知られて
いる。

従来のシリサイド化法では、例えば特開昭61−160952
号公報に記載されるように、ポリシリコン層上に高融点
金属膜を被着し、その高融点金属膜や上記ポリシリコン
層にイオン注入を行った後、ランプアニールによりシリ
サイド膜を形成する方法等が知られている。上記高融点
金属膜として、例えばチタン膜等が使用されており、そ
のシリサイド膜はサブミクロンLSIにおけるゲート電極
材料として有望である。しかし、チタン膜は酸素に対し
て非常に活性であり、ファーネスアニールを施すと酸化
が起こるため、チタンシリサイド膜は形成されにくい。
従って、チタン膜のシリサイド化では、ランプアニール
法が有効とされ、通常600℃又は800℃程度の温度で急熱
短時間アニールが行われている。

〔発明が解決しようとする課題〕

ところが、石英基板上に設けられた半導体装置におい
て、上述のようなランプアニールを施す場合では、上記
石英基板に対するエネルギーの吸収が少ないので、基板
温度が上昇しにくい。従って、シリサイド反応を起こす
ためには、シリサイド膜に十分なエネルギーを蓄積させ
ることが要求されるので、膜厚が1000Å程度以下の薄膜
のチタンシリサイド膜を形成することは非常に困難であ
る。

また、チタン膜のシリサイド化をエキシマレーザー光
を用いたアニールによって行う方法もあるが、チタン膜
に対するレーザー光の反射率が高く、チタン膜にエネル
ギーの吸収が起こりにくい。このため、シリサイド反応
に必要なエネルギーがチタン膜に供給されないので、チ
タンシリサイド膜は形成されない。

一方、薄膜トランジスタにおいては、横方向のリーク
電流の低減化を図るために、ソース・ドレイン領域が形
成されるポリシリコン層の膜厚を例えば約300Å以下に
薄膜化させる必要がある。このような薄膜化された上記
ポリシリコン層のソース・ドレイン領域上にチタン膜を
被着させ、アニールを行ってシリサイド化させると、ポ
リシリコン層が薄膜であるために、シリサイド化が薄膜
トランジスタの下層の石英基板にまで及ぶ。このため、
石英基板に含まれる酸素がチタンシリサイド膜に混入
し、チタンシリサイド膜の抵抗値が上昇するという問題
がある。このように、薄膜トランジスタでは良好に低抵
抗化されないために、高速動作が実現できない。

そこで、本発明は、かかる従来の実情に鑑みて提案さ
れたものであって、低抵抗化すべき領域に良好なシリサ
イド膜を形成し、高速動作を可能となる半導体装置の製
造方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、上述の目的を達成
するために提案されたものである。

即ち、本願の第１の発明は、酸素を含む絶縁性基体上
にシリサイドと前記基体との反応を防止するための窒素
を含む反応防止膜を形成し、前記反応防止膜上にMIS型
半導体装置を形成し、前記MIS型半導体装置のゲート電
極の側壁に絶縁膜を形成し、少なくとも前記MIS型半導
体装置のソース・ドレイン領域上に高融点金属膜を形成
し、短波長ランプ光を照射して前記高融点金属膜をシリ
サイド化させることを特徴とする。ここで、上記MIS型
半導体装置は薄膜トランジスタであっても良い。また、
上記基体としては石英基板等が使用される。

更に、本願の他の発明は基体上にMIS型半導体装置を
形成し、少なくともそのMIS型半導体装置のソース・ド
レイン領域上に金属膜及び反射防止膜を順次形成し、レ
ーザー光を照射して前記金属膜をシリカサイド化させる
ことを特徴とする。ここで、上記MIS型半導体装置は薄
膜トランジスタとすることもでき、上記基体としては石
英基板等が用いられる。

〔作用〕

本願の第１の発明は、短波長ランプ光を用いてアニー
ルを行い、高融点金属膜をシリサイド化させることを行
う。この時、酸素を含む絶縁性基体上にシリサイドと前
記基体との反応を防止するための窒素を含む反応防止膜
が形成されているので、薄膜トランジスタの下層の酸素
を含む絶縁性基体にシリサイド化が及ぶことを防止で
き、絶縁性基体に含まれる酸素の熱拡散によって高融点
金属膜に酸素が混入されることが防止され、ソース・ド
レイン領域上に低抵抗のシリサイド膜が形成できる。

また、本願の他の発明では、レーザー光を用いてアニ
ールを行い、金属膜をシリサイド化する。この時、金属
膜上に反射防止膜が形成されているので、レーザー光を
照射しても金属膜に対するレーザー光の反射が防止さ
れ、上記反射防止膜を介してエネルギーが金属膜に吸収
される。これにより、上記金属膜がシリサイド化され、
低抵抗なシリサイド膜が形成される。このシリサイド膜
を所定のパターンにパターニングすれば、低抵抗化すべ
き領域のみにシリサイド膜が形成される。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明す
る。

第１の実施例 本実施例は石英基板上に設けられるMOSトランジスタ
のソース・ドレイン領域及びゲート電極上に短波長アー
クランプ光を用いた２段階ランプアニール法によりチタ
ンシリサイド膜を形成する例である。

第１図（ａ）に示すように、石英基板１上にポリシリ
コン層３を積層させる。このポリシリコン層３上にゲー
ト酸化膜４を介してポリシリコン層からなる所定の形状
のゲート電極５が形成される。このゲート電極５をマス
クとして用い、例えばリンやホウ素等の不純物をポリシ
リコン層３中にイオン注入し、不純物領域６を形成す
る。この不純物領域６はソース・ドレイン領域として機
能する。

全面にCVD法等によりシリコン酸化膜７を形成した
後、全面エッチバックを行う。その結果、不純物領域６
及びゲート電極５の上面でポリシリコン層が露出し、ゲ
ート電極５の側壁に上記シリコン酸化膜７が残存する。

次に、スパッタ法等により、全面に300Å程度の膜厚
を有するチタン膜８が堆積される。そして、アルゴン雰
囲気中で短波長アークランプ光照射による急熱短時間ア
ニールを行う。このアニール処理の条件は適宜選定され
れば良く、例えばアニール温度を比較的低温の約600℃
とし、処理時間を30秒程度とすることが好ましい。ま
た、短波長アークランプ光の波長は約0.6μｍ以下であ
ることが好ましい。このアニール処理により、ソース・
ドレイン領域のポリシリコン層３及びゲート電極５の上
面で露出したポリシリコン層がチタン膜８とシリサイド
反応を起こして、不純物領域６及びゲート電極５上にチ
タンシリサイド膜９が形成される。このチタンシリサイ
ド膜９は比較的低温でアニールされるので、モノシリサ
イド状態となる。

第２図はシリコン層に対するアークランプ光及びハロ
ゲンランプ光のそれぞれ波長〔μｍ〕（横軸）に対する
吸収強度（縦軸）の関係を示す図である。第２図より、
ハロゲンランプ光では波長が約0.9μｍの時に僅かに吸
収強度が強くなるもののシリコン層に対して殆ど吸収さ
れない。一方、アークランプ光では、約0.5μｍにピー
クが存在し、大きな吸収が起こる。また、このアークラ
ンプ光の吸収係数α〔cm^-1〕（縦軸）も合わせて第２図
中に示すと、0.2〜0.6μｍの範囲でアークランプ光の吸
収係数αが極めて高いことが判る。即ち、ポリシリコン
層３やポリシリコン層からなるゲート電極５は紫外域の
アークランプ光の吸収係数αが大きいので、これらのポ
リシリコン層３等に十分なエネルギーが供給される。こ
のため、ポリシリコン層３等の下地が石英基板１であっ
てもポリシリコン層３やゲート電極５のみの温度を効果
的に上昇させることができるので、良好なシリサイド化
が行える。

続いて、上述のシリサイド化で未反応のチタン膜８を
除去するために、チタン膜８のみを選択的に溶解し、チ
タンシリサイド膜９は溶かさないようなエッチング液に
より未反応のチタン膜８を選択的にエッチングする。そ
の結果、第１図（ｂ）に示すように、石英基板１上等に
残存していたチタン膜８が除去されて、不純物領域６及
びゲート電極５上等の低抵抗化すべき領域のみにチタン
シリサイド膜９が形成される。

そして、上記チランシリサイド膜９を窒素ガス雰囲気
中にてアニールを行う。このアニール処理の条件は、適
宜選定されればよく、例えばアニール温度を比較的高温
の800℃程度とし、処理時間は30秒程度とすることが好
ましい。このアニール処理により、チタンシリサイド膜
９はシリサイド反応が完了してダイシリサイド状とな
る。通常のポリシリコン層からなるソース・ドレイン領
域の抵抗値が数百Ω／□程度であるのに対し、上記チタ
ンシリサイド膜９の抵抗値は約30Ω／□以下と低いこと
から、不純物領域６やゲート電極上にチタンシリサイド
膜９を形成することにってシート抵抗やコンタクト抵抗
が著しく低減化される。従って、MOSトランジスタの高
速動作が可能になる。

上記MOSトランジスタ上を含む全面に通常の製造工程
にしたがって、シリコン酸化膜やPSG膜等からなる層間
絶縁膜101を形成する。第１図（ｃ）に示すように、こ
の層間絶縁膜101は不純物領域６及びゲート電極５上で
接続孔を有する。そして、この接続孔内を埋め込み、且
つ層間絶縁膜６を覆ってアルミニウム配線層102が形成
される。このアルミニウム配線層102は上記接続孔内で
チタンシリサイド膜９を介して不純物領域６及びゲート
電極５に接続される。この時、チタンシリサイド膜９が
バリアメタルとして機能するために、アルミニウム配線
層102とこれらのポリシリコン層との合金化反応が防止
され、信頼性に優れたコンタクトが得られる。

最後に、水素化アニール処理が行われる。

なお、本実施例では、配線層の材料としてアルミニウ
ムが使用されるが、高アスペクト比の接続孔において
は、選択CVD法によるタングステン等の高融点金属の埋
め込み技術が有効である。タングステンの選択CVDで
は、通常、SiH₄ガスとWF₆ガスの混合ガスを反応させて
タングステン膜が形成されるが、この方法では反応初期
にチタンのフッ素化合物が生成され、接続孔内のチタン
シリサイド膜９上に上記フッ素化合物が析出するため、
コンタクト抵抗が上昇してしまうという問題が生じる。
この問題を防止するために、後述する方法によってタン
グステンの埋め込みを行うことが好ましい。

即ち、先ず、水素還元法により約400℃上の温度で選
択CVDを行って、接続孔内のチタンシリサイド膜９上に
タングステン膜を成長させる。ここで、温度を約400℃
以上としてフッ化チタンの昇華温度以上にすることによ
り、上述のようなチタンのフッ素化合物の析出が防止さ
れる。また、水素還元雰囲気とされるので、約400℃以
上の高温でも選択性が崩れる虞れがない。

次に、上記チタンシリサイド膜９が上記タングステン
膜によって十分に覆われた時点で、温度を200℃程度ま
で低下させ、還元ガスをSiH₄ガスに切り換える。これに
より、タングステン膜の成長速度が増加され、生産性が
向上する。

第７図は、タングステンシリサイド膜上に従来の選択
CVD法によりタングステン膜を堆積した場合（ａ）と、
本実施例の選択CVD法によりタングステン膜を堆積した
場合（ｂ）におけるそれぞれコンタクト抵抗を示す図で
ある。なお、第７図において、電流は縦軸、電圧は横軸
に示す。第７図に示すように、従来の選択CVD法では直
線性が悪く、オーミックコンタクトが得られていないの
に対して、本実施例の選択CVD法では直線性に優れてい
るとともに低抵抗であることが判る。従って、本実施例
の選択CVD法によれば、コンタクト界面にチタンのフッ
素化合物が形成されることがなく、チタンシリサイド膜
９とタングステン膜が直接接続されて、良好なコンタク
トが得られる。

また、チタンシリサイド膜９上にオーミック性に優れ
たタングステン膜を形成する方法として、予めチタンシ
リサイド膜９上に選択的に薄膜のシリコン膜を形成して
もよい。

即ち、先ず、層間絶縁膜101に開口された接続孔内の
チタンシリサイド膜９上にSiH₂Cl₂ガスを反応ガスとし
て選択CVDを行って、約100Å程度の膜厚のシリコン膜を
形成する。この選択CVDの条件は、SiH₂Cl₂ガス流量を10
0SCCMとし、反応温度は例えば850℃程度、圧力は760Tor
rとする。この時、上述のような高温に保つことによ
り、シリサイド化工程でチタンシリサイド膜９中に拡散
された不純物が再びポリシリコン層３へ拡散される。こ
のため、同時に接合リーク電流の低減化が図られる。

次に、Si還元法によりWF₆ガスとH₂ガスの混合ガスを
反応させてタングステン膜を成長させる。その後、更に
SiH₄ガスを添加し、SiH₄ガス還元雰囲気としてタングス
テンの成長速度を増加させる。この時、例えばWF₆ガス
流量を0.5〜10SSCM、SiH₄ガス流量を０〜9SCCMとし、反
応温度は例えば250℃程度、圧力は0.015Torrとすること
が好ましい。

最後に、IRアニールを行って、チタンシリサイド膜９
上に予め形成された上記シリコン膜をシリサイド化す
る。

上述のような選択CVD法による接続孔の埋め込みを行
うことにより、オーミック性が向上し、信頼性に優れた
コンタクトが得られる。

第２の実施例 本実施例は石英基板上に反応防止膜であるシリコン窒
化膜を介して薄膜トランジスタを形成し、その薄膜トラ
ジスタのソース・ドレイン領域及びゲート電極上に低抵
抗なチタンシリサイド膜を形成する例である。

第３図（ａ）に示すように、石英基板11上にシリコン
窒化膜12を形成させる。このシリコン窒化膜12の膜厚は
1000Å以下とされ、好ましくは約500Å以下とされる。
このシリコン窒化膜12は後述するシリサイド化のアニー
ル処理の際に、薄膜トランジスタの下層の石英基板11に
シリサイド化が及ぶのを阻止する反応防止膜として機能
する。このシリコン窒化膜12上に薄膜のポリシリコン層
13を積層させる。このポリシリコン層13上にゲート酸化
膜14を介してポリシリコン層からなる所定の形状のゲー
ト電極15が形成される。このゲート電極15をマスクとし
てイオン注入を行い、例えばリン等の不純物をポリシリ
コン層13中に不純物領域16を形成する。この不純物領域
16はソース・ドレイン領域として機能する。

全面にCVD法等によりシリコン酸化膜17を形成した
後、全面エッチバックを行う。その結果、ゲート電極15
の側壁のみに上記シリコン酸化膜17が形成される。

続いて、スパッタ法等により全面にチタン膜18を形成
する。そして、第１の実施例と同様にアルゴン雰囲気中
で短波長アークランプ光を用いて急熱短時間アニールを
行う。このアニール処理により、不純物領域16及びゲー
ト電極15上にチタンシリサイド膜19が形成される。この
時、石英基板11上にはシリコン窒化膜12が形成されてい
るので、ポリシリコン層13が薄膜であっても、シリサイ
ド化が石英基板11にまで及ぶ虞がない。従って、石英基
板11に含まれる酸素の熱拡散によってチタンシリサイド
膜19中に酸素が混入することがなく、抵抗値が約15μΩ
cm以下の良好なチタンシリサイド膜19が形成される。

続いて、チタン膜18のみを選択的に溶解し、チタンシ
リサイド膜19は溶かさないようなエッチング液を用いて
エッチングを行う。その結果、第３図（ｂ）に示すよう
に、石英基板11上等に残存する未反応のチタン膜18が除
去され、不純物領域16及びゲート電極15上等の低抵抗化
すべき領域にチタンシリサイド膜19が形成される。これ
により、不純物領域16やゲート電極15上が低抵抗化され
るので、薄膜トランジスタの動作の高速化が図られる。

第３の実施例 本実施例は石英基板上に設けられる薄膜トランジスタ
のソース・ドレイン領域上にチタン膜及び反射防止膜と
してのアモルファスシリコン膜を順次堆積し、エキシマ
レーザー光を用いたアニールを行ってチタンシリサイド
膜を形成する例である。

先ず、第４図（ａ）に示すように、石英基板21上に薄
膜のポリシリコン層23を積層させる。このポリシリコン
層23上にゲート酸化膜24を介して所定の形状のゲート電
極25が形成される。このゲート電極25はタングステンシ
リサイド層からなり、低い抵抗値を有するので、薄膜ト
ランジスタの高速化において有利である。このようなゲ
ート電極25をマスクとして用い、例えばリン等の不純物
をポリシリコン層23中にイオン注入し、ソース・ドレイ
ン領域として機能する不純物領域26を形成する。

続いて、第４図（ｂ）に示すように、全面にCVD法等
によりシリコン酸化膜27を形成した後、全面エッチバッ
クを行って、ゲート電極25の側壁にのみ上記シリコン酸
化膜27を形成する。

次に、第４図（ｃ）に示すように、スパッタ法等によ
り、全面に300Å程度の膜厚を有するチタン膜28を堆積
する。このチタン膜28上に反射防止膜として機能するア
モルファスシリコン膜29を形成する。このアモルファス
シリコン膜29の膜厚は例えば300Å程度とされ、他にも
ポリシリコン膜等が使用可能とされる。そして、エキシ
マレーザー光を全面に照射して急熱短時間アニールを行
って、チタン膜28をシリサイド化させる。このアニール
処理の条件は適宜選定されれば良い。この時、チタン膜
28上にアモルファスシリコン膜29が形成されているの
で、エキシマレーザー光を用いてもチタン膜28に対する
レーザー光の反射が防止され、アモルファスシリコン膜
29を介してエネルギーが吸収される。その結果、第４図
（ｄ）に示すように、チタン膜28とアモルファスシリコ
ン膜29及び不純物領域26がシリサイド反応を起こして、
全面にチタンシリサイド膜30が形成される。

続いて、第４図（ｅ）に示すように、シリコン酸化膜
27を含むゲート電極25を覆うパターンのマスクを用いて
上記チタンシリサイド膜30のエッチングを行う。その結
果、チタンシリサイド膜30はシリコン酸化膜27に自己整
合的にパターニングされる。

第４の実施例 本実施例は石英基板上に設けられる薄膜トランジスタ
のソース・ドレイン領域上にチタン膜及び反射防止膜と
してのTiON膜を順次堆積し、エキシマレーザー光を用い
たアニール処理を行ってチタンシリサイド膜を形成する
例である。

先ず、上述の第４図（ａ）乃至第４図（ｂ）に示す工
程にしたがってゲート電極25の側壁にシリコン酸化膜27
を有するMOSトランジスタを形成した後、第５図（ａ）
に示すように、チタン膜28及び反射防止膜として機能す
るTiON膜31を順次積層する。なお、上述の第４図（ａ）
乃至第４図（ｂ）と共通の部分については、同一の引用
符号を付す。

続いて、上述のアニール処理と同様にエキシマレーザ
ー光を全面に照射してシリサイド化を行う。チタン膜28
上にはTiON膜31が形成されているので、チタン膜28に対
するレーザー光の反射が防止され、TiON膜31を介してエ
ネルギーが吸収される。その結果、チタン膜28と不純物
領域６が形成されたポリシリコン層23とがシリサイド反
応を起こして、不純物領域26の表面にチタンシリサイド
膜30が形成される。

未反応のチタン膜28やTiON膜31を除去するために、こ
れらの選択的エッチングを行う。その結果、第５図
（ｂ）に示すように、不純物領域26の表面にチタンシリ
サイド膜28が形成されて、低抵抗化したい領域のみを選
択的にシリサイド化することが可能となる。

第５の実施例 本実施例は基板上に設けられるMOSトランジスタの上
部にTiN膜を介してチタンシリサイド膜からなる配線層
を形成する例である。

先ず、第６図（ａ）に示すように、Ｐ型のシリコン基
板41をLOCOS法等により選択的に酸化して素子分離領域4
2を形成する。この素子分離領域42の下部にはp⁺型の不
純物が導入され、チャンネルストッパーとして機能する
p⁺型の不純物領域43が形成される。そして、シリコン基
板41上にゲート酸化膜44を介してゲート電極として用い
られるタングステンシリサイド層45及びタングステンシ
リサイド層52がパターニングにより形成される。タング
ステンシリサイド層52は一方の端部がシリコン基板41上
にあり、他方の端部が素子分離領域42上にゲート酸化膜
44を介して延在するパターンとされる。

そして、上記ゲート電極45をマスクとして、イオン注
入を行ってシリコン基板41の表面にn^-型の不純物領域46
aを形成する。

全面にシリコン酸化膜47を形成した後、全面エッチバ
ックを行って不純物領域46aを露出させる。これによ
り、タングステンシリサイド層45の側壁にシリコン酸化
膜47が残存される。このシリコン酸化膜47を含めてタン
グステンシリサイド層45をマスクとしてシリコン基板41
の表面にn⁺型の不純物をイオン注入し、ソース・ドレイ
ン領域として機能するn⁺型の不純物領域46bを形成す
る。シリコン基板41の表面には予めn⁺型の不純物が導入
されているので、タングステンシリサイド層45の近傍に
はシリコン酸化膜47と自己整合的にn^-型の不純物領域46
aが形成される。即ち、信頼性に優れたLDD型MOSトラン
ジスタが形成される。このようなMOSトランジスタを覆
って全面に十分な膜厚のシリコン酸化膜51が形成され
る。このシリコン酸化膜51は層間絶縁膜として機能す
る。

上記シリコン酸化膜51上に上記MOSトランジスタのソ
ース・ドレイン領域の一方の上部で開口したレジスト層
を形成し、このレジスト層をマスクとしてエッチングを
行ってシリコン酸化膜51に開口部54を形成する。このエ
ッチングにより、上記タングステンシリサイド層52の端
部が上記開口部54内に露出する。そして、この開口部54
を含む全面に薄膜のTiN膜53を開口部54の形状に沿って
形成する。このTiN膜53は後述するシリサイド化のアニ
ール処理において反応防止膜として機能する。また、露
出したタングステンシリサイド層52の端部はこのTiN膜5
3によって覆われる。

続いて、第６図（ｂ）に示すように、TiN膜53上に開
口部54の形状に沿ってチタン膜48を形成し、このチタン
膜48上にアモルファスシリコン膜49を積層する。

次に、第３の実施例と同様にして全面にエキシマレー
ザー光を照射してアニールを行い、第６図（ｃ）に示す
ように、チタン膜48とアモルファスシリコン膜49をシリ
サイド化させてチタンシリサイド膜50を形成する。この
時、エキシマレーザー光が照射されるアモルファスシリ
コン膜49の下層にはシリコン酸化膜51が形成されている
が、TiN膜53が介在しており、このTiN膜53がバリアとし
て機能するため、熱によってシリコン酸化膜51に含まれ
る酸素がチタンシリサイド膜50中に混入する虞れがな
い。従って、良好なチタンシリサイド膜50が得られる。
また、チタン膜48上にアモルファスシリコン膜49が形成
されているので、エキシマレーザー光を照射してもチタ
ン膜48がエキシマレーザー光を反射することが防止され
る。このため、アモルファスシリコン膜49を介してチタ
ン膜48にエネルギーが吸収され、シリサイド反応が起こ
る。

上記チタンシリサイド膜50は開口部54でTiN膜53を介
して不純物領域46bと接続され、低抵抗な配線層と機能
する。

以上のように、チタン膜48上にアモルファスシリコン
膜49を形成し、アモルファスシリコン膜49にエキシマレ
ーザー光を照射してシリサイド化を行って低抵抗な配線
層が形成される。また、エキシマレーザー光を用いたア
ニールを行うので、下層に熱的なダメージを与える虞れ
がない。

〔発明の効果〕

上述のように、本発明では短波長ランプ光を用いて金
属膜のシリサイド化を行うことによって、低抵抗化すべ
き領域に良好なシリサイド膜が形成される。また、本発
明では金属膜上に反射防止膜を設けることにより、レー
ザー光によるシリサイド化が可能とされる。これによ
り、ソース・ドレイン領域やゲート電極等でコンタクト
抵抗やシート抵抗が低減化されるので、MIS型半導体装
置或いは上記薄膜トランジスタの高速動作が実現される
とともに、高集積化、大型化に好都合である。

更に、本発明ではレーザー光によるシリサイド化が可
能となるので、下層に熱的なダメージを与えずにシリサ
イド化を行うことが可能とされ、半導体装置の３次元構
造化に好適なシリサイド化が提供される。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｃ）は本発明の半導体装置の
第１の実施例の製造方法を製造工程順に従って説明する
ためのそれぞれ概略断面図、第２図はシリコン層に対す
るアークランプ光及びハロゲンランプ光のそれぞれ波長
に対する吸収強度の関係とアークランプ光の吸収係数α
を示す特性図、第３図（ａ）乃至第３図（ｂ）は上記半
導体装置の第２の実施例の製造方法を説明するためのそ
れぞれ概略断面図、第４図（ａ）乃至第４図（ａ）は上
記半導体装置の第３の実施例の製造方法を説明するため
のそれぞれ概略断面図、第５図（ａ）乃至第５図（ｂ）
は上記半導体装置の第４の実施例の製造方法を説明する
ためのそれぞれ概略断面図、第６図（ａ）乃至第６図
（ｃ）は上記半導体装置の第５の実施例の製造方法を説
明するためのそれぞれ概略断面図、第７図は従来の選択
CVD法によりタングステン膜を堆積した場合と第１の実
施例の選択CVD法によりタングステン膜を堆積した場合
におけるそれぞれコンタクト抵抗を示す特性図である。 １……石英基板 ３……ポリシリコン層 ４……ゲート酸化膜 ５……ゲート電極 ６……不純物領域 ７……シリコン酸化膜 ８……チタン膜 ９……チタンシリサイド膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/51 H01L 29/786

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】酸素を含む絶縁性基体上にシリサイドと前
   記基体との反応を防止するための窒素を含む反応防止膜
   を形成し、前記反応防止膜上にMIS型半導体装置を形成
   し、前記MIS型半導体装置のゲート電極の側壁に絶縁膜
   を形成し、少なくとも前記MIS型半導体装置のソース・
   ドレイン領域上に高融点金属膜を形成し、短波長ランプ
   光を照射して前記高融点金属膜をシリサイド化させるる
   ことを特徴とする半導体装置の製造方法。
2. 【請求項２】上記MIS型半導体装置が薄膜トランジスタ
   である請求項１記載の半導体装置の製造方法。
3. 【請求項３】基体上にMIS型半導体装置を形成し、少な
   くともそのMIS型半導体装置のソース・ドレイン領域上
   に金属膜及び反射防止膜を順次形成し、レーザー光を照
   射して前記金属膜をシリサイド化させることを特徴とす
   る半導体装置の製造方法。
4. 【請求項４】上記MIS型半導体装置が薄膜トランジスタ
   である請求項３記載の半導体装置の製造方法。