JP2886420B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、一般に半導体装置の
製造方法に関するものであり、より特定的には、バイポ
ーラトランジスタと電界効果トランジスタとが同一半導
体基板上に形成された、Ｂｉ−ＣＭＯＳデバイスの製造
方法に関する。 BACKGROUND OF THE INVENTION The present invention generally relates to a semiconductor device .
And a method for manufacturing, and more particularly, a bipolar transistor and a field effect transistor formed on the same semiconductor substrate, fabrication of Bi-CMOS devices
About the method.
【０００２】[0002]
【従来の技術】近年、メモリやプロセッサに代表される
ＶＬＳＩは大規模化の傾向にあり、その要求に対処する
ため、高集積が可能で、かつ低消費電力という特徴を持
つＣＭＯＳがよく用いられている。しかし、高速化の要
求に対しては、微細化技術の進展により、ＭＯＳの動作
速度が向上しているとはいえ、十分応えられていないの
が現状である。通常、高速の分野では、ＥＣＬを中心と
するバイポーラ素子が主流であるが、バイポーラ素子は
消費電力が極めて大きく、高集積化の大きな制約となっ
ている。2. Description of the Related Art In recent years, VLSIs represented by memories and processors have been increasing in scale, and in order to cope with such demands, CMOSs having characteristics of high integration and low power consumption are often used. ing. However, although the operating speed of the MOS has been improved due to the progress of the miniaturization technology, it has not been able to sufficiently meet the demand for a higher speed. Normally, in the field of high speed, bipolar elements centering on ECL are the mainstream. However, bipolar elements have extremely large power consumption, which is a major constraint on high integration.
【０００３】以上のような背景において、高速・低消費
電力のデバイスを実現すべく、図１に示すような、ＣＭ
ＯＳの高集積・低消費電力という特徴とバイポーラの高
速性を併せ持つことを可能とするＢｉ−ＣＭＯＳ技術が
注目されてきている。[0003] In the background described above, in order to realize a high-speed and low-power-consumption device, the CM shown in FIG.
Attention has been focused on Bi-CMOS technology capable of having both the high integration and low power consumption characteristics of an OS and the high speed of bipolar.
【０００４】図２は、従来のＢｉ−ＣＭＯＳの断面図で
ある。図２を参照して、シリコン基板１の表面上にエピ
タキシャル層Ｅｐが形成されている。エピタキシャル層
Ｅｐの上に、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとバイポ
ーラトランジスタが形成されている。FIG. 2 is a sectional view of a conventional Bi-CMOS. Referring to FIG. 2, an epitaxial layer Ep is formed on the surface of silicon substrate 1. On the epitaxial layer Ep, an NMOSFET, a PMOSFET, and a bipolar transistor are formed.
【０００５】従来のＢｉ−ＣＭＯＳの製造方法について
説明する。図３を参照して、比抵抗１０Ωｃｍのｐ型の
シリコン基板１の主表面に、酸化膜２と窒化膜３を順に
形成する。酸化膜２と窒化膜３をパターニングし、Ｎ+
埋込層を形成する予定の部分の上に開口部を形成する。
開口部を通って、シリコン基板１の表面に、アンチモン
のドーピングを行なう。[0005] A conventional Bi-CMOS manufacturing method will be described. Referring to FIG. 3, an oxide film 2 and a nitride film 3 are sequentially formed on a main surface of a p-type silicon substrate 1 having a specific resistance of 10 Ωcm. The oxide film 2 and the nitride film 3 are patterned and N +
An opening is formed on a portion where a buried layer is to be formed.
Antimony doping is performed on the surface of the silicon substrate 1 through the opening.
【０００６】図４を参照して、アンチモンがドーピング
された部分は、高温（たとえば１１８０℃）のアニール
によって、アンチモンの拡散が生じて、Ｎ+ 埋込層４が
形成される。このとき、欠陥の除去と、Ｎ+ 埋込層４の
表面酸化層５の形成も、同時に行なわれる。Referring to FIG. 4, the portion doped with antimony is diffused by antimony by annealing at a high temperature (for example, 1180 ° C.), so that N + buried layer 4 is formed. At this time, the removal of the defect and the formation of the surface oxide layer 5 of the N + buried layer 4 are simultaneously performed.
【０００７】図３と図４を参照して、窒化膜３を除去
し、ボロンのイオン注入を行なう。このとき、表面酸化
層５は酸化膜２よりも厚いので、イオン注入のマスクと
働いている。その後、高温のアニールを行なうことによ
って、注入されたボロンが拡散して、シリコン基板１中
にＰ+ 型埋込層６が形成される。Referring to FIGS. 3 and 4, nitride film 3 is removed, and boron ions are implanted. At this time, since the surface oxide layer 5 is thicker than the oxide film 2, it works as a mask for ion implantation. Thereafter, by performing high-temperature annealing, the implanted boron diffuses, and a P + -type buried layer 6 is formed in the silicon substrate 1.
【０００８】図４と図５を参照して、表面酸化層５と酸
化膜２とを除去する。図６を参照して、シリコン基板１
の上に、膜厚１μｍ〜１．５μｍ程度のイントリンシッ
ク型のエピタキシャル層Ｅｐを形成する。エピタキシャ
ル層Ｅｐの表面を酸化して、薄い酸化膜８を形成する。
酸化膜８の上に窒化膜を堆積し（図示せず）、この窒化
膜を、Ｎ+ 埋込層４の上部の酸化膜８の表面を露出する
ようにパターニングする（図示せず）。窒化膜をマスク
にして、リンのイオン注入を浅く行ない、その後、リン
のイオン注入を深く行ない、Ｎ+ 層９ａを形成する。窒
化膜をマスクにして、Ｎ+ 層９ａ上に、酸化膜１０を厚
く形成し、その後窒化膜を除去する。酸化膜１０をマス
クにして、酸化膜８を通して、ボロンのイオン注入を行
なう。Referring to FIGS. 4 and 5, surface oxide layer 5 and oxide film 2 are removed. Referring to FIG. 6, silicon substrate 1
Is formed, an intrinsic type epitaxial layer Ep having a film thickness of about 1 μm to 1.5 μm is formed. The surface of the epitaxial layer Ep is oxidized to form a thin oxide film 8.
A nitride film is deposited on oxide film 8 (not shown), and this nitride film is patterned so as to expose the surface of oxide film 8 on N + buried layer 4 (not shown). Using the nitride film as a mask, phosphorus ion implantation is performed shallowly, and then phosphorus ion implantation is performed deeply to form an N + layer 9a. Using the nitride film as a mask, a thick oxide film 10 is formed on N + layer 9a, and then the nitride film is removed. Using oxide film 10 as a mask, boron ions are implanted through oxide film 8.
【０００９】図７を参照して、１０００℃，１５０分〜
２５０分のドライブ（熱拡散）によって、ボロンが注入
されたエピタキシャル層Ｅｐ中にｐウェル１１が形成さ
れ、かつ、Ｎ+ 層９ａが拡散して、ｎウェル９が形成さ
れる。Referring to FIG. 7, at 1000 ° C. for 150 minutes
By driving (thermal diffusion) for 250 minutes, the p well 11 is formed in the epitaxial layer Ep into which boron has been implanted, and the n + layer 9a is diffused to form the n well 9.
【００１０】図６と図７を参照して、薄い酸化膜８と厚
い酸化膜１０を除去した後、酸化膜１２を薄く（１０ｎ
ｍ）形成する。酸化膜１２の上に、ポリシリコン１３を
５０ｎｍ堆積させ、さらに窒化膜１４をその上に厚く
（２４０ｎｍ）堆積する。リソグラフィー技術により、
酸化膜１２、ポリシリコン１３および窒化膜１４が、活
性領域Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 の上にのみ残るように、
これらをパターニングする。得られたパターンをマスク
にして、チャネルカットのため、基板の表面にボロンの
イオン注入を行なう。Referring to FIGS. 6 and 7, after removing thin oxide film 8 and thick oxide film 10, oxide film 12 is thinned (10n).
m) Form. On the oxide film 12, a polysilicon 13 is deposited to a thickness of 50 nm, and a nitride film 14 is further deposited thereon to a large thickness (240 nm). By lithography technology
Oxide film 12, polysilicon 13 and nitride film 14 are left only on active regions A 1 , A 2 , A 3 and A 4 .
These are patterned. Using the obtained pattern as a mask, boron ions are implanted into the surface of the substrate for channel cutting.
【００１１】図７と図８を参照して、窒化膜１２をマス
クにして、基板の表面の酸化を行ない、それによって、
基板の表面に膜厚８００ｎｍ程度のフィールド酸化膜１
５を形成する。酸化膜１４、ポリシリコン１３および窒
化膜１２を除去し、その後、活性領域Ａ1 、Ａ2 、
Ａ3 、Ａ4 の上に、酸化膜１６を薄く（２０ｎｍ以下）
形成する。活性領域Ａ4 の上に開口部を有するレジスト
１７を、基板の上に形成する。レジスト１７をマスクに
して、活性領域Ａ4 に、リンのイオン注入を浅く、次
に、深く行なう。Referring to FIGS. 7 and 8, the surface of the substrate is oxidized using nitride film 12 as a mask.
Field oxide film 1 having a thickness of about 800 nm on the surface of the substrate
5 is formed. The oxide film 14, the polysilicon 13 and the nitride film 12 are removed, and then the active regions A 1 , A 2 ,
A thin oxide film 16 (20 nm or less) is formed on A 3 and A 4.
Form. The resist 17 having an opening over the active area A 4, is formed on the substrate. The resist 17 as a mask, the active region A 4, shallow ion implantation of phosphorus, is then performed deeply.
【００１２】図８と図９を参照して、レジスト１７を除
去し、高温のアニール処理を行なうことにより、活性領
域Ａ4 中に、コレクタの引出部１８を形成する。図１０
を参照して、活性領域Ａ3 の上に開口部を有するレジス
ト１９を、基板の上に形成する。レジスト１９をマスク
にして、活性領域Ａ3 に、ボロンのイオン注入を行な
う。[0012] With reference to FIGS. 8 and 9, the resist 17 is removed, by performing high-temperature annealing, in the active region A 4, to form the lead-out portion 18 of the collector. FIG.
See, the resist 19 having an opening over the active area A 3, it is formed on the substrate. The resist 19 as a mask, the active region A 3, the ion implantation of boron.
【００１３】図１０と図１１を参照して、レジスト１９
を除去した後、高温のアニール処理を行なうことによ
り、活性領域Ａ3 の表面に、Ｐ型ベース領域２０を形成
する。Referring to FIG. 10 and FIG.
After removal of, by performing high-temperature annealing process, the surface of the active region A 3, to form a P-type base region 20.
【００１４】ＭＯＳトランジスタを形成する領域、すな
わち、活性領域Ａ1 ，Ａ2 に、しきい値調整のためのイ
オン注入を行なう。Ion implantation for threshold adjustment is performed in regions where MOS transistors are to be formed, that is, active regions A 1 and A 2 .
【００１５】図１１と図１２を参照して、活性領域
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 上の酸化膜１６を除去した後、
膜厚２０ｎｍのゲート酸化膜２１を形成し、さらに、そ
の上に、ポリシリコン２２を堆積させる。Referring to FIGS. 11 and 12, after removing oxide film 16 on active regions A 1 , A 2 , A 3 and A 4 ,
A gate oxide film 21 having a thickness of 20 nm is formed, and a polysilicon 22 is deposited thereon.
【００１６】図１２と図１３を参照して、ポリシリコン
２２をパターニングすることによって、活性領域Ａ1 の
上にゲート電極２４を形成し、かつ活性領域Ａ2 の上に
ゲート電極２５を形成する。[0016] With reference to FIGS. 12 and 13, by patterning the polysilicon 22, a gate electrode 24 on the active regions A 1, and forming a gate electrode 25 on the active region A 2 .
【００１７】図１４を参照して、活性領域Ａ1 の一部、
活性領域Ａ2 の一部、活性領域Ａ3の全部を覆うような
レジストパターン２７を基板の上に形成する。ゲート電
極２４とレジスト２７をマスクにして、基板の表面にリ
ンのイオン注入を行なうことにより、ソース・ドレイン
の低濃度不純物領域（Ｎ- 型のＬＤＤ領域）２８を形成
し、かつ活性領域Ａ2 の表面に低濃度不純物領域２８１
を形成する。その後、レジスト２７を除去する。[0017] With reference to FIG. 14, a portion of the active region A 1,
Part of the active region A 2, a resist pattern 27 to cover the entire active region A 3 is formed on the substrate. Using the gate electrode 24 and the resist 27 as a mask, phosphorus ions are implanted into the surface of the substrate to form low-concentration source / drain impurity regions (N − -type LDD regions) 28 and the active region A 2. Low concentration impurity region 281 on the surface of
To form After that, the resist 27 is removed.
【００１８】図１５を参照して、シリコン基板１の上全
面に、膜厚３００ｎｍのＴＥＯＳ膜２９を形成する。Referring to FIG. 15, a 300 nm-thick TEOS film 29 is formed on the entire surface of silicon substrate 1.
【００１９】図１５と図１６を参照して、ＴＥＯＳ膜２
９を異方性エッチングすることにより、ゲート電極２
４、２５の側壁に、それぞれ、サイドウォールスペーサ
２９ａ，２９ｂを形成する。Referring to FIGS. 15 and 16, TEOS film 2
9 is anisotropically etched to form the gate electrode 2.
Sidewall spacers 29a and 29b are formed on the side walls 4 and 25, respectively.
【００２０】図１７を参照して、図１４の工程で用いた
パターンと同じパターンを有するレジスト３０をシリコ
ン基板１の上に形成する。図１７と図１８を参照して、
レジストパターン３０をマスクにして、シリコン基板１
の表面にイオン注入４００を行なうことにより、ソース
・ドレインの高濃度領域３１とＮ型共通電極３２が形成
される。レジスト３０を除去する。Referring to FIG. 17, a resist 30 having the same pattern as that used in the step of FIG. 14 is formed on silicon substrate 1. Referring to FIG. 17 and FIG.
Using the resist pattern 30 as a mask, the silicon substrate 1
The high-concentration source / drain region 31 and the N-type common electrode 32 are formed by performing ion implantation 400 on the surface of the substrate. The resist 30 is removed.
【００２１】図１９を参照して、活性領域Ａ1 の一部、
活性領域Ａ2 の一部、活性領域Ａ3の一部の上に開口部
を有する図のようなレジストパターン３３をシリコン基
板１の上に形成する。図１９と図２０を参照して、レジ
ストパターン３３をマスクにして、ボロンのイオン注入
を行ない、それによって、ソース・ドレイン領域３４、
Ｐ型共通電極３５および外部ベース領域４６を形成す
る。その後、レジスト３３を除去する。Referring to FIG. 19, a part of active region A 1
Part of the active region A 2, to form a resist pattern 33 as a graph having an opening over a portion of the active region A 3 on the silicon substrate 1. Referring to FIGS. 19 and 20, boron ions are implanted using resist pattern 33 as a mask, whereby source / drain region 34,
A P-type common electrode 35 and an external base region 46 are formed. After that, the resist 33 is removed.
【００２２】図２１を参照して、シリコン基板１の上
に、膜厚２００ｎｍのＴＥＯＳ膜３６を堆積する。リソ
グラフィー技術を用いて、ＴＥＯＳ膜３６中に、活性領
域Ａ3中の、ベース領域２０を露出させるための開口部
３６ａを形成する。図２２を参照して、開口部３６ａを
埋めるように、シリコン基板１の全面にポリシリコン３
７を堆積する。ポリシリコン３７中に、Ａｓのイオン注
入を行なう。Ａｓをポリシリコン３７中にイオン注入す
ることによって、ベース領域２０の表面にエミッタ領域
４８が形成される。Referring to FIG. 21, a 200 nm-thick TEOS film 36 is deposited on silicon substrate 1. By lithography, in the TEOS film 36 to form an opening 36a for exposing the active region A 3, the base region 20. Referring to FIG. 22, polysilicon 3 is formed on the entire surface of silicon substrate 1 so as to fill opening 36a.
7 is deposited. As ions are implanted into the polysilicon 37. By implanting As into the polysilicon 37, an emitter region 48 is formed on the surface of the base region 20.
【００２３】図２２と図２３を参照して、ポリシリコン
３７をパターニングすることによって、エミッタ電極３
８を形成する。ゲート電極２４、ベース電極２５および
エミッタ電極３８を覆うように、シリコン基板１の上に
保護絶縁膜３９を形成する。保護絶縁膜３９中に、ＮＭ
ＯＳ、ＰＭＯＳおよびバイポーラトランジスタに電極配
線を接続するためのコンタクトホールを形成する。コン
タクトホールを通って、ＮＭＯＳ、ＰＭＯＳおよびバイ
ポーラトランジスタに、電極配線４０を電気的に接続す
る。Referring to FIGS. 22 and 23, by patterning polysilicon 37, emitter electrode 3 is formed.
8 is formed. A protective insulating film 39 is formed on the silicon substrate 1 so as to cover the gate electrode 24, the base electrode 25, and the emitter electrode. In the protective insulating film 39, NM
A contact hole for connecting an electrode wiring to the OS, the PMOS, and the bipolar transistor is formed. The electrode wiring 40 is electrically connected to the NMOS, PMOS and bipolar transistors through the contact holes.
【００２４】[0024]
【発明が解決しようとする課題】従来のＢｉ−ＣＭＯＳ
デバイスは、上述のような方法で形成されていたので、
図１５と図１６を参照して、ＴＥＯＳ膜２９をエッチン
グし、それによって、ゲート電極２４，２５の側壁にサ
イドウォールスペーサ２９ａ，２９ｂを形成する際、バ
イポーラトランジスタを形成する領域Ａ3 ，Ａ4 が反応
性イオンエッチングにさらされ、活性領域Ａ3 ，Ａ4 に
ダメージが入るという問題点があった。SUMMARY OF THE INVENTION Conventional Bi-CMOS
Since the device was formed in the manner described above,
Referring to FIGS. 15 and 16, when TEOS film 29 is etched to form sidewall spacers 29a and 29b on the side walls of gate electrodes 24 and 25, regions A 3 and A 4 where bipolar transistors are to be formed are formed. Is exposed to the reactive ion etching, and the active regions A 3 and A 4 are damaged.
【００２５】その結果、図２４を参照して、ベース電流
（ＩB ）が、低ＶBE（ベース−エミッタ間電圧）側で、
大きくなるという問題点があった（点線（２）を参
照）。なお、図２４においては、本発明の場合を比較し
て描かれている（曲線（１）参照）。As a result, referring to FIG. 24, when the base current (I B ) is low V BE (base-emitter voltage) side,
There was a problem that it became large (see the dotted line (2)). In FIG. 24, the comparison is made with the case of the present invention (see curve (1)).
【００２６】バイポーラトランジスタにおいて、電流増
幅率ｈFEは次の式で表される。 ｈFE＝ＩC ／ＩB バイポーラトランジスタにおいて、電流増幅率（ｈFE）
は大きいのが望ましいが、図２４のように、ベース電流
が低ＶBE側で大きくなると、電流増幅率が小さくなり、
ひいてはバイポーラトランジスタの特性が劣化するとい
う問題があった。In a bipolar transistor, the current amplification factor h FE is expressed by the following equation. In h FE = I C / I B bipolar transistor, the current amplification factor (h FE)
Is preferably large, but as shown in FIG. 24, when the base current increases on the low V BE side, the current amplification factor decreases,
As a result, there is a problem that the characteristics of the bipolar transistor deteriorate.
【００２７】この発明は、上記のような問題点を解決す
るためになされたもので、バイポーラトランジスタの特
性が劣化しないＢｉ−ＣＭＯＳの製造方法を提供するこ
とを目的とする。The present invention has been made to solve the above problems, and has as its object to provide a method of manufacturing a Bi-CMOS in which characteristics of a bipolar transistor are not deteriorated.
【００２８】この発明の他の目的は、バイポーラトラン
ジスタの特性が劣化しない、抵抗を備えたＢｉ−ＣＭＯ
Ｓの製造方法を提供することにある。Another object of the present invention is to provide a Bi-CMO having a resistance without deteriorating the characteristics of a bipolar transistor.
An object of the present invention is to provide a method for manufacturing S.
【００２９】この発明のさらに他の目的は、バイポーラ
トランジスタの特性が劣化しない、薄膜トランジスタを
備えたＢｉ−ＣＭＯＳの製造方法を提供することにあ
る。Still another object of the present invention is to provide a method of manufacturing a Bi-CMOS including a thin film transistor, in which characteristics of the bipolar transistor are not deteriorated.
【００３０】[0030]
【００３１】[0031]
【００３２】[0032]
【００３３】[0033]
【００３４】[0034]
【００３５】[0035]
【００３６】[0036]
【００３７】[0037]
【００３８】[0038]
【００３９】[0039]
【００４０】[0040]
【課題を解決するための手段】この発明の第１の局面に
従う半導体装置の製造方法は、バイポーラトランジスタ
と電界効果トランジスタとが同一の半導体基板の上に形
成された半導体装置に係る。上記電界効果トランジスタ
を形成する領域に、第１の多結晶シリコン膜を形成し、
その上に酸化膜を形成する。上記バイポーラトランジス
タを形成する領域に、外部ベース電極、真性ベース領
域、コレクタ引出し部およびエミッタ領域を形成する。
上記酸化膜で上記第１の多結晶シリコン膜を保護しなが
ら、上記外部ベース電極の側壁にサイドウォールスペー
サを形成する。上記酸化膜を除去し、上記第１の多結晶
シリコン膜を露出させる。上記第１の多結晶シリコン膜
を被覆するように第２の多結晶シリコン膜を上記半導体
基板の上に形成する。上記第１および第２の多結晶シリ
コン膜をパターニングすることにより、上記電界効果ト
ランジスタを形成する領域に上記電界効果トランジスタ
のゲート電極を形成し、上記バイポーラトランジスタを
形成する領域に上記エミッタ領域に接続されるエミッタ
電極を形成する。上記ゲート電極をマスクにして、上記
半導体基板の表面に低濃度の不純物イオンを注入し、上
記半導体基板の主表面中であって、上記ゲート電極の両
側にソース・ドレインの低濃度不純物領域を形成する。
上記エミッタ電極を形成した後、上記ゲート電極の側壁
にサイドウォールスペーサを形成する。上記サイドウォ
ールスペーサをマスクにして、上記半導体基板の表面に
高濃度の不純物イオンを注入し、それによって、上記半
導体基板の表面中であって、上記ゲート電極の両側にソ
ース・ドレインの高濃度不純物領域を形成する。上記ゲ
ート電極、上記外部ベース電極および上記エミッタ電極
を覆うように、上記半導体基板の上に保護絶縁膜を形成
する。上記保護絶縁膜中に、上記バイポーラトランジス
タおよび上記電界効果トランジスタに電極配線を接続す
るためのコンタクトホールを形成する。上記コンタクト
ホールを通って、上記電界効果トランジスタおよび上記
バイポーラトランジスタに電気的に接続される電極配線
を形成する。A method of manufacturing a semiconductor device according to a first aspect of the present invention relates to a semiconductor device in which a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate. Forming a first polycrystalline silicon film in a region where the field effect transistor is to be formed;
An oxide film is formed thereon. An external base electrode, an intrinsic base region, a collector lead portion, and an emitter region are formed in a region where the bipolar transistor is formed.
A sidewall spacer is formed on a side wall of the external base electrode while protecting the first polycrystalline silicon film with the oxide film. The oxide film is removed to expose the first polycrystalline silicon film. A second polycrystalline silicon film is formed on the semiconductor substrate so as to cover the first polycrystalline silicon film. By patterning the first and second polycrystalline silicon films, a gate electrode of the field effect transistor is formed in a region where the field effect transistor is formed, and connected to the emitter region in a region where the bipolar transistor is formed. The emitter electrode to be formed is formed. Using the gate electrode as a mask, low-concentration impurity ions are implanted into the surface of the semiconductor substrate to form source / drain low-concentration impurity regions in the main surface of the semiconductor substrate and on both sides of the gate electrode. I do.
After forming the emitter electrode, a sidewall spacer is formed on a side wall of the gate electrode. Using the sidewall spacers as a mask, high-concentration impurity ions are implanted into the surface of the semiconductor substrate, thereby forming high-concentration impurity ions of source and drain on the surface of the semiconductor substrate and on both sides of the gate electrode. Form an area. A protective insulating film is formed on the semiconductor substrate so as to cover the gate electrode, the external base electrode, and the emitter electrode. A contact hole for connecting an electrode wiring to the bipolar transistor and the field effect transistor is formed in the protective insulating film. An electrode wiring electrically connected to the field effect transistor and the bipolar transistor is formed through the contact hole.
【００４１】この発明の第２の局面に従う半導体装置の
製造方法は、バイポーラトランジスタと電界効果トラン
ジスタとが同一半導体基板の上に形成された半導体装置
の製造方法に係る。上記電界効果トランジスタを形成す
る領域にのみ、ゲート絶縁膜、第１導電体膜および第１
の絶縁膜を順次形成する。上記バイポーラトランジスタ
を形成する領域に、第２の絶縁膜がその上に形成された
外部ベース電極を形成する。上記バイポーラトランジス
タを形成する領域に、外部ベース領域と真性ベース領域
を形成する。上記第１の絶縁膜で上記第１導電体膜を保
護しながら、上記外部ベース電極の側壁に、上記第２の
絶縁膜と接続されるように第１のサイドウォールスペー
サを形成する。上記第１導電体膜の上の上記第１の絶縁
膜を除去する。上記真性ベース領域に接触し、かつ上記
第１導電体膜に接触するように、上記半導体基板の上に
第２導電体膜を形成する。上記第２導電体膜を、上記第
１導電体膜とともにパターニングすることにより、上記
バイポーラトランジスタを形成する領域に、エミッタ電
極を形成し、かつ上記電界効果トランジスタを形成する
領域に、ゲート電極を形成する。上記ゲート電極を覆う
ように、上記半導体基板の上全面に第３の絶縁膜を形成
する。上記第３の絶縁膜を選択的にエッチングし、それ
によって上記ゲート電極の側壁に第２のサイドウォール
スペーサを形成する。上記ゲート電極、上記外部ベース
電極および上記エミッタ電極を覆うように、上記半導体
基板の上に保護絶縁膜を形成する。上記保護絶縁膜中に
上記バイポーラトランジスタおよび上記電界効果トラン
ジスタに電極配線を接続するためのコンタクトホールを
形成する。上記コンタクトホールを通って、上記電界効
果トランジスタおよび上記バイポーラトランジスタに電
気的に接続される電極配線を形成する。A method for manufacturing a semiconductor device according to a second aspect of the present invention relates to a method for manufacturing a semiconductor device in which a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate. The gate insulating film, the first conductor film and the first conductive film are formed only in the region where the field effect transistor is formed.
Are sequentially formed. An external base electrode having a second insulating film formed thereon is formed in a region where the bipolar transistor is to be formed. An external base region and an intrinsic base region are formed in a region where the bipolar transistor is formed. While protecting the first conductive film with the first insulating film, a first sidewall spacer is formed on a side wall of the external base electrode so as to be connected to the second insulating film. The first insulating film on the first conductor film is removed. A second conductor film is formed on the semiconductor substrate so as to contact the intrinsic base region and the first conductor film. By patterning the second conductor film together with the first conductor film, an emitter electrode is formed in a region where the bipolar transistor is formed, and a gate electrode is formed in a region where the field effect transistor is formed. I do. A third insulating film is formed on the entire surface of the semiconductor substrate so as to cover the gate electrode. The third insulating film is selectively etched, thereby forming a second sidewall spacer on a side wall of the gate electrode. A protective insulating film is formed on the semiconductor substrate so as to cover the gate electrode, the external base electrode, and the emitter electrode. A contact hole for connecting an electrode wiring to the bipolar transistor and the field effect transistor is formed in the protective insulating film. An electrode wiring electrically connected to the field effect transistor and the bipolar transistor is formed through the contact hole.
【００４２】この発明の第３の局面に従う半導体装置の
製造方法は、バイポーラトランジスタと電界効果トラン
ジスタとが同一半導体基板の上に形成された半導体装置
の製造方法に係るものである。上記電界効果トランジス
タを形成する領域にのみ、ゲート絶縁膜、ワードライン
膜および第１の絶縁膜を順次形成する。上記バイポーラ
トランジスタを形成する領域に、第２の絶縁膜がその上
に形成された外部ベース電極を形成する。上記バイポー
ラトランジスタを形成する領域に、外部ベース領域と真
性ベース領域を形成する。上記外部ベース電極の側壁
に、上記第２の絶縁膜と接続されるように第１のサイド
ウォールスペーサを形成する。上記ワードライン膜上の
前記第１の絶縁膜を除去する。上記真性ベース領域に接
触し、かつ上記ワードライン膜に接触するように、上記
半導体基板の上に導電体膜を形成する。上記導電体膜を
上記第２の絶縁膜の表面に露出するまでエッチングし、
上記バイポーラトランジスタを形成する領域にエミッタ
電極を形成するとともに、上記ワードライン膜の上にゲ
ート電極の上部分を形成する。上記ゲート電極の上部分
をマスクにして、上記半導体基板の表面に低濃度の不純
物イオンを注入し、上記半導体基板の主表面中におい
て、上記ゲート電極の両側にソース・ドレインの低濃度
不純物領域を形成する。上記ゲート電極の上部分の側壁
に、第２のサイドウォールスペーサを形成する。上記第
２のサイドウォールスペーサをマスクにして、上記ワー
ドライン膜をエッチングすることにより、上記ソース・
ドレインの低濃度不純物領域とオーバーラップする、ゲ
ート電極の下部分を形成する。上記第２のサイドウォー
ルスペーサをマスクにして、上記半導体基板の表面に高
濃度の不純物イオンを注入し、それによって、上記半導
体基板の表面中であって上記ゲート電極の両側にソース
・ドレインの高濃度不純物領域を形成する。上記ゲート
電極、上記外部ベース電極および上記エミッタ電極を覆
うように、上記半導体基板の上に保護絶縁膜を形成す
る。上記保護絶縁膜中に、上記バイポーラトランジスタ
および上記電界効果トランジスタに電極配線を接続する
ためのコンタクトホールを形成する。上記コンタクトホ
ールを通って、前記電界効果トランジスタおよび上記バ
イポーラトランジスタに電気的に接続される電極配線を
形成する。この発明の第４の局面に従う製造方法は、バ
イポーラトランジスタと電界効果トランジスタとが同一
半導体基板の上に形成された半導体装置の製造方法に係
るものである。上記電界効果トランジスタを形成する領
域にのみ、ゲート絶縁膜、ワードライン膜および第１の
絶縁膜を順次形成する。上記バイポーラトランジスタを
形成する領域に、第２の絶縁膜がその上に形成された外
部ベース電極を形成する。上記バイポーラトランジスタ
を形成する領域に、外部ベース領域と真性ベース領域を
形成する。上記外部ベース電極の側壁に、上記第２の絶
縁膜と接続されるように第１のサイドウォールスペーサ
を形成する。上記ワードライン膜の上の上記第１の絶縁
膜を除去する。上記真性ベース領域に接触し、かつ上記
ワードライン膜に接触するように、上記半導体基板の上
に導電体膜を形成する。上記導電体膜を上記第２の絶縁
膜の表面が露出するまでエッチングし、それによって、
上記バイポーラトランジスタを形成する領域にエミッタ
電極を形成するとともに、上記ワードライン膜の上に、
ゲート電極の上部分を形成する。上記外部ベース電極の
上の上記第２の絶縁膜を除去し、該外部ベース電極の表
面を露出させる。上記ゲート電極の上部分をマスクにし
て、上記半導体基板の表面に低濃度の不純物イオンを注
入し、上記半導体基板の表面中であって、上記ゲート電
極の両側にソース・ドレインの低濃度不純物領域を形成
する。上記ゲート電極の上部分の側壁に第２のサイドウ
ォールスペーサを形成する。上記第２のサイドウォール
スペーサをマスクにして、上記ワードライン膜をエッチ
ングすることにより、上記ソース・ドレインの低濃度領
域とオーバーラップする、ゲート電極の下部分を形成す
る。上記第２のサイドウォールスペーサをマスクにし
て、上記半導体基板の表面に高濃度の不純物イオンを注
入し、それによって、上記半導体基板の表面中であっ
て、上記ゲート電極の両側にソース・ドレインの高濃度
不純物領域を形成する。上記ソース・ドレインの高濃度
不純物領域の表面および上記外部ベース電極の表面をシ
リサイド化する。上記ゲート電極、上記外部ベース電極
および上記エミッタ電極を覆うように、上記半導体基板
の上に保護絶縁膜を形成する。上記保護絶縁膜中に、上
記バイポーラトランジスタおよび上記電界効果トランジ
スタに電極配線を接続するためのコンタクトホールを形
成する。上記コンタクトホールを通って、上記電界効果
トランジスタおよび上記バイポーラトランジスタに電気
的に接続される電極配線を形成する。A method for manufacturing a semiconductor device according to a third aspect of the present invention relates to a method for manufacturing a semiconductor device in which a bipolar transistor and a field-effect transistor are formed on the same semiconductor substrate. A gate insulating film, a word line film, and a first insulating film are sequentially formed only in a region where the field effect transistor is to be formed. An external base electrode having a second insulating film formed thereon is formed in a region where the bipolar transistor is to be formed. An external base region and an intrinsic base region are formed in a region where the bipolar transistor is formed. A first sidewall spacer is formed on a side wall of the external base electrode so as to be connected to the second insulating film. Removing the first insulating film on the word line film; A conductive film is formed on the semiconductor substrate so as to be in contact with the intrinsic base region and the word line film. Etching the conductor film until it is exposed on the surface of the second insulating film,
An emitter electrode is formed in a region where the bipolar transistor is to be formed, and an upper portion of the gate electrode is formed on the word line film. Using the upper portion of the gate electrode as a mask, low-concentration impurity ions are implanted into the surface of the semiconductor substrate, and low-concentration impurity regions of source and drain are formed on both sides of the gate electrode in the main surface of the semiconductor substrate. Form. A second sidewall spacer is formed on a sidewall of the upper portion of the gate electrode. The source line is etched by etching the word line film using the second sidewall spacer as a mask.
A lower portion of the gate electrode overlapping with the low concentration impurity region of the drain is formed. Using the second sidewall spacer as a mask, high-concentration impurity ions are implanted into the surface of the semiconductor substrate, thereby forming a high source / drain region on the surface of the semiconductor substrate and on both sides of the gate electrode. A concentration impurity region is formed. A protective insulating film is formed on the semiconductor substrate so as to cover the gate electrode, the external base electrode, and the emitter electrode. A contact hole for connecting an electrode wiring to the bipolar transistor and the field effect transistor is formed in the protective insulating film. An electrode wiring electrically connected to the field effect transistor and the bipolar transistor is formed through the contact hole. A manufacturing method according to a fourth aspect of the present invention relates to a method for manufacturing a semiconductor device in which a bipolar transistor and a field-effect transistor are formed on the same semiconductor substrate. A gate insulating film, a word line film, and a first insulating film are sequentially formed only in a region where the field effect transistor is to be formed. An external base electrode having a second insulating film formed thereon is formed in a region where the bipolar transistor is to be formed. An external base region and an intrinsic base region are formed in a region where the bipolar transistor is formed. A first sidewall spacer is formed on a side wall of the external base electrode so as to be connected to the second insulating film. The first insulating film on the word line film is removed. A conductive film is formed on the semiconductor substrate so as to be in contact with the intrinsic base region and the word line film. Etching the conductor film until the surface of the second insulating film is exposed,
An emitter electrode is formed in a region where the bipolar transistor is formed, and on the word line film,
An upper portion of the gate electrode is formed. The second insulating film on the external base electrode is removed to expose a surface of the external base electrode. Using the upper portion of the gate electrode as a mask, low-concentration impurity ions are implanted into the surface of the semiconductor substrate, and the source / drain low-concentration impurity regions are provided on the surface of the semiconductor substrate and on both sides of the gate electrode. To form A second sidewall spacer is formed on a sidewall of the upper portion of the gate electrode. By etching the word line film using the second sidewall spacer as a mask, a lower portion of the gate electrode overlapping the low concentration region of the source / drain is formed. Using the second sidewall spacer as a mask, high-concentration impurity ions are implanted into the surface of the semiconductor substrate, thereby forming source / drain regions on the surface of the semiconductor substrate and on both sides of the gate electrode. A high concentration impurity region is formed. The surface of the source / drain high-concentration impurity region and the surface of the external base electrode are silicided. A protective insulating film is formed on the semiconductor substrate so as to cover the gate electrode, the external base electrode, and the emitter electrode. A contact hole for connecting an electrode wiring to the bipolar transistor and the field effect transistor is formed in the protective insulating film. An electrode wiring electrically connected to the field effect transistor and the bipolar transistor is formed through the contact hole.
【００４３】この発明の第５の局面に従う製造方法は、
バイポーラトランジスタと電界効果トランジスタとが同
一半導体基板の上に形成された半導体装置の製造方法に
係るものである。上記電界効果トランジスタを形成する
領域にのみ、ゲート絶縁膜、ワードライン膜および第１
の絶縁膜を順次形成する。上記バイポーラトランジスタ
を形成する領域に、その上にタングステンシリサイド膜
および第２の絶縁膜が順次積層された外部ベース電極を
形成する。上記バイポーラトランジスタを形成する領域
に、外部ベース領域と真性ベース領域を形成する。上記
外部ベース電極の側壁に、上記第２の絶縁膜と接続され
るように第１のサイドウォールスペーサを形成する。上
記ワードライン膜の上の上記第１の絶縁膜を除去する。
上記真性ベース領域に接触し、かつ、上記ワードライン
膜に接触するように、上記半導体基板の上に導電体膜を
形成する。上記導電体膜を上記第２の絶縁膜表面が露出
するまでエッチングし、上記バイポーラトランジスタを
形成する領域にエミッタ電極を形成するとともに、上記
ワードライン膜の上にゲート電極の上部分を形成する。
上記ゲート電極の上部分をマスクにして、上記半導体基
板の表面に低濃度の不純物イオンを注入し、上記半導体
基板の表面中であって、上記ゲート電極の両側にソース
・ドレインの低濃度不純物領域を形成する。上記ゲート
電極の上部分の側壁に、第２のサイドウォールスペーサ
を形成する。上記第２のサイドウォールスペーサをマス
クにして、上記ワードライン膜をエッチングすることに
より、上記ソース・ドレインの低濃度不純物領域とオー
バラップする、ゲート電極の下部分を形成する。上記第
２のサイドウォールスペーサをマスクにして、上記半導
体基板の表面に高濃度の不純物イオンを注入し、それに
よって上記半導体基板の表面中であって、上記ゲート電
極の両側にソース・ドレインの高濃度不純物領域を形成
する。上記ゲート電極、上記外部ベース電極および上記
エミッタ電極を覆うように、上記半導体基板の上に保護
絶縁膜を形成する。上記保護絶縁膜中に、上記バイポー
ラトランジスタおよび上記電界効果トランジスタに電極
配線を接続するためのコンタクトホールを形成する。上
記コンタクトホールを通って、上記電界効果トランジス
タおよび上記バイポーラトランジスタに電気的に接続さ
れる電極配線を形成する。The manufacturing method according to the fifth aspect of the present invention comprises:
The present invention relates to a method for manufacturing a semiconductor device in which a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate. The gate insulating film, the word line film, and the first
Are sequentially formed. An external base electrode in which a tungsten silicide film and a second insulating film are sequentially stacked is formed in a region where the bipolar transistor is to be formed. An external base region and an intrinsic base region are formed in a region where the bipolar transistor is formed. A first sidewall spacer is formed on a side wall of the external base electrode so as to be connected to the second insulating film. The first insulating film on the word line film is removed.
A conductive film is formed on the semiconductor substrate so as to contact the intrinsic base region and the word line film. The conductor film is etched until the surface of the second insulating film is exposed, an emitter electrode is formed in a region where the bipolar transistor is formed, and an upper portion of a gate electrode is formed on the word line film.
Using the upper portion of the gate electrode as a mask, low-concentration impurity ions are implanted into the surface of the semiconductor substrate, and the source / drain low-concentration impurity regions are provided on the surface of the semiconductor substrate and on both sides of the gate electrode. To form A second sidewall spacer is formed on a sidewall of the upper portion of the gate electrode. By etching the word line film using the second sidewall spacer as a mask, a lower portion of the gate electrode overlapping with the low concentration impurity regions of the source and drain is formed. Using the second sidewall spacer as a mask, high-concentration impurity ions are implanted into the surface of the semiconductor substrate, thereby forming a high source / drain region on the surface of the semiconductor substrate and on both sides of the gate electrode. A concentration impurity region is formed. A protective insulating film is formed on the semiconductor substrate so as to cover the gate electrode, the external base electrode, and the emitter electrode. A contact hole for connecting an electrode wiring to the bipolar transistor and the field effect transistor is formed in the protective insulating film. An electrode wiring electrically connected to the field effect transistor and the bipolar transistor is formed through the contact hole.
【００４４】この発明の第６の局面に従う方法は、バイ
ポーラトランジスタと、電界効果トランジスタが同一半
導体基板の上に、フィールド酸化膜で互いに分離されて
形成され、かつ上記フィールド酸化膜の上にポリシリコ
ン抵抗が形成された、半導体装置の製造方法に係る。上
記電界効果トランジスタを形成する領域にのみ、ゲート
絶縁膜、ワードライン膜および第１の絶縁膜を順次形成
する。上記フィールド酸化膜の上にポリシリコン抵抗を
形成し、かつ上記バイポーラトランジスタを形成する領
域に外部ベース電極を形成する。上記バイポーラトラン
ジスタを形成する領域に外部ベース領域と真性ベース領
域を形成する。上記外部ベース電極の側壁に第１のサイ
ドウォールスペーサを形成する。上記バイポーラトラン
ジスタを形成する領域にエミッタ電極を形成する。上記
ワードライン膜の上の上記第１の絶縁膜を除去する。上
記真性ベース領域に接触し、かつ上記ワードライン膜を
覆うように上記半導体基板の上に導電体膜を形成する。
上記導電体膜を上記ワードライン膜とともにパターニン
グすることにより、上記バイポーラトランジスタを形成
する領域にエミッタ電極を形成し、かつ上記電界効果ト
ランジスタを形成する領域にゲート電極を形成する。上
記ゲート電極をマスクにして、上記半導体基板の表面に
低濃度の不純物イオンを注入し、上記半導体基板の表面
中であって、上記ゲート電極の両側にソース・ドレイン
の低濃度不純物領域を形成する。上記ゲート電極の側壁
にサイドウォールスペーサを形成する。上記サイドウォ
ールスペーサをマスクにして、上記半導体基板の表面に
高濃度の不純物イオンを注入し、上記半導体基板の表面
中であって、上記ゲート電極の両側にソース・ドレイン
の高濃度不純物領域を形成する。上記ゲート電極、上記
ポリシリコン抵抗および上記エミッタ電極を覆うよう
に、上記半導体基板の上に保護絶縁膜を形成する。上記
保護絶縁膜中に、上記バイポーラトランジスタおよび上
記電界効果トランジスタに電極配線を接続するためのコ
ンタクトホールを形成する。上記コンタクトホールを通
って、上記電界効果トランジスタおよび上記バイポーラ
トランジスタに電気的に接続される電極配線を形成す
る。A method according to a sixth aspect of the present invention is the method according to the sixth aspect, wherein the bipolar transistor and the field-effect transistor are formed on the same semiconductor substrate and separated from each other by a field oxide film, and the polysilicon is formed on the field oxide film. The present invention relates to a method for manufacturing a semiconductor device in which a resistor is formed. A gate insulating film, a word line film, and a first insulating film are sequentially formed only in a region where the field effect transistor is to be formed. A polysilicon resistor is formed on the field oxide film, and an external base electrode is formed in a region where the bipolar transistor is formed. An external base region and an intrinsic base region are formed in a region where the bipolar transistor is formed. A first sidewall spacer is formed on a side wall of the external base electrode. An emitter electrode is formed in a region where the bipolar transistor is formed. The first insulating film on the word line film is removed. A conductor film is formed on the semiconductor substrate so as to contact the intrinsic base region and cover the word line film.
By patterning the conductor film together with the word line film, an emitter electrode is formed in a region where the bipolar transistor is formed, and a gate electrode is formed in a region where the field effect transistor is formed. Using the gate electrode as a mask, low-concentration impurity ions are implanted into the surface of the semiconductor substrate to form low-concentration source / drain impurity regions in the surface of the semiconductor substrate and on both sides of the gate electrode. . A sidewall spacer is formed on a side wall of the gate electrode. Using the sidewall spacers as a mask, high-concentration impurity ions are implanted into the surface of the semiconductor substrate to form high-concentration source / drain impurity regions in the surface of the semiconductor substrate and on both sides of the gate electrode. I do. A protective insulating film is formed on the semiconductor substrate so as to cover the gate electrode, the polysilicon resistor, and the emitter electrode. A contact hole for connecting an electrode wiring to the bipolar transistor and the field effect transistor is formed in the protective insulating film. An electrode wiring electrically connected to the field effect transistor and the bipolar transistor is formed through the contact hole.
【００４５】本発明の第７の局面に従う方法は、バイポ
ーラトランジスタと電界効果トランジスタとが同一半導
体基板の上に、フィールド酸化膜で互いに分離されて形
成され、かつ、上記フィールド酸化膜の上に薄膜トラン
ジスタが形成された半導体装置の製造方法に係るもので
ある。上記電界効果トランジスタを形成する領域にの
み、ゲート絶縁膜、ワードライン膜および第１の絶縁膜
を順次形成する。上記フィールド酸化膜の上に上記薄膜
トランジスタの下部電極を形成する。上記バイポーラト
ランジスタを形成する領域に、外部ベース電極、外部ベ
ース領域、真性ベース領域、コレクタ引出部およびエミ
ッタ領域を形成する。上記下部電極の外表面を酸化膜で
被覆する。上記ワードライン膜の上の上記第１の絶縁膜
を除去する。上記真性ベース領域および上記コレクタ引
出部に接触するように、かつ上記酸化膜を介在させて上
記下部電極を覆うように、さらに上記ワードライン膜に
接触するように、上記半導体基板の上に導電体膜を形成
する。上記半導電体膜を上記ワードライン膜とともにパ
ターニングすることにより、上記バイポーラトランジス
タを形成する領域にエミッタ電極を形成し、上記下部電
極の上に上記薄膜トランジスタの上部電極を形成し、さ
らに、上記電界効果トランジスタを形成する領域にゲー
ト電極を形成する。上記ゲート電極をマスクにして、上
記半導体基板の表面に低濃度の不純物イオンを注入し、
上記半導体基板の表面中であって、上記ゲート電極の両
側にソース・ドレインの低濃度不純物領域を形成する。
上記ゲート電極の側壁にサイドウォールスペーサを形成
する。上記サイドウォールスペーサをマスクにして、上
記半導体基板の表面に高濃度の不純物イオンを注入し、
上記半導体基板の表面中であって、上記ゲート電極の両
側にソース・ドレインの高濃度不純物領域を形成する。
上記ゲート電極、上記薄膜トランジスタの上部電極、上
記外部ベース電極および上記エミッタ電極を覆うよう
に、上記半導体基板の上に保護絶縁膜を形成する。上記
保護絶縁膜中に上記バイポーラトランジスタおよび上記
電界効果トランジスタに電極配線を接続するためのコン
タクトホールを形成する。上記コンタクトホールを通っ
て、上記電界効果トランジスタおよび上記バイポーラト
ランジスタに電気的に接続される電極配線を形成する。A method according to a seventh aspect of the present invention is the method according to the seventh aspect, wherein the bipolar transistor and the field effect transistor are formed on the same semiconductor substrate and separated from each other by a field oxide film, and the thin film transistor is formed on the field oxide film. The present invention relates to a method for manufacturing a semiconductor device in which is formed. A gate insulating film, a word line film, and a first insulating film are sequentially formed only in a region where the field effect transistor is to be formed. A lower electrode of the thin film transistor is formed on the field oxide film. An external base electrode, an external base region, an intrinsic base region, a collector lead portion, and an emitter region are formed in a region where the bipolar transistor is formed. The outer surface of the lower electrode is covered with an oxide film. The first insulating film on the word line film is removed. A conductor is placed on the semiconductor substrate so as to be in contact with the intrinsic base region and the collector lead portion, to cover the lower electrode with the oxide film interposed, and to be in contact with the word line film. Form a film. By patterning the semiconducting film together with the word line film, an emitter electrode is formed in a region where the bipolar transistor is formed, an upper electrode of the thin film transistor is formed on the lower electrode, A gate electrode is formed in a region where a transistor is formed. Using the gate electrode as a mask, low-concentration impurity ions are implanted into the surface of the semiconductor substrate,
Source / drain low-concentration impurity regions are formed in the surface of the semiconductor substrate on both sides of the gate electrode.
A sidewall spacer is formed on a side wall of the gate electrode. Using the sidewall spacers as a mask, high-concentration impurity ions are implanted into the surface of the semiconductor substrate,
Source / drain high concentration impurity regions are formed in the surface of the semiconductor substrate and on both sides of the gate electrode.
A protective insulating film is formed on the semiconductor substrate so as to cover the gate electrode, the upper electrode of the thin film transistor, the external base electrode, and the emitter electrode. A contact hole for connecting an electrode wiring to the bipolar transistor and the field effect transistor is formed in the protective insulating film. An electrode wiring electrically connected to the field effect transistor and the bipolar transistor is formed through the contact hole.
【００４６】[0046]
【００４７】[0047]
【作用】この発明の第１および第２の局面に従う半導体
装置の製造方法によれば、ゲート電極の側壁に反応性イ
オンエッチングによってサイドウォールスペーサを形成
するとき、バイポーラトランジスタの動作する部分は、
外部ベース電極およびエミッタ電極によって保護されて
いるため、その表面は反応性イオンエッチングにさらさ
れない。また、この発明の第２の局面に従う半導体装置
の製造方法によれば、酸化膜で第１の多結晶シリコン膜
を保護しながら、外部ベース電極の側壁にサイドウォー
ルスペーサを形成するので、ＭＯＳ領域の半導体基板は
損傷を受けない。さらに、この発明の第３の局面に従う
半導体装置の製造方法によれば、第１の絶縁膜で第１導
電体膜を保護しながら、外部ベース電極の側壁に、サイ
ドウォールスペーサを形成するので、ＭＯＳ領域の半導
体基板は損傷を受けない。According to the method of manufacturing a semiconductor device according to the first and second aspects of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the operating portion of the bipolar transistor is:
Because it is protected by the external base and emitter electrodes, its surface is not exposed to reactive ion etching. According to the method of manufacturing a semiconductor device according to the second aspect of the present invention, the sidewall spacer is formed on the side wall of the external base electrode while protecting the first polycrystalline silicon film with the oxide film. Semiconductor substrate is not damaged. Further, according to the method of manufacturing a semiconductor device according to the third aspect of the present invention, the sidewall spacer is formed on the side wall of the external base electrode while protecting the first conductor film with the first insulating film. The semiconductor substrate in the MOS region is not damaged.
【００４８】この発明の第３の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は、反応性イオンエッチングにさらされな
い。さらに、ソース・ドレイン領域とゲート電極がオー
バーラップした電界効果トランジスタ、を備えたＢｉ−
ＣＭＯＳが得られる。According to the method of manufacturing a semiconductor device according to the third aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the operating portion of the bipolar transistor includes the external base electrode and Because it is protected by the emitter electrode, its surface is not exposed to reactive ion etching. Further, a Bi-type transistor including a field-effect transistor having a source / drain region and a gate electrode overlapping with each other.
A CMOS is obtained.
【００４９】この発明の第４の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
きに、バイポーラトランジスタの動作する部分は、外部
ベース電極およびエミッタ電極によって保護されている
ため、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、ソース・ドレ
イン領域とゲート電極がオーバーラップした電界効果ト
ランジスタを備える、Ｂｉ−ＣＭＯＳが得られる。さら
に、ソース・ドレイン高濃度不純物領域の表面および外
部ベース電極の表面をシリサイド化するので、低抵抗の
Ｂｉ−ＣＭＯＳが得られる。According to the method of manufacturing a semiconductor device according to the fourth aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the portion where the bipolar transistor operates is the external base electrode. And because it is protected by the emitter electrode, its surface is not exposed to reactive ion etching. As a result, a Bi-CMOS without deterioration of the characteristics of the bipolar transistor can be obtained. Further, a Bi-CMOS including a field-effect transistor having a source / drain region and a gate electrode overlapping with each other can be obtained. Furthermore, since the surfaces of the source / drain high-concentration impurity regions and the surface of the external base electrode are silicided, a low-resistance Bi-CMOS can be obtained.
【００５０】この発明の第５の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、外部ベース電
極の上にタングステンシリサイドが形成されるので、低
抵抗のＢｉ−ＣＭＯＳとなる。According to the method of manufacturing a semiconductor device according to the fifth aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the portion where the bipolar transistor operates is formed of the external base electrode and Because it is protected by the emitter electrode, its surface is not exposed to reactive ion etching. As a result, a Bi-CMOS without deterioration of the characteristics of the bipolar transistor can be obtained. Furthermore, since tungsten silicide is formed on the external base electrode, a low-resistance Bi-CMOS is obtained.
【００５１】この発明の第６の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ＝ＣＭＯＳが得られる。さらに、この方法によ
ると、フィールド酸化膜の上にポリシリコン抵抗が形成
されるので、ポリシリコン抵抗を備えたＢｉ−ＣＭＯＳ
が得られる。According to the method of manufacturing a semiconductor device according to the sixth aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the portion where the bipolar transistor operates is formed of the external base electrode and Because it is protected by the emitter electrode, its surface is not exposed to reactive ion etching. As a result, Bi = CMOS without deterioration of the characteristics of the bipolar transistor can be obtained. Further, according to this method, since a polysilicon resistor is formed on the field oxide film, the Bi-CMOS having the polysilicon resistor is formed.
Is obtained.
【００５２】この発明の第７の局面に従う半導体装置
の製造方法によれば、ゲート電極の側壁に反応性イオン
エッチングによってサイドウォールスペーサを形成する
とき、バイポーラトランジスタの動作する部分は、外部
ベース電極およびエミッタ電極によって保護されている
ため、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。また、この方法によれ
ば、フィールド酸化膜の上に、薄膜トランジスタが形成
されるので、薄膜トランジスタを備えたＢｉ−ＣＭＯＳ
が得られる。According to the method of manufacturing a semiconductor device according to the seventh aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the portion where the bipolar transistor operates is formed of the external base electrode and Because it is protected by the emitter electrode, its surface is not exposed to reactive ion etching. As a result, a Bi-CMOS without deterioration of the characteristics of the bipolar transistor can be obtained. Further, according to this method, the thin film transistor is formed on the field oxide film, so that the Bi-CMOS including the thin film transistor is formed.
Is obtained.
【００５３】[0053]
【実施例】実施例１ 図２５は、この発明の第１の実施例に係るＢｉ−ＣＭＯ
Ｓの断面図である。 EXAMPLE 1 FIG. 25, Bi-CMO according to a first embodiment of the present invention
It is sectional drawing of S.
【００５４】図２５を参照して、シリコン基板１中に、
Ｐ+ 埋込層６と、Ｎ+ 埋込層４が設けられている。シリ
コン基板１の上にエピタキシャル層Ｅｐが設けられる。
エピタキシャル層Ｅｐには活性領域Ａ1 、活性領域
Ａ2 、活性領域Ａ3 、活性領域Ａ4 に区分される。活性
領域Ａ1 にはＮＭＯＳＦＥＴが形成され、活性領域Ａ2
はＰＭＯＳＦＥＴが形成され、活性領域Ａ3 および活性
領域Ａ4 には、バイポーラトランジスタが形成されてい
る。ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのゲート電極
６７，６９の厚みは、バイポーラトランジスタのエミッ
タ電極３８の厚みよりも大きくされている。このような
構造を有するＢｉ−ＣＭＯＳは、のちに詳述するよう
に、ゲート電極６７，６９の側壁に、反応性イオンエッ
チング法によってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分（活性領域
Ａ3 および活性領域Ａ4 の主表面）は外部ベース電極５
５、エミッタ電極３８およびコレクタ電極７９によって
保護されているため、その表面は反応性イオンエッチン
グにさらされない。その結果、図２４の曲線（１）を参
照して、バイポーラトランジスタの特性の劣化のないＢ
ｉ−ＣＭＯＳとなる。Referring to FIG. 25, in silicon substrate 1,
P + buried layer 6 and N + buried layer 4 are provided. An epitaxial layer Ep is provided on a silicon substrate 1.
The epitaxial layer Ep is divided into an active region A 1 , an active region A 2 , an active region A 3 , and an active region A 4 . An NMOSFET is formed in the active region A 1 and the active region A 2
The PMOSFET is formed in the active region A 3 and the active region A 4, the bipolar transistor is formed. The thickness of the gate electrodes 67 and 69 of the NMOSFET and the PMOSFET is larger than the thickness of the emitter electrode 38 of the bipolar transistor. In the Bi-CMOS having such a structure, when a sidewall spacer is formed on the side walls of the gate electrodes 67 and 69 by the reactive ion etching method, as will be described in detail later, a portion (active portion) of the bipolar transistor operates. the main surface) of the external base electrode areas a 3 and the active region a 4 5
5, since its surface is protected by the emitter electrode 38 and the collector electrode 79, its surface is not exposed to reactive ion etching. As a result, referring to curve (1) in FIG.
i-CMOS.
【００５５】次に、図２５に示すＢｉ−ＣＭＯＳの製造
方法について説明する。図２６を参照して、図３〜図９
に示す従来の工程と同一の工程を経由することにより、
シリコン基板１中にＰ+ 埋込層６とＮ+ 埋込層４を形成
する。シリコン基板１の上にエピタキシャル層Ｅｐを形
成する。エピタキシャル層Ｅｐ中にＰウェル１１、Ｎウ
ェル９、Ｐウェル１１、Ｎウェル９およびコレクタの引
出部１８を形成する。エピタキシャル層Ｅｐの表面にフ
ィールド酸化膜１５を形成し、それによって、エピタキ
シャル層Ｅｐを活性領域Ａ1 と、活性領域Ａ2 と、活性
領域Ａ3 と、活性領域Ａ4 とに区分する。活性領域
Ａ1 、Ａ2 、Ａ3 、Ａ4 の表面に酸化膜１６を形成す
る。活性領域Ａ1 および活性領域Ａ2 の表面に、しきい
値調整のためのイオン注入を行なう。Next, a method of manufacturing the Bi-CMOS shown in FIG. 25 will be described. Referring to FIG. 26, FIGS.
By going through the same process as the conventional process shown in
A P + buried layer 6 and an N + buried layer 4 are formed in a silicon substrate 1. An epitaxial layer Ep is formed on the silicon substrate 1. In the epitaxial layer Ep, a P well 11, an N well 9, a P well 11, an N well 9, and a lead-out portion 18 of a collector are formed. The surface of the epitaxial layer Ep forming a field oxide film 15, thereby the epitaxial layer Ep active region A 1, the active region A 2, an active region A 3, is divided into an active region A 4. An oxide film 16 is formed on the surfaces of the active regions A 1 , A 2 , A 3 , and A 4 . Ion implantation for threshold adjustment is performed on the surfaces of the active region A 1 and the active region A 2 .
【００５６】図２６と図２７を参照して、活性領域
Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 上の酸化膜１６を除去する。厚
さ２０ｎｍのゲート絶縁膜２１をシリコン基板１の上全
面に形成する。次に、シリコン基板１の全面に厚さ５０
ｎｍの第１多結晶シリコン膜５１を形成する。第１多結
晶シリコン膜５１の上に、厚さ２０ｎｍの酸化膜を形成
する。リソグラフィ技術を用いて、酸化膜５３、第１多
結晶シリコン膜５１およびゲート絶縁膜２１を選択的に
除去し、活性領域Ａ3 、Ａ4 の表面を露出させる。Referring to FIGS. 26 and 27, oxide film 16 on active regions A 1 , A 2 , A 3 and A 4 is removed. A gate insulating film 21 having a thickness of 20 nm is formed on the entire surface of the silicon substrate 1. Next, the entire surface of the silicon substrate 1 is
A first polycrystalline silicon film 51 of nm is formed. An oxide film having a thickness of 20 nm is formed on first polycrystalline silicon film 51. The oxide film 53, the first polycrystalline silicon film 51, and the gate insulating film 21 are selectively removed by using a lithography technique to expose the surfaces of the active regions A 3 and A 4 .
【００５７】図２８を参照して、活性領域Ａ3 ，Ａ4 の
表面に接触するように、シリコン基板１の上全面に、第
２多結晶シリコン膜５５を形成する。第２多結晶シリコ
ン膜５５中にＰ型不純物がとどまるように、ボロンを、
注入エネルギー１０ｋｅＶ、注入濃度４×１０15ｃｍ-2
の条件で、第２多結晶シリコン膜５５の表面に注入す
る。Referring to FIG. 28, a second polycrystalline silicon film 55 is formed on the entire surface of silicon substrate 1 so as to contact the surfaces of active regions A 3 and A 4 . Boron is added so that P-type impurities remain in second polycrystalline silicon film 55.
Implantation energy 10 keV, implantation concentration 4 × 10 15 cm −2
Is implanted into the surface of the second polycrystalline silicon film 55 under the conditions described above.
【００５８】図２８と図２９を参照して、常圧ＣＶＤ法
を用いて、第２多結晶シリコン膜５５の上に、厚さ２５
０ｎｍの酸化膜５７を形成する。酸化膜５７の上にレジ
ストパターン５９を形成する。レジストパターン５９
は、酸化膜５７の上全面に形成されたレジストを、該レ
ジストが、バイポーラトランジスタの外部ベース電極を
形成する領域の上にのみ残るように、リソグラフィ技術
を用いて、パターニングすることによって得られる。Referring to FIGS. 28 and 29, a thickness of 25 mm is formed on second polycrystalline silicon film 55 by using a normal pressure CVD method.
An oxide film 57 of 0 nm is formed. A resist pattern 59 is formed on oxide film 57. Resist pattern 59
Can be obtained by patterning a resist formed over the entire surface of the oxide film 57 by using a lithography technique so that the resist remains only on a region where an external base electrode of the bipolar transistor is formed.
【００５９】図２９と図３０を参照して、レジストパタ
ーン５９をマスクとして、酸化膜５７および第２多結晶
シリコン膜５５を選択的にエッチングし、活性領域Ａ3
の表面の一部および活性領域Ａ4 の表面を露出させる。
その後、レジストパターン５９を除去する。Referring to FIGS. 29 and 30, oxide film 57 and second polycrystalline silicon film 55 are selectively etched using resist pattern 59 as a mask to form active region A 3.
Exposing a portion of the surface of and the surface of the active region A 4.
After that, the resist pattern 59 is removed.
【００６０】図３１を参照して、シリコン基板１の表面
を酸素雰囲気中にさらにし、活性領域をＡ3 の上に、厚
さ８ｎｍの酸化膜４５を形成する。酸化膜４５を形成す
るときに、外部ベース電極５５中に含まれているボロン
が活性領域Ａ3 中に拡散し、外部ベース領域５５ａが形
成される。さらに、活性領域Ａ3 中に、ＢＦ2 を注入条
件２０ｋｅＶ、５×１０13ｃｍ-2でイオン注入し、真性
ベース領域５５ｂを形成する。Referring to FIG. 31, the surface of silicon substrate 1 is further exposed to an oxygen atmosphere, an active region is formed on A 3 , and an oxide film 45 having a thickness of 8 nm is formed. When forming the oxide film 45, boron contained in the external base electrode 55 is diffused into the active region A 3, the external base region 55a is formed. Further, BF 2 is ion-implanted into the active region A 3 at an implantation condition of 20 keV and 5 × 10 13 cm −2 to form an intrinsic base region 55b.
【００６１】図３１と図３２（ａ）を参照して、シリコ
ン基板１の表面全面に、膜厚２５０ｎｍのＴＥＯＳ膜を
形成し、これを反応性イオンエッチングすることによ
り、外部ベース電極５５の側壁に、サイドウォールスペ
ーサ６５を形成する。このとき、活性領域Ａ3 の上の酸
化膜４５もエッチング除去される。また、露出したフィ
ールド酸化膜の表面には、オーバーエッチングにより凹
部が形成される。Referring to FIGS. 31 and 32 (a), a 250 nm-thick TEOS film is formed on the entire surface of silicon substrate 1 and is subjected to reactive ion etching to form a sidewall of external base electrode 55. Next, a sidewall spacer 65 is formed. At this time, the oxide film 45 on the active region A 3 is also etched away. In addition, a concave portion is formed on the exposed surface of the field oxide film by over-etching.
【００６２】図３２（ｂ）と図３３を参照して、活性領
域Ａ3 ，Ａ4 の上部分をレジスト２７で覆い、該レジス
ト２７をマスクにして、活性領域Ａ1 ，Ａ2 上の酸化膜
５３を選択的に除去する。レジスト２７を除去する。Referring to FIGS. 32B and 33, the upper portions of active regions A 3 and A 4 are covered with resist 27, and oxidation of active regions A 1 and A 2 is performed using resist 27 as a mask. The film 53 is selectively removed. The resist 27 is removed.
【００６３】図３４を参照して、真性ベース領域５５ｂ
に接触するように、かつ第１多結晶シリコン膜５１に接
触するように、シリコン基板１上に第３多結晶シリコン
膜６３を形成する。第３多結晶シリコン膜６３中に、ヒ
素をイオン注入する。４００℃程度の温度で、第３多結
晶シリコン膜６３中に、ヒ素を拡散させる。その後、１
０５０℃，３０秒程度の熱処理を行なうことにより、真
性ベース領域５５ｂ中にヒ素を拡散させ、エミッタ領域
４８を形成する。Referring to FIG. 34, intrinsic base region 55b
A third polycrystalline silicon film 63 is formed on silicon substrate 1 so as to make contact with first polycrystalline silicon film 51. Arsenic is ion-implanted into the third polycrystalline silicon film 63. At a temperature of about 400 ° C., arsenic is diffused into the third polycrystalline silicon film 63. Then 1
By performing a heat treatment at 050 ° C. for about 30 seconds, arsenic is diffused into the intrinsic base region 55b to form the emitter region 48.
【００６４】図３４と図３５を参照して、リソグラフィ
技術により、第３多結晶シリコン膜６３を、第１多結晶
シリコン膜５１とともに、パターニングすることによ
り、バイポーラトランジスタを形成する領域に、エミッ
タ電極３８とコレクタ電極７９を形成し、かつ、ＮＭＯ
ＳＦＥＴおよびＰＭＯＳＦＥＴを形成する領域にゲート
電極６７，６９を形成する。ゲート電極６７，６９の膜
厚は、第１多結晶シリコン膜５１の膜厚の分だけ、エミ
ッタ電極３８の膜厚よりも厚く形成される。なお、図面
を簡単にするために、以下、第１多結晶シリコン膜５１
のハッチングは省略する（すなわち、第１多結晶シリコ
ン膜とゲート電極を一体化して、図示する）。Referring to FIGS. 34 and 35, the third polycrystalline silicon film 63 and the first polycrystalline silicon film 51 are patterned by lithography to form an emitter electrode in a region where a bipolar transistor is to be formed. 38 and the collector electrode 79, and the NMO
Gate electrodes 67 and 69 are formed in regions where SFETs and PMOSFETs are to be formed. The gate electrodes 67 and 69 are formed to be thicker than the emitter electrode 38 by the thickness of the first polycrystalline silicon film 51. In order to simplify the drawing, the first polycrystalline silicon film 51 will be described below.
(That is, the first polycrystalline silicon film and the gate electrode are integrated and shown).
【００６５】図３６を参照して、活性領域Ａ1 の一部の
上を覆い、活性領域Ａ2 の一部および活性領域Ａ3 の全
部を覆うようなレジストパターン７４を、シリコン基板
１の上に形成する。ゲート電極６７とレジストパターン
７４をマスクとして、シリコン基板１の表面にリンのイ
オン注入を行なう。リンのイオン注入により、活性領域
Ａ1 の表面であって、ゲート電極６７の両側に、ｎ- 型
のＬＤＤ領域である低濃度不純物領域７３が形成され
る。また、同時に、活性領域Ａ2 の表面にも、低濃度不
純物領域７５が形成される。レジストパターン７４を除
去する。[0065] With reference to FIG. 36, overlies a portion of the active region A 1, the resist pattern 74 so as to cover the entire part of the active region A 2 and active regions A 3, on the silicon substrate 1 Formed. Using the gate electrode 67 and the resist pattern 74 as a mask, phosphorus ions are implanted into the surface of the silicon substrate 1. By ion implantation of phosphorus, a surface of the active region A 1, on both sides of the gate electrode 67, n - -type low concentration impurity regions 73 are LDD regions are formed. At the same time, also the surface of the active region A 2, the low concentration impurity regions 75 are formed. The resist pattern 74 is removed.
【００６６】図３７を参照して、シリコン基板１の表面
全面にＴＥＯＳ膜７７１を形成する。図３７と図３８を
参照して、ＴＥＯＳ膜７７１を異方性エッチングするこ
とにより、ゲート電極６７，６９、エミッタ電極３８、
コレクタ電極７９の側壁に、サイドウォールスペーサ７
７を形成する。ゲート電極６７，６９の側壁に反応性イ
オンエッチングによってサイドウォールスペーサ７７を
形成するとき、バイポーラトランジスタの動作部分は、
外部ベース電極５５、エミッタ電極３８およびコレクタ
電極７９によって保護されているため、その表面は反応
性イオンエッチングにさらされない。その結果、図２４
を参照して、従来観察されたような、バイポーラトラン
ジスタの特性の劣化は生じない。Referring to FIG. 37, a TEOS film 771 is formed on the entire surface of silicon substrate 1. 37 and 38, the TEOS film 771 is anisotropically etched to form the gate electrodes 67 and 69, the emitter electrode 38,
The side wall spacer 7 is provided on the side wall of the collector electrode 79.
7 is formed. When the side wall spacer 77 is formed on the side walls of the gate electrodes 67 and 69 by reactive ion etching, the operation portion of the bipolar transistor is as follows.
Since it is protected by the external base electrode 55, the emitter electrode 38 and the collector electrode 79, its surface is not exposed to reactive ion etching. As a result, FIG.
As shown in FIG. 7, the deterioration of the characteristics of the bipolar transistor does not occur as conventionally observed.
【００６７】図３９を参照して、図３６の工程で用いた
と同様のパターンを有するレジストパターン７８を、シ
リコン基板１の上に形成する。レジスト７８をマスクと
して、活性領域Ａ1 ，Ａ2 の表面にヒ素のイオン注入を
行なう。このイオン注入により、ＮＭＯＳＦＥＴのソー
スドレインの高濃度不純物領域８３が形成される。ま
た、活性領域Ａ2 の上に、Ｎ型共通電極８５が形成され
る。レジストパターン７８を除去する。Referring to FIG. 39, a resist pattern 78 having the same pattern as that used in the step of FIG. 36 is formed on silicon substrate 1. Arsenic ions are implanted into the surfaces of the active regions A 1 and A 2 using the resist 78 as a mask. By this ion implantation, a high-concentration impurity region 83 at the source and drain of the NMOSFET is formed. Further, on the active region A 2, N-type common electrode 85 is formed. The resist pattern 78 is removed.
【００６８】図４０を参照して、活性領域Ａ1 の一部を
露出させ、かつ、活性領域Ａ2 の一部を露出させるよう
な開口部を有するレジストパターン８７をシリコン基板
１の上に形成する。レジストパターン８７をマスクにし
て、活性領域Ａ1 ，Ａ2 にボロンのイオン注入を行な
う。その後、図４１を参照して、レジスト８７を除去
し、アニール処理をすることにより、活性領域Ａ2 の表
面であってゲート電極６９の両側に、ＰＭＯＳＦＥＴの
ソース・ドレイン領域となる不純物領域９１が形成され
る。また、活性領域Ａ1 に、Ｐ型共通電極８９が形成さ
れる。[0068] With reference to FIG. 40, to expose part of the active region A 1, and a resist pattern 87 having an opening that exposes a portion of the active region A 2 on the silicon substrate 1 I do. Using resist pattern 87 as a mask, boron ions are implanted into active regions A 1 and A 2 . Thereafter, referring to FIG. 41, the resist 87 is removed by the annealing process, a surface of the active region A 2 on both sides of the gate electrode 69, the impurity regions 91 serving as source and drain regions of PMOSFET It is formed. Further, in the active region A 1, P-type common electrode 89 is formed.
【００６９】図４２を参照して、高濃度不純物領域８
３、ゲート電極６７、Ｐ型共通電極８９、Ｎ型共通電極
８５、不純物領域９１、ゲート電極６９、エミッタ電極
３８およびコレクタ電極７９の表面を、たとえばＴｉで
シリサイド化し、それぞれの上にシリサイド膜９３を形
成する。このシリサイド化により、それぞれの電極を低
抵抗化することができる。Referring to FIG. 42, high concentration impurity region 8
3. The surfaces of the gate electrode 67, the P-type common electrode 89, the N-type common electrode 85, the impurity region 91, the gate electrode 69, the emitter electrode 38, and the collector electrode 79 are silicided with, for example, Ti, and a silicide film 93 is formed thereon. To form By this silicidation, the resistance of each electrode can be reduced.
【００７０】図４３を参照して、ゲート電極６７，６
９、外部ベース電極５５、エミッタ電極３８およびコレ
クタ電極７９を覆うように、シリコン基板１の上に保護
絶縁膜３９を形成する。保護絶縁膜３９中に、バイポー
ラトランジスタ、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴ
に電極配線を接続するためのコンタクトホールを形成す
る。コンタクトホールを通って、ＮＭＯＳＦＥＴ、ＰＭ
ＯＳＦＥＴおよびバイポーラトランジスタに電気的に接
続される電極配線４０を形成することにより、Ｂｉ−Ｃ
ＭＯＳ素子が完成する。Referring to FIG. 43, gate electrodes 67, 6
9. A protective insulating film 39 is formed on the silicon substrate 1 so as to cover the external base electrode 55, the emitter electrode 38, and the collector electrode 79. Bipolar transistor, NMOSFET and PMOSFET in protective insulating film 39
Then, a contact hole for connecting an electrode wiring is formed. NMOSFET, PM through contact hole
By forming the electrode wiring 40 electrically connected to the OSFET and the bipolar transistor, Bi-C
The MOS device is completed.
【００７１】実施例２ 第１の実施例に係る製造方法においては、第１ポリシリ
コン層５１の上に酸化膜４３を堆積していたので、図３
２（ｂ）と図３３と図３４を参照して、第３のポリシリ
コン膜６３をシリコン基板１の上に堆積する前に、リソ
グラフィ技術（ここでは、レジストパターン２７を写真
製版により形成する技術）を用いて、酸化膜５３を除去
しなければならなかった。本実施例では、このリソグラ
フィ技術の工程を省略できる、Ｂｉ−ＣＭＯＳの製造方
法を開示する。 Embodiment 2 In the manufacturing method according to the first embodiment, since the oxide film 43 is deposited on the first polysilicon layer 51, FIG.
2B and FIGS. 33 and 34, before depositing the third polysilicon film 63 on the silicon substrate 1, a lithography technique (here, a technique for forming the resist pattern 27 by photolithography). ), The oxide film 53 must be removed. In this embodiment, a method of manufacturing a Bi-CMOS in which the steps of the lithography technique can be omitted will be disclosed.
【００７２】図４４を参照して、実施例１と同様に、フ
ィールド酸化膜１５とゲート酸化膜２１を形成した後、
シリコン基板１の表面全面に第１の多結晶シリコン膜５
１を形成する。第１の多結晶シリコン膜５１の上に窒化
膜９５を形成する。窒化膜９５の代わりに、チタンナイ
トライド膜を第１多結晶シリコン膜５１の上に形成して
もよい。窒化膜９５、第１多結晶シリコン膜５１、ゲー
ト酸化膜２１を選択的にエッチングし、図のように、活
性領域Ａ3 ，Ａ4 の表面を露出させる。Referring to FIG. 44, after forming field oxide film 15 and gate oxide film 21 as in the first embodiment,
A first polycrystalline silicon film 5 over the entire surface of silicon substrate 1;
Form one. A nitride film 95 is formed on first polycrystalline silicon film 51. Instead of the nitride film 95, a titanium nitride film may be formed on the first polycrystalline silicon film 51. The nitride film 95, the first polycrystalline silicon film 51, and the gate oxide film 21 are selectively etched to expose the surfaces of the active regions A 3 and A 4 as shown.
【００７３】その後、図２８〜図３２（ａ）に示す工程
と同様の工程を経由し、図４５に示す半導体装置を得
る。Thereafter, the semiconductor device shown in FIG. 45 is obtained through steps similar to those shown in FIGS. 28 to 32A.
【００７４】図４５と図４６を参照して、窒化膜９５を
熱リン酸（チタンナイトライドで膜を形成するならば、
硫酸と過酸化水素が用いられる）によって除去する。こ
の工程においては、酸化膜６５，５７は熱リン酸に溶解
しないので、バイポーラトランジスタ側をレジストで覆
う技術、すなわち、リソグラフィ技術は不要である。Referring to FIG. 45 and FIG. 46, if nitride film 95 is formed with hot phosphoric acid (titanium nitride,
Sulfuric acid and hydrogen peroxide are used). In this step, since the oxide films 65 and 57 do not dissolve in hot phosphoric acid, a technique for covering the bipolar transistor with a resist, that is, a lithography technique is unnecessary.
【００７５】その後、図３４〜図４３の工程と同様の工
程を経ると、Ｂｉ−ＣＭＯＳが完成する。完成したＢｉ
−ＣＭＯＳの断面図を図４７に示す。Thereafter, through the same steps as those shown in FIGS. 34 to 43, the Bi-CMOS is completed. Completed Bi
FIG. 47 shows a cross-sectional view of the CMOS.
【００７６】実施例３ 図４８は、実施例３に係るＢｉ−ＣＭＯＳの断面図であ
る。本実施例の特徴は、ＮＭＯＳＦＥＴにおいて、ゲー
ト電極６７と、ＬＤＤ構造のソース・ドレインの低濃度
不純物領域７３がオーバーラップしている点である。こ
のような構造にすると、ｎ- （７３）の表面のキャリア
密度を、ゲート電極６７によってある程度制御すること
ができる。その結果、ｎ- 層（７３）の不純物濃度を低
くしても、ｎ- 層（７３）の直列抵抗によって相互コン
ダクタンスが減少したり、ｎ- 層（７３）の上の酸化膜
中に注入されたホットエレクトロンによって、素子特性
が変動するといったことが少なくなる。また、ｎ- 層
（７３）の不純物濃度を低くできるので、電界緩和効果
も大きくなる。またｎ- 拡散層（７３）の深さも小さく
できるので、短チャネル効果を小さくでき、さらにパン
チスルーも起こりにくくすることができる。以下、図４
８に示す、Ｂｉ−ＣＭＯＳの製造方法について説明す
る。 Third Embodiment FIG. 48 is a sectional view of a Bi-CMOS according to a third embodiment. The feature of this embodiment is that in the NMOSFET, the gate electrode 67 and the low concentration impurity region 73 of the source / drain having the LDD structure overlap. With such a structure, the carrier density on the surface of n − (73) can be controlled to some extent by the gate electrode 67. As a result, n - even by lowering the impurity concentration of the layer (73), n - transconductance or reduced by the series resistance of the layer (73), n - are injected into the oxide film on the layer (73) Variations in device characteristics due to hot electrons are reduced. Further, since the impurity concentration of the n - layer (73) can be reduced, the effect of relaxing the electric field also increases. Further, since the depth of the n - diffusion layer (73) can be reduced, the short channel effect can be reduced, and punch-through can be suppressed. Hereinafter, FIG.
8 will be described.
【００７７】実施例１と同様にして、図２６〜図３４に
示す工程を経由して、図４９に示す半導体装置を形成す
る。In the same manner as in the first embodiment, the semiconductor device shown in FIG. 49 is formed through the steps shown in FIGS.
【００７８】図５０を参照して、第３多結晶シリコン膜
６３の上に、ＴＥＯＳ膜９７を形成する。その後、ＴＥ
ＯＳ膜９７の上であって、ＮＭＯＳＦＥＴのゲート電極
を形成する領域の上、ＰＭＯＳＦＥＴのゲート電極を形
成する領域の上、バイポーラトランジスタのエミッタ電
極を形成する領域の上およびコレクタ電極を形成する領
域の上に、パターンが存在するようなレジストパターン
９９を形成する。Referring to FIG. 50, a TEOS film 97 is formed on third polycrystalline silicon film 63. Then TE
On the OS film 97, above the region where the gate electrode of the NMOSFET is formed, the region where the gate electrode of the PMOSFET is formed, the region where the emitter electrode of the bipolar transistor is formed, and the region where the collector electrode is formed A resist pattern 99 having a pattern is formed thereon.
【００７９】図５０と図５１を参照して、レジストパタ
ーン９９をマスクとして、ＴＥＯＳ膜９７と第３多結晶
シリコン膜６３を異方性エッチングする。この異方性エ
ッチングは外部ベース電極５５の上に形成されている酸
化膜５７の表面が露出した時点で、止められる。したが
って、このエッチングによっては、第１多結晶シリコン
膜５１は除去されない。このエッチングによって、ゲー
ト電極６７，６９の上部分６７ａ，６９ａが形成され、
さらにエミッタ電極３８とコレクタ電極７９が形成され
る。その後、レジスト９９を除去する。Referring to FIGS. 50 and 51, TEOS film 97 and third polycrystalline silicon film 63 are anisotropically etched using resist pattern 99 as a mask. This anisotropic etching is stopped when the surface of the oxide film 57 formed on the external base electrode 55 is exposed. Therefore, the first polycrystalline silicon film 51 is not removed by this etching. By this etching, upper portions 67a and 69a of the gate electrodes 67 and 69 are formed.
Further, an emitter electrode 38 and a collector electrode 79 are formed. After that, the resist 99 is removed.
【００８０】図５２を参照して、活性領域Ａ1 の一部、
活性領域Ａ2 の一部および活性領域Ａ3 の全部を覆うよ
うなレジストパターン１０１をシリコン基板１の上に形
成する。Referring to FIG. 52, a part of the active region A 1
The resist pattern 101 to cover the whole of the part of the active region A 2 and active regions A 3 is formed on the silicon substrate 1.
【００８１】レジストパターン１０１とゲート電極６７
をマスクとして、活性領域Ａ1 ，Ａ 2 にリンのイオン注
入を行ない、ソース・ドレインの低濃度不純物領域７３
を形成し、かつ、活性領域Ａ2 の一部に、低濃度不純物
領域７５を形成する。なお、リンのイオン注入は、第２
多結晶シリコン膜５１を通して行なわれるため、実施例
１における条件に比べて、加速電圧を高くする必要があ
る。レジスト１０１を除去する。The resist pattern 101 and the gate electrode 67
Using active region A as a mask1, A TwoPhosphorus ion injection
Into the low-concentration source / drain impurity region 73.
And an active region ATwoSome of the low-concentration impurities
An area 75 is formed. The ion implantation of phosphorus is performed in the second
Since this is performed through the polycrystalline silicon film 51, the embodiment
It is necessary to increase the acceleration voltage compared to the condition in 1.
You. The resist 101 is removed.
【００８２】図５２と図５３を参照して、シリコン基板
１の上全面に多結晶シリコン膜（または高融点金属膜）
１０３ａを形成する。図５３と図５４を参照して、多結
晶シリコン膜１０３ａを異方性エッチングすることによ
り、ゲート電極６７，６９、エミッタ電極３８、コレク
タ電極７９の側壁に、多結晶シリコンからなるサイドウ
ォールスペーサ１０３を形成する。その後、図３９に示
す工程と同様のヒ素注入、図４０に示す工程と同様のボ
ロン注入を行なう。その後、図５５を参照して、保護絶
縁膜３９を形成し、保護絶縁膜３９中にコンタクトホー
ルを形成し、電極配線４０を形成する。Referring to FIGS. 52 and 53, a polycrystalline silicon film (or a refractory metal film) is formed on the entire surface of silicon substrate 1.
103a is formed. 53 and 54, by anisotropically etching polycrystalline silicon film 103a, sidewall spacers 103 made of polycrystalline silicon are formed on the side walls of gate electrodes 67 and 69, emitter electrode 38 and collector electrode 79. To form Thereafter, arsenic implantation similar to the step shown in FIG. 39 and boron implantation similar to the step shown in FIG. 40 are performed. Thereafter, referring to FIG. 55, a protective insulating film 39 is formed, a contact hole is formed in the protective insulating film 39, and an electrode wiring 40 is formed.
【００８３】本実施例によると、図５０と図５１を参照
して、第３多結晶シリコン膜６３のエッチング終了時
に、材質の異なる酸化膜５７の表面が露出するので、エ
ッチングの終点検出が容易となる。According to the present embodiment, referring to FIGS. 50 and 51, when the etching of third polycrystalline silicon film 63 is completed, the surface of oxide film 57 of a different material is exposed, so that the end point of the etching can be easily detected. Becomes
【００８４】実施例４ 図５６は、実施例４に係るＢｉ−ＣＭＯＳの断面図であ
る。実施例４が実施例１と異なる点は、ゲート電極とソ
ースドレインのＬＤＤがオーバーラップしている点と、
外部ベース電極５５の表面が、シリサイド化されている
点である。外部ベース電極５５の表面をシリサイド化
（９３）することにより、バイポーラトランジスタのベ
ース抵抗が低減され、ひいては高性能化が達成できる。 Fourth Embodiment FIG. 56 is a sectional view of a Bi-CMOS according to a fourth embodiment. Example 4 differs from Example 1 in that the gate electrode and the source / drain LDD overlap with each other.
The point is that the surface of the external base electrode 55 is silicided. By siliciding (93) the surface of the external base electrode 55, the base resistance of the bipolar transistor is reduced, and high performance can be achieved.
【００８５】以下、実施例４に係るＢｉ−ＣＭＯＳの製
造方法について説明する。図２６〜図３４に示す工程と
同様の工程を経由して、図５７に示す半導体装置を得
る。Hereinafter, a method of manufacturing the Bi-CMOS according to the fourth embodiment will be described. The semiconductor device shown in FIG. 57 is obtained through steps similar to the steps shown in FIGS.
【００８６】図５７と図５８を参照して、第３多結晶シ
リコン膜６３の上全面に、スパッタリングにより、タン
グステンシリサイド膜１０５を形成する。タングステン
シリサイド膜１０５の上に、ＴＥＯＳ膜１０７を形成す
る。ＴＥＯＳ膜１０７の上に、形成すべきＮＭＯＳのゲ
ート電極、ＰＭＯＳのゲート電極、エミッタ電極および
コレクタ電極の上部分に、パターンを有する、レジスト
パターン１０４を形成する。Referring to FIGS. 57 and 58, a tungsten silicide film 105 is formed over the entire surface of third polycrystalline silicon film 63 by sputtering. A TEOS film 107 is formed on the tungsten silicide film 105. On the TEOS film 107, a resist pattern 104 having a pattern is formed on a portion above an NMOS gate electrode, a PMOS gate electrode, an emitter electrode, and a collector electrode to be formed.
【００８７】図５８と図５９を参照して、レジストパタ
ーン１０４をマスクとして、ＴＥＯＳ膜１０７、タング
ステンシリサイド膜１０５、第３多結晶シリコン膜６３
を選択的にエッチングし、ゲート電極の上部分６７ａ，
６９ａ、エミッタ電極３８およびコレクタ電極７９を形
成する。エッチングは、外部ベース電極５５の上の絶縁
膜５７の表面が露出した時点で、止められる。第３多結
晶シリコン膜６３と絶縁膜５７との材質は異なるので、
終点の検出は容易である。そのため、第１多結晶シリコ
ン膜５１の膜厚の制御が容易となる。Referring to FIGS. 58 and 59, using resist pattern 104 as a mask, TEOS film 107, tungsten silicide film 105, third polycrystalline silicon film 63
Is selectively etched to form upper portions 67a, 67a,
69a, an emitter electrode 38 and a collector electrode 79 are formed. The etching is stopped when the surface of the insulating film 57 on the external base electrode 55 is exposed. Since the material of the third polycrystalline silicon film 63 and the material of the insulating film 57 are different,
Detection of the end point is easy. Therefore, control of the thickness of first polycrystalline silicon film 51 becomes easy.
【００８８】図５９と図６０を参照して、外部ベース電
極５５の上の酸化膜および外部ベース電極５５の側壁の
酸化膜をドライエッチング除去し、それによって、外部
ベース電極５５の表面を露出させる。Referring to FIGS. 59 and 60, the oxide film on external base electrode 55 and the oxide film on the side walls of external base electrode 55 are dry-etched and removed, thereby exposing the surface of external base electrode 55. .
【００８９】図６１を参照して、活性領域Ａ1 の一部、
活性領域Ａ2 の一部を露出させるようなレジストパター
ン１０６を、シリコン基板１の上に形成する。レジスト
１０６とゲート電極の上部分６７ａをマスクにして、活
性領域Ａ1 ，Ａ2 中にリンをイオン注入すると、ソース
ドレインの低濃度不純物領域７３と、低濃度不純物領域
７５が形成される。その後、レジスト１０６を除去す
る。Referring to FIG. 61, a part of the active region A 1
The resist pattern 106 as to expose a portion of the active region A 2, is formed on the silicon substrate 1. When phosphorus is ion-implanted into the active regions A 1 and A 2 using the resist 106 and the upper portion 67 a of the gate electrode as a mask, the low-concentration impurity regions 73 of the source and drain and the low-concentration impurity regions 75 are formed. After that, the resist 106 is removed.
【００９０】図６２を参照して、ゲート電極の上部分６
７ａ，６９ａ、エミッタ電極３８、コレクタ電極７９の
側壁に、ＴＥＯＳからなるサイドウォール酸化膜１０９
を形成する。サイドウォール酸化膜１０９は、ゲート電
極の上部分６７ａ，６９ａ、エミッタ電極３８、コレク
タ電極７９を覆うように、シリコン基板１の上にＴＥＯ
Ｓ膜を形成し、該ＴＥＯＳ膜を異方性エッチングするこ
とによって、形成される。Referring to FIG. 62, upper portion 6 of the gate electrode
7a, 69a, a sidewall oxide film 109 made of TEOS on sidewalls of the emitter electrode 38 and the collector electrode 79.
To form The sidewall oxide film 109 is formed on the silicon substrate 1 by TEO so as to cover the upper portions 67a and 69a of the gate electrode, the emitter electrode 38 and the collector electrode 79.
It is formed by forming an S film and anisotropically etching the TEOS film.
【００９１】図６３を参照して、図６１の工程で用いた
ものと同様のパターンを有するレジストパターン１１０
をシリコン基板１の上に形成する。Referring to FIG. 63, a resist pattern 110 having a pattern similar to that used in the process of FIG.
Is formed on the silicon substrate 1.
【００９２】図６３と図６４を参照して、レジスト１１
０をマスクにして、第１多結晶シリコン膜５１をエッチ
ングし、これによって、ソース・ドレインの低濃度不純
物領域７３とオーバーラップする、ゲート電極６７の下
部分６７ｂを形成する。続けて、レジストパターン１１
０をマスクにして、シリコン基板１の表面に高濃度のヒ
素のイオン注入を行ない、これによって、活性領域Ａ1
中にソース・ドレインの高濃度不純物領域８３を形成
し、かつ活性領域Ａ2 にＮ型共通電極８５を形成する。
その後、レジスト１１０を除去する。Referring to FIGS. 63 and 64, resist 11
The first polycrystalline silicon film 51 is etched using 0 as a mask, thereby forming a lower portion 67b of the gate electrode 67 that overlaps with the low concentration impurity region 73 of the source / drain. Then, the resist pattern 11
0 is used as a mask, high-concentration arsenic ions are implanted into the surface of the silicon substrate 1, thereby forming the active region A 1
To form a high concentration impurity region 83 of the source and drain, and forming an N-type common electrode 85 on the active region A 2 in.
After that, the resist 110 is removed.
【００９３】図６５と図６６を参照して、図のように、
活性領域Ａ1 の一およびの活性領域Ａ2 の一部を露出さ
せるようなパターンを有するレジストパターン１１２を
形成する。レジストパターン１１２とゲート電極６９を
マスクにして、第１多結晶シリコン膜５１をエッチング
除去する。これによってゲート電極の下部分６９ｂが形
成される。その後、レジストパターン１１２をマスクに
して、シリコン基板１の表面に高濃度のボロンをイオン
注入することによって、活性領域Ａ2 に高濃度不純物領
域９１が形成され、かつ、活性領域Ａ1 の表面にＰ型共
通電極８９が形成される。その後、レジスト１１２を除
去する。熱処理を施し、注入された不純物イオンを活性
化させる。その後、ゲート絶縁膜２１を選択的にエッチ
ング除去する。Referring to FIGS. 65 and 66, as shown in FIG.
Forming a resist pattern 112 having a pattern so as to expose a portion of the one and of the active region A 2 of the active region A 1. Using the resist pattern 112 and the gate electrode 69 as a mask, the first polycrystalline silicon film 51 is removed by etching. Thus, a lower portion 69b of the gate electrode is formed. Then, using the resist pattern 112 as a mask, by a high concentration of boron in the surface of the silicon substrate 1 is ion-implanted, highly concentrated impurity regions 91 are formed in the active region A 2, and, on the surface of the active region A 1 A P-type common electrode 89 is formed. After that, the resist 112 is removed. A heat treatment is performed to activate the implanted impurity ions. Thereafter, the gate insulating film 21 is selectively removed by etching.
【００９４】図６７と図６８を参照して、シリコン基板
１の上全面に、チタン等の高融点金属をスパッタリング
により堆積させ、熱処理を施すことにより、高濃度不純
物領域８３、Ｐ型共通電極８９、Ｎ型共通電極８５、不
純物領域９１および外部ベース電極５５上に、シリサイ
ド膜９３を形成する。ゲート電極６７，６９、外部ベー
ス電極５５、エミッタ電極３８およびコレクタ電極７９
を覆うように、シリコン基板１の上に保護絶縁膜３９を
形成する。保護絶縁膜３９中に、ＮＭＯＳＦＥＴ、ＰＭ
ＯＳＦＥＴおよびバイポーラトランジスタに電極配線を
接続するためのコンタクトホールを形成する。コンタク
トホールを通って、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴお
よびバイポーラトランジスタに電気的に接続される電極
配線４０を形成する。Referring to FIGS. 67 and 68, a high-melting-point metal such as titanium is deposited on the entire surface of silicon substrate 1 by sputtering, and is subjected to a heat treatment, so that high-concentration impurity region 83 and P-type common electrode 89 are formed. , A silicide film 93 is formed on the N-type common electrode 85, the impurity region 91 and the external base electrode 55. Gate electrodes 67 and 69, external base electrode 55, emitter electrode 38 and collector electrode 79
Is formed on silicon substrate 1 so as to cover. NMOSFET, PM in the protective insulating film 39
A contact hole for connecting an electrode wiring to the OSFET and the bipolar transistor is formed. An electrode wiring 40 electrically connected to the NMOSFET, the PMOSFET, and the bipolar transistor is formed through the contact hole.
【００９５】実施例５ 実施例４では、図６７と図６８を参照して、外部ベース
電極５５、ソース・ドレイン領域８９，９１の表面をシ
リサイド化する際に、ゲート電極６７，６９の下部分６
７ｂ，６９ｂの側壁面も同時にシリサイド化される可能
性がある。したがって、ゲート絶縁膜２１が薄い場合、
ソース・ドレイン領域８９，９１の表面のシリサイド
が、ゲート電極６７，６９の下部分６７ｂ，６９ｂにま
ではい上がり、ひいては、ソース・ドレイン領域・８
９，９１とゲート電極６７，６９がそれぞれ短絡する可
能性がある。 Embodiment 5 In Embodiment 4, referring to FIGS. 67 and 68, when the surfaces of external base electrode 55 and source / drain regions 89 and 91 are silicided, lower portions of gate electrodes 67 and 69 are formed. 6
There is a possibility that the side wall surfaces of 7b and 69b are also silicided at the same time. Therefore, when the gate insulating film 21 is thin,
The silicide on the surfaces of the source / drain regions 89, 91 rises to the lower portions 67b, 69b of the gate electrodes 67, 69, and thus the source / drain regions 8
9, 91 and the gate electrodes 67, 69 may be short-circuited, respectively.
【００９６】実施例５は、このような短絡を防止するよ
うに改良されたものである。図６９は、実施例５に係る
Ｂｉ−ＣＭＯＳの断面図である。本実施例の第１の特徴
点は、ゲート電極６７，６９の下部分６７ｂ，６９ｂを
覆うように、サイドウォール酸化膜１１３を形成した点
である。また、第２の特徴点は、外部ベース電極５５
を、第２の多結晶シリコン膜５５とタングステンシリサ
イド膜１１１とからなる２層構造で形成している点であ
る。第３の特徴点は、外部ベース電極５５の上に酸化膜
５７が残されている点である。The fifth embodiment is improved to prevent such a short circuit. FIG. 69 is a cross-sectional view of the Bi-CMOS according to the fifth embodiment. The first feature of this embodiment is that the sidewall oxide film 113 is formed so as to cover the lower portions 67b and 69b of the gate electrodes 67 and 69. The second feature is that the external base electrode 55
Is formed in a two-layer structure including the second polycrystalline silicon film 55 and the tungsten silicide film 111. A third feature is that the oxide film 57 is left on the external base electrode 55.
【００９７】また、図６９を参照して、ＮＭＯＳＦＥＴ
において、ｎ+ 領域（８９）とゲート電極６７がオーバ
ーラップしていない。一方、ｎ- 領域７３とゲート電極
６７とはオーバーラップしている。したがって、ゲート
絶縁膜が薄いときに問題となる、ＧＩＤＬ（Gate Induc
ed Drain Leakage Current）が低減される。Referring to FIG. 69, NMOSFET
In this case, the n + region (89) and the gate electrode 67 do not overlap. On the other hand, n − region 73 and gate electrode 67 overlap. Therefore, when the gate insulating film is thin, a problem arises when a GIDL (Gate Induc
ed Drain Leakage Current) is reduced.
【００９８】以下、図６９に示すＢｉ−ＣＭＯＳの製造
方法について説明する。図５７〜図６２に示す工程と同
一の工程を経由することにより、図７０に示す半導体装
置を形成する。The method of manufacturing the Bi-CMOS shown in FIG. 69 will be described below. The semiconductor device shown in FIG. 70 is formed through the same steps as those shown in FIGS. 57 to 62.
【００９９】図７０と図７１を参照して、第１多結晶シ
リコン膜５１を異方性エッチングにより選択的にエッチ
ングする。その後、ゲート酸化膜２１を選択的にエッチ
ング除去する。Referring to FIGS. 70 and 71, first polycrystalline silicon film 51 is selectively etched by anisotropic etching. Thereafter, the gate oxide film 21 is selectively removed by etching.
【０１００】図７２を参照して、サイドウォール酸化膜
１０９の側壁を覆い、かつゲート電極の下部分６７ｂ，
６９ｂの端部を覆うようにサイドウォール酸化膜１１３
を形成する。サイドウォール酸化膜１１３の形成は、シ
リコン基板１の表面全面にＴＥＯＳ膜を形成し、該ＴＥ
ＯＳ膜を異方性エッチングすることによって形成され
る。Referring to FIG. 72, the lower portion 67b of the gate electrode covers the side wall of the side wall oxide film 109 and has a lower portion.
The side wall oxide film 113 is formed so as to cover the end of 69b.
To form The sidewall oxide film 113 is formed by forming a TEOS film on the entire surface of the silicon substrate 1 and forming the TEOS film on the TEOS film.
The OS film is formed by anisotropic etching.
【０１０１】図７３を参照して、ソース・ドレイン領域
８９，９１の表面にシリサイド膜９３を形成する。この
とき、サイドウォール酸化膜１１３が存在するので、シ
リサイド膜９３とゲート電極６７，６９とは短絡しな
い。Referring to FIG. 73, a silicide film 93 is formed on the surfaces of source / drain regions 89 and 91. At this time, since the sidewall oxide film 113 exists, the silicide film 93 and the gate electrodes 67 and 69 do not short-circuit.
【０１０２】その後、ゲート電極６７，６９、外部ベー
ス電極５５、エミッタ電極３８およびコレクタ電極７９
を覆うように、シリコン基板１の上に保護絶縁膜３９を
形成する。保護絶縁膜３９中に、バイポーラトランジス
タおよびＣＭＯＳＦＥＴ（ＮＭＯＳ＋ＰＭＯＳ）に電極
配線を接続するためのコンタクトホールを形成する。コ
ンタクトホールを通って、ＮＭＯＳＦＥＴ、ＰＭＯＳＦ
ＥＴおよびバイポーラトランジスタに電気的に接続され
る電極配線４０を形成する。Thereafter, gate electrodes 67 and 69, external base electrode 55, emitter electrode 38 and collector electrode 79
Is formed on silicon substrate 1 so as to cover. In the protective insulating film 39, a contact hole for connecting an electrode wiring to a bipolar transistor and a CMOSFET (NMOS + PMOS) is formed. NMOSFET, PMOSF through contact hole
An electrode wiring 40 electrically connected to the ET and the bipolar transistor is formed.
【０１０３】本実施例によると、外部ベース電極５５上
にタングステンシリサイド膜１１１を予め形成している
ので、実施例４の場合のように、外部ベース電極５５上
の酸化膜５７を除去する工程が不要となる。According to the present embodiment, since the tungsten silicide film 111 is formed on the external base electrode 55 in advance, the step of removing the oxide film 57 on the external base electrode 55 as in the case of the fourth embodiment is performed. It becomes unnecessary.
【０１０４】なお、上記実施例では、ゲート電極にＮ+
型多結晶シリコン膜を用いる場合（図３４とその説明部
分参照）を例示したが、この発明はこれに限られるもの
でなく、リソグラフィ技術を用いて、ＰＭＯＳにはゲー
ト電極としてＰ+ 型多結晶シリコン膜を形成し、ＮＭＯ
Ｓにはゲート電極としてＮ+ 型多結晶シリコン膜を形成
してもよい。In the above embodiment, the gate electrode has N +
When using a type polycrystalline silicon film has been illustrated (Fig. 34 and the reference description section), and the present invention is not limited thereto, by lithography, P + -type polycrystalline as a gate electrode in the PMOS Form a silicon film, NMO
In S, an N + type polycrystalline silicon film may be formed as a gate electrode.
【０１０５】また、素子分離として、ＬＯＣＯＳ法を使
用したが、この発明はこれに限られるものでなく、トレ
ンチ分離で行なってもよい。Although the LOCOS method is used for element isolation, the present invention is not limited to this, and the element isolation may be performed by trench isolation.
【０１０６】また、ゲート電極、エミッタ電極および外
部ベース電極として、高融点金属シリサイドとポリシリ
コンによる２層構造のものを使用しても、実施例と同様
の効果を奏する。The same effect as that of the embodiment can be obtained by using a gate electrode, an emitter electrode and an external base electrode having a two-layer structure made of high melting point metal silicide and polysilicon.
【０１０７】また、上記実施例では、図４９を参照し
て、コレクタ電極７９を、エミッタ電極３８の形成時
に、パターン状の電極として形成した場合を例示した
が、この発明はこれに限られるものでない。すなわち、
パターン状のコレクタ電極を形成するかわりに、コレク
タ引出部１８に至るコンタクトホールを保護絶縁膜３９
中に形成し、このコンタクトホールを通って、直接、電
極配線４０をコレクタ引出部１８に接続してもよい。In the above embodiment, referring to FIG. 49, the case where collector electrode 79 was formed as a patterned electrode when forming emitter electrode 38 was exemplified, but the present invention is not limited to this. Not. That is,
Instead of forming a patterned collector electrode, a contact hole reaching the collector lead-out portion 18 is formed by a protective insulating film 39.
Alternatively, the electrode wiring 40 may be directly connected to the collector lead-out portion 18 through this contact hole.
【０１０８】また、上記実施例では、バイポーラのエミ
ッタ形成時に、高温で短時間のアニールを行ない、エミ
ッタ抵抗を低減させる方法を例示したが、この発明はこ
れに限られるものでなく、保護絶縁膜を堆積した後、一
括して熱処理を行なってもよい。Further, in the above-described embodiment, the method of reducing the emitter resistance by performing annealing at a high temperature for a short time at the time of forming the bipolar emitter has been exemplified. However, the present invention is not limited to this. , A heat treatment may be performed at once.
【０１０９】実施例６ 本実施例は、実施例２と同様、リソグラフィ技術を１回
少なくすることができるように改良された、Ｂｉ−ＣＭ
ＯＳの製造方法に係るものである。図７４〜図７６に示
す工程は、実施例１における図１〜図３に示す工程と同
一であるので、相当する部分には同一の参照番号を付
し、その説明を繰り返さない。 Embodiment 6 In this embodiment, as in Embodiment 2, the Bi-CM is improved so that the lithography technique can be reduced by one time.
It relates to a method for manufacturing an OS. Since the steps shown in FIGS. 74 to 76 are the same as the steps shown in FIGS. 1 to 3 in the first embodiment, the corresponding portions are denoted by the same reference numerals and description thereof will not be repeated.
【０１１０】図７７を参照して、ＣＶＤ法を用いて、第
２多結晶シリコン膜５５上に、厚さ２００ｎｍの窒化膜
５７１を堆積する。その後、形成すべき外部ベース電極
の上にレジストが残るようなレジストパターン５９を形
成する。図７７と図７８を参照て、レジストパターン５
９を用いて、窒化膜５７１と第２多結晶シリコン膜５５
をパターニングする。図７８と図７９を参照して、窒化
膜５７１の上のレジストパターン５９を除去する。活性
領域Ａ3 の一部にＢＦ2 をイオン注入し（注入エネルギ
２０ＫｅＶ，ドーズ量５×１０13ｃｍ-2）、真性ベース
領域５５ｂを形成する。Referring to FIG. 77, a 200-nm-thick nitride film 571 is deposited on second polycrystalline silicon film 55 by using the CVD method. Thereafter, a resist pattern 59 is formed so that the resist remains on the external base electrode to be formed. Referring to FIGS. 77 and 78, resist pattern 5
9, nitride film 571 and second polysilicon film 55
Is patterned. Referring to FIGS. 78 and 79, resist pattern 59 on nitride film 571 is removed. BF 2 is ion-implanted into a part of the active region A 3 (implantation energy: 20 KeV, dose: 5 × 10 13 cm −2 ) to form an intrinsic base region 55b.
【０１１１】図８０を参照して、外部ベース電極５５の
側壁に、窒化膜で形成されたサイドウォールスペーサ６
５１を形成する。サイドウォールスペーサ６５１は、シ
リコン基板１の上全面に、窒化膜を形成し、これを異方
性エッチングすることによって形成される。Referring to FIG. 80, the side wall spacer 6 formed of a nitride film is formed on the side wall of the external base electrode 55.
51 are formed. The sidewall spacer 651 is formed by forming a nitride film on the entire upper surface of the silicon substrate 1 and anisotropically etching the nitride film.
【０１１２】図８０と図８１を参照して、フッ酸を用い
て、酸化膜５３を除去する。窒化膜５７１，６５１は、
フッ酸ではエッチングされない。それゆえ、バイポーラ
トランジスタ領域を、レジストでマスクする必要がない
ため、リソグラフィ技術が１回減少する。Referring to FIGS. 80 and 81, oxide film 53 is removed using hydrofluoric acid. The nitride films 571 and 651 are
It is not etched with hydrofluoric acid. Therefore, there is no need to mask the bipolar transistor region with a resist, and the lithography technique is reduced once.
【０１１３】図８２を参照して、第１多結晶シリコン膜
５１およびエミッタ領域４８に接触するように、第３多
結晶シリコン膜６３を形成する。その後、図３５〜図４
３に示す工程と同様の工程を経ると、図８３に示す、Ｂ
ｉ−ＣＭＯＳが完成する。この実施例によると、図８３
を参照して、外部ベース電極５５が、窒化膜６５１，５
７１で覆われた、半導体装置が得られる。Referring to FIG. 82, a third polysilicon film 63 is formed to be in contact with first polysilicon film 51 and emitter region 48. Then, FIG. 35 to FIG.
After the same step as the step shown in FIG. 3, B shown in FIG.
The i-CMOS is completed. According to this embodiment, FIG.
, External base electrode 55 is formed of nitride films 651, 5
A semiconductor device covered with 71 is obtained.
【０１１４】実施例７ 実施例６に係る装置では、図８３を参照して、外部ベー
ス電極５５の側壁に窒化膜のサイドウォールスペーサ６
５１を形成したので、エミッタ−ベース接合部が窒化膜
と接しており、表面再結合電流が増大し、ひいては低電
流側での電流増幅率（ｈFE）の低下が予想される。本実
施例は、この点を改善するために、外部ベース電極５５
の側壁に形成するサイドウォールスペーサを、窒化膜／
酸化膜の２層構造にしたものである。以下、その製造方
法について説明する。 Embodiment 7 In the device according to Embodiment 6, referring to FIG. 83, the side wall spacer 6 made of a nitride film is formed on the side wall of the external base electrode 55.
Since 51 is formed, the emitter-base junction is in contact with the nitride film, the surface recombination current is increased, and the current amplification factor (h FE ) on the low current side is expected to decrease. In this embodiment, in order to improve this point, the external base electrode 55 is used.
The side wall spacer formed on the side wall of the nitride film /
It has a two-layer structure of an oxide film. Hereinafter, the manufacturing method will be described.
【０１１５】図７４〜図７９と同一の工程を経て、図８
４に示す半導体装置を得る。図８４を参照して、酸化性
雰囲気で活性領域Ａ3 の一部に膜厚８ｎｍの酸化膜４５
を形成する。このときに、外部ベース電極５５中に含ま
れているボロンが活性領域Ａ3 内に拡散し、外部ベース
領域５５ａが形成される。さらに、活性領域Ａ3 の一部
にＢＦ2 をイオン注入し（注入エネルギ２０ＫｅＶ，ド
ーズ量５×１０13ｃｍ-2）、真性ベース領域５５ｂを形
成する。Through the same steps as in FIGS. 74 to 79, FIG.
The semiconductor device shown in FIG. Referring to FIG. 84, oxide film thickness 8nm in part of the active region A 3 in an oxidizing atmosphere film 45
To form At this time, boron contained in the external base electrode 55 is diffused into the active region A 3, the external base region 55a is formed. Further, BF 2 is ion-implanted into part of the active region A 3 (implantation energy: 20 KeV, dose: 5 × 10 13 cm −2 ) to form the intrinsic base region 55b.
【０１１６】その後、図８５を参照して、外部ベース電
極５５の側壁に、ＴＥＯＳから形成されるサイドウォー
ルスペーサ８３を形成する。サイドウォールスペーサ８
３は、シリコン基板１の上全面にＴＥＯＳ膜を形成し、
該ＴＥＯＳ膜を異方性エッチングすることによって形成
される。その後、ＴＥＯＳで形成されるサイドウォール
スペーサ８３の側壁に、窒化膜で形成されたサイドウォ
ールスペーサ８４を形成する。Thereafter, referring to FIG. 85, sidewall spacers 83 made of TEOS are formed on the side walls of external base electrode 55. Sidewall spacer 8
3, a TEOS film is formed on the entire surface of the silicon substrate 1;
The TEOS film is formed by anisotropic etching. After that, a sidewall spacer 84 formed of a nitride film is formed on a side wall of the sidewall spacer 83 formed of TEOS.
【０１１７】サイドウォールスペーサ８４の形成は、シ
リコン基板１の表面全面に窒化膜を形成し、これを異方
性エッチングすることによって行なわれる。The sidewall spacers 84 are formed by forming a nitride film on the entire surface of the silicon substrate 1 and anisotropically etching the nitride film.
【０１１８】図８５と図８６を参照して、フッ酸を用い
て、酸化膜５３を除去する。図８７を参照して、第１多
結晶シリコン膜５１およびエミッタ領域４８に接触する
ように、第３多結晶シリコン膜６３を形成する。その
後、実施例６と同様に、図８３に示す工程と同一の工程
を経ることにより、図８８に示すＢｉ−ＣＭＯＳの素子
が完成する。Referring to FIGS. 85 and 86, oxide film 53 is removed using hydrofluoric acid. Referring to FIG. 87, a third polysilicon film 63 is formed so as to be in contact with first polysilicon film 51 and emitter region 48. Thereafter, similarly to the sixth embodiment, the Bi-CMOS element shown in FIG. 88 is completed through the same steps as those shown in FIG.
【０１１９】実施例８ 実施例１〜実施例７までは、真性ベース領域５５ｂの形
成を、外部ベース電極５５の側壁にサイドウォールスペ
ーサを形成する前に行なっていた。しかし、図８５を参
照して、窒化膜（８４）／ＴＥＯＳ（８３）を形成した
後、Ｂ2 Ｈ6 のガスを用いて、７００〜９００℃で、こ
のガスを気相拡散させることによって、真性ベース領域
を形成してもよい。この場合、サイドウォールスペーサ
は窒化膜８４，５７１によって形成されているため、サ
イドウォールスペーサがエッチングされることはない。
したがって、エミッタ−ベース間距離が変動することは
ない。 Embodiment 8 In Embodiments 1 to 7, the formation of the intrinsic base region 55b was performed before the formation of the sidewall spacer on the side wall of the external base electrode 55. However, referring to FIG. 85, after a nitride film (84) / TEOS (83) is formed, the gas is diffused in a gas phase at 700 to 900 ° C. using a B 2 H 6 gas. An intrinsic base region may be formed. In this case, since the sidewall spacer is formed by the nitride films 84 and 571, the sidewall spacer is not etched.
Therefore, the distance between the emitter and the base does not change.
【０１２０】図８９に、気相拡散を行なう装置の概略図
を示す。なお、窒化膜８４／ＴＥＯＳ膜８３において、
ＴＥＯＳ膜８３中に、ボロンを添加してもよい。FIG. 89 is a schematic view of an apparatus for performing gas phase diffusion. Note that, in the nitride film 84 / TEOS film 83,
Boron may be added to the TEOS film 83.
【０１２１】実施例１〜実施例７までにおいては、外部
ベース電極の側壁にサイドウォールスペーサを形成する
前に、真性ベース領域を形成していたので、ＲＩＥによ
るサイドウォールスペーサの形成時に、真性ベース領域
がエッチングされ、ひいては、電流増幅率（ｈFE）がば
らつく要因になっていた。In the first to seventh embodiments, the intrinsic base region is formed before the sidewall spacer is formed on the side wall of the external base electrode. The region was etched, which in turn caused the current amplification factor (h FE ) to vary.
【０１２２】本実施例では、サイドウォール形成後に、
真性ベース領域を形成しているので、電流増幅率のばら
つきが低減される。In this embodiment, after the formation of the sidewall,
Since the intrinsic base region is formed, variation in the current amplification factor is reduced.
【０１２３】実施例９ バイポーラトランジスタを用いる回路では、精度のよい
抵抗が必要である。本実施例は、同一基板上に、抵抗が
形成された、Ｂｉ−ＣＭＯＳデバイスの製造方法に関す
る。 Embodiment 9 In a circuit using a bipolar transistor, an accurate resistor is required. The present embodiment relates to a method for manufacturing a Bi-CMOS device in which a resistor is formed on the same substrate.
【０１２４】図９０を参照して、Ｐ型シリコン基板１
に、Ｎ+ 埋込層４およびＰ+ 埋込層６を形成した後、シ
リコン基板１の上にエピタキシャル層Ｅｐを形成する。
エピタキシャル層Ｅｐ中に、Ｎウェル９、Ｐウェル１
１、フィールド酸化膜１５およびコレクタ引出部１８を
形成する。フィールド酸化膜１５の上に、酸化膜７０が
その上に形成されたポリシリコン抵抗７１を形成する。
バイポーラトランジスタを形成する領域に、その上に酸
化膜７０が形成された外部ベース電極５５を形成する。
外部ベース電極５５とポリシリコン抵抗７１の形成は、
シリコン基板１の上全面に順次形成されたＰ型ドープト
ポリシリコンおよび第１の酸化膜を、リソグラフィ技術
により、選択的にエッチングすることによって形成され
る。Ｐ型ドープトポリシリコンはイオン注入で形成して
もよく、ＣＶＤ法でポリシリコンを堆積中に、Ｂ2 Ｈ6
ガスを混入させて形成してもよい。Referring to FIG. 90, P-type silicon substrate 1
After forming an N + buried layer 4 and a P + buried layer 6, an epitaxial layer Ep is formed on the silicon substrate 1.
In the epitaxial layer Ep, N well 9 and P well 1
1. A field oxide film 15 and a collector lead-out portion 18 are formed. On the field oxide film 15, an oxide film 70 forms a polysilicon resistor 71 formed thereon.
An external base electrode 55 on which an oxide film 70 is formed is formed in a region where a bipolar transistor is to be formed.
The formation of the external base electrode 55 and the polysilicon resistor 71
The P-type doped polysilicon and the first oxide film sequentially formed on the entire upper surface of the silicon substrate 1 are formed by selectively etching by a lithography technique. P-type doped polysilicon may be formed by ion implantation, and B 2 H 6
It may be formed by mixing a gas.
【０１２５】図９１を参照して、リソグラフィ技術を用
いて、外部ベース電極５５中に真性ベース領域５５ｂの
表面を露出させるための開口部を形成する。開口部内に
Ｐ型不純物を注入し、真性ベース領域５５ｂを形成す
る。シリコン基板１の表面全面に、第２の酸化膜を堆積
し、これを反応性イオンエッチングすることにより、ポ
リシリコン抵抗７１および外部ベース電極５５の側壁に
サイドウォールスペーサ６５を形成する。Referring to FIG. 91, an opening for exposing the surface of the intrinsic base region 55b is formed in the external base electrode 55 by using a lithography technique. P-type impurities are implanted into the opening to form an intrinsic base region 55b. A second oxide film is deposited on the entire surface of the silicon substrate 1 and is subjected to reactive ion etching to form sidewall spacers 65 on the side surfaces of the polysilicon resistor 71 and the external base electrode 55.
【０１２６】図９２を参照して、電界効果トランジスタ
を形成する領域に、ゲート絶縁膜２１を形成する。ゲー
ト絶縁膜２１は、シリコン基板１の表面を酸化すること
によって形成される。ゲート絶縁膜２１に接触するよう
に、電界効果トランジスタを形成する領域に、第１多結
晶シリコン膜５１を形成する。第１の多結晶シリコン膜
５１は、リソグラフィ技術によって形成される。第１の
多結晶シリコン膜５１および真性ベース領域５５ｂに接
触するように、シリコン基板１の上に第２多結晶シリコ
ン膜６３を堆積する。Referring to FIG. 92, a gate insulating film 21 is formed in a region where a field effect transistor is to be formed. Gate insulating film 21 is formed by oxidizing the surface of silicon substrate 1. A first polysilicon film 51 is formed in a region where a field-effect transistor is to be formed so as to be in contact with gate insulating film 21. First polycrystalline silicon film 51 is formed by a lithography technique. A second polycrystalline silicon film 63 is deposited on silicon substrate 1 so as to be in contact with first polycrystalline silicon film 51 and intrinsic base region 55b.
【０１２７】図９２と図９３を参照して、レジストパタ
ーン１７を用いるリソグラフィ技術により、第１の多結
晶シリコン膜５１と第２の多結晶シリコン膜６３をエッ
チングし、ゲート電極６７，６９とエミッタ電極３８を
形成する。Referring to FIGS. 92 and 93, first polycrystalline silicon film 51 and second polycrystalline silicon film 63 are etched by lithography using resist pattern 17 to form gate electrodes 67 and 69 and an emitter. An electrode 38 is formed.
【０１２８】その後、ポリシリコン抵抗７１の上にパタ
ーンが残るようなレジストパターン１７１を、リソグラ
フィ技術を用いて形成する。レジスト１７１をマスクに
用いて、酸化膜７０とサイドウォールスペーサ６５をエ
ッチングする。Thereafter, a resist pattern 171 such that a pattern remains on the polysilicon resistor 71 is formed by using a lithography technique. The oxide film 70 and the sidewall spacers 65 are etched using the resist 171 as a mask.
【０１２９】その後、ＬＤＤ構造を形成するために、Ｎ
ＭＯＳＦＥＴおよびＰＭＯＳＦＥＴを形成する部分にそ
れぞれリンイオン、ボロンイオンを注入する。After that, in order to form an LDD structure, N
Phosphorus ions and boron ions are implanted into portions where MOSFETs and PMOSFETs are to be formed, respectively.
【０１３０】図９４を参照して、ゲート電極６７、ゲー
ト電極６９およびエミッタ電極３８の側壁に、サイドウ
ォールスペーサ７７を形成する。サイドウォールスペー
サ７７の形成は、シリコン基板１の表面全面に、酸化膜
を堆積し、この酸化膜を反応性イオンエッチングするこ
とによって行なう。サイドウォールスペーサ７７をマス
クにして、イオン注入を行なうことにより、Ｎ型および
Ｐ型ソース・ドレイン領域８９，９１を形成する（その
詳細は、実施例１−８と同様であるので、その説明を繰
り返さない）。その後、シリコン基板１の表面全面に、
チタンをスパッタ法により、シリコン基板１の表面全面
に堆積し、その後熱処理することによって、ソース・ド
レイン領域８９，９１の表面、ゲート電極６７，６９の
表面およびエミッタ電極３８の表面を、チタンシリサイ
ド化（９３）する。Referring to FIG. 94, side wall spacers 77 are formed on the side walls of gate electrode 67, gate electrode 69 and emitter electrode. The formation of the sidewall spacers 77 is performed by depositing an oxide film on the entire surface of the silicon substrate 1 and performing reactive ion etching on the oxide film. N-type and P-type source / drain regions 89 and 91 are formed by performing ion implantation using the side wall spacer 77 as a mask. Do not repeat). Then, over the entire surface of the silicon substrate 1,
Titanium is deposited on the entire surface of the silicon substrate 1 by a sputtering method, and then is heat-treated, so that the surfaces of the source / drain regions 89 and 91, the surfaces of the gate electrodes 67 and 69, and the surface of the emitter electrode 38 are titanium silicide (93).
【０１３１】図９５を参照して、ポリシリコン抵抗７
１、ゲート電極６７，６９、外部ベース電極５５および
エミッタ電極３８を覆うように、シリコン基板１の表面
に保護絶縁膜３９を形成する。保護絶縁膜３９中に、ポ
リシリコン抵抗７１、バイポーラトランジスタおよびＣ
ＭＯＳＦＥＴに電極配線を接続するためのコンタクトホ
ールを形成する。コンタクトホールを通って、ＣＭＯＳ
ＦＥＴ、ポリシリコン抵抗およびバイポーラトランジス
タに電気的に接続される電極配線４０を形成する。Referring to FIG. 95, polysilicon resistor 7
1. A protective insulating film 39 is formed on the surface of the silicon substrate 1 so as to cover the gate electrodes 67 and 69, the external base electrode 55 and the emitter electrode 38. A polysilicon resistor 71, a bipolar transistor and C
A contact hole for connecting an electrode wiring to the MOSFET is formed. Through contact hole, CMOS
An electrode wiring 40 electrically connected to the FET, the polysilicon resistor, and the bipolar transistor is formed.
【０１３２】実施例１０ 本実施例は、実施例９を改善させたものである。実施例
９に係る方法においては、図９３を参照して、外部ベー
ス電極５５の表面を露出させるために、ポリシリコン抵
抗７１の上にレジスト１７１を設ける必要があり、リソ
グラフィ技術が煩雑になるという欠点がある。本実施例
は、リソグラフィ技術の工程を少なくさせる方法に関す
る。 Embodiment 10 This embodiment is an improvement of Embodiment 9. In the method according to the ninth embodiment, referring to FIG. 93, in order to expose the surface of external base electrode 55, it is necessary to provide resist 171 on polysilicon resistor 71, which makes the lithography technique complicated. There are drawbacks. The present embodiment relates to a method for reducing the number of steps of the lithography technique.
【０１３３】図９６を参照して、シリコン基板１に、Ｎ
+ 埋込層４と、Ｐ+ 埋込層６を形成する。その後、シリ
コン基板１の上にｎ- 型のエピタキシャル層Ｅｐを形成
する。エピタキシャル層Ｅｐ中に、Ｎウェル９、Ｐウェ
ル１１、フィールド酸化膜１５、コレクタ引出部１８を
形成する。ＣＭＯＳ形成領域に、ゲート絶縁膜２１を形
成し、第１の多結晶シリコン膜５１、窒化膜７３、酸化
膜７４を順次形成する。これらの膜は、リソグラフィ技
術によって形成される。Referring to FIG. 96, a silicon substrate 1
A + buried layer 4 and a P + buried layer 6 are formed. Thereafter, an n − -type epitaxial layer Ep is formed on the silicon substrate 1. An N well 9, a P well 11, a field oxide film 15, and a collector lead-out portion 18 are formed in the epitaxial layer Ep. A gate insulating film 21 is formed in a CMOS formation region, and a first polycrystalline silicon film 51, a nitride film 73, and an oxide film 74 are sequentially formed. These films are formed by a lithography technique.
【０１３４】その後、図９７を参照して、ポリシリコン
抵抗７１と外部ベース電極５５を形成するために、第２
のポリシリコン膜を、シリコン基板１の表面全面に堆積
する（図示せず）。第２のポリシリコン中であって、ポ
リシリコン抵抗を形成する部分および外部ベース領域を
形成する部分に、所望の不純物を注入する。注入条件
は、たとえば、ボロンの場合、注入エネルギ１０ｋｅＶ
であり、注入濃度は４×１０15個／ｃｍ2 である。第２
のポリシリコンの上に、上記第２のポリシリコン中に注
入された不純物がｎ- のエピタキシャル層Ｅｐに拡散し
ないような堆積温度で、酸化膜を形成する。Thereafter, referring to FIG. 97, in order to form a polysilicon resistor 71 and an external base electrode 55, a second
Is deposited on the entire surface of the silicon substrate 1 (not shown). Desired impurities are implanted into a portion of the second polysilicon where a polysilicon resistor is formed and a portion where an external base region is formed. The implantation conditions are, for example, in the case of boron, an implantation energy of 10 keV.
And the implantation concentration is 4 × 10 15 / cm 2 . Second
An oxide film is formed on the polysilicon at a deposition temperature at which the impurities implanted in the second polysilicon do not diffuse into the n − epitaxial layer Ep.
【０１３５】図９７を参照して、上述のように堆積され
た第２のポリシリコン層と酸化膜を、リソグラフィ技術
を用いて、パターニングすることによって、酸化膜７０
がその上に形成されたポリシリコン抵抗７１をフィール
ド酸化膜１５の上に形成し、かつ、その上に酸化膜７０
が形成された外部ベース電極５５をバイポーラトランジ
スタ部に形成する。次に、図９８を参照して、真性ベー
ス領域の表面を露出させるように、酸化膜７０がその上
に形成された外部ベース電極５５をリソグラフィ技術を
用いて、エッチングする。真性ベース領域の表面を酸化
した後、該表面にＰ型不純物として、ＢＦ2 イオンを、
注入エネルギ３０ｋｅＶ、濃度５×１０13個／ｃｍ2 の
条件で注入する。その後、図９８を参照して、シリコン
基板１の上全面に酸化膜を堆積し（図示せず）、この酸
化膜を異方性エッチングすることにより、ポリシリコン
抵抗７１および外部ベース電極５５の側壁にサイドウォ
ールスペーサ７７を形成する。この異方性エッチング時
に、ＣＭＯＳ領域を覆う酸化膜３２もまた、除去され
る。熱リン酸で、ＭＯＳ領域を覆う窒化膜７３を除去す
る。Referring to FIG. 97, an oxide film 70 is formed by patterning the second polysilicon layer and the oxide film deposited as described above using a lithography technique.
Forms a polysilicon resistor 71 formed thereon on the field oxide film 15 and an oxide film 70
Is formed on the bipolar transistor portion. Next, referring to FIG. 98, the external base electrode 55 on which the oxide film 70 is formed is etched by lithography so as to expose the surface of the intrinsic base region. After oxidizing the surface of the intrinsic base region, BF 2 ions are added to the surface as P-type impurities,
The implantation is performed under conditions of an implantation energy of 30 keV and a concentration of 5 × 10 13 / cm 2 . Thereafter, referring to FIG. 98, an oxide film is deposited on the entire upper surface of silicon substrate 1 (not shown), and this oxide film is anisotropically etched to form polysilicon resistor 71 and side walls of external base electrode 55. Then, a sidewall spacer 77 is formed. During this anisotropic etching, the oxide film 32 covering the CMOS region is also removed. The nitride film 73 covering the MOS region is removed with hot phosphoric acid.
【０１３６】図９９を参照して、第１の多結晶シリコン
膜５１に接触するように、かつ、真性ベース領域に接触
するように第３のポリシリコン膜７５を、シリコン基板
１の表面全面に堆積する。第３のポリシリコン膜７５中
に、高濃度のＡｓを注入する。ゲート電極の上、ポリシ
リコン抵抗の上、エミッタ電極の上部分にレジスト膜が
残るようなレジストパターン７６を、シリコン基板１の
上に形成する。図９９と図１００を参照して、レジスト
パターン７６をマスクにして、第３のポリシリコン膜７
５、第１の多結晶シリコン膜５１をエッチングし、続い
て、外部ベース電極５５上の酸化膜、ポリシリコン抵抗
のコンタクト部７０ａの上の酸化膜およびゲート絶縁膜
１４をエッチングする。これによって、ゲート電極６
７，６９、導電体パターン６８およびエミッタ電極３８
が得られる。レジスト７６を除去する。Referring to FIG. 99, a third polysilicon film 75 is formed on the entire surface of silicon substrate 1 so as to be in contact with first polycrystalline silicon film 51 and in contact with the intrinsic base region. accumulate. A high concentration of As is implanted into the third polysilicon film 75. A resist pattern 76 is formed on the silicon substrate 1 such that a resist film remains on the gate electrode, on the polysilicon resistor, and on the emitter electrode. Referring to FIGS. 99 and 100, third polysilicon film 7 is formed using resist pattern 76 as a mask.
5. The first polycrystalline silicon film 51 is etched, and then the oxide film on the external base electrode 55, the oxide film on the contact portion 70a of the polysilicon resistor, and the gate insulating film 14 are etched. Thereby, the gate electrode 6
7, 69, conductor pattern 68 and emitter electrode 38
Is obtained. The resist 76 is removed.
【０１３７】図１００を参照して、ＬＤＤ構造を形成す
るために、ＮＭＯＳ、ＰＭＯＳ部分に、各々、低濃度の
ｎ型不純物、低濃度のｐ型不純物注入を行なう。その
後、シリコン基板１の表面全面に、第４の酸化膜を堆積
し、これを反応性イオンエッチングすることによって、
ゲート電極６７，６９の側壁、エミッタ電極３８の側壁
およびポリシリコン抵抗７１の側壁に、サイドウォール
スペーサ７７を形成する。サイドウォールスペーサ７７
をマスクにして、ＮＭＯＳ部に高濃度のｎ型不純物イオ
ンを注入し、その後、ＰＭＯＳ部に高濃度のｐ型不純物
を注入する。全面にチタンをスパッタ法により堆積し、
露出面をシリサイド化する。Referring to FIG. 100, in order to form an LDD structure, low-concentration n-type impurities and low-concentration p-type impurities are implanted into the NMOS and PMOS portions, respectively. Thereafter, a fourth oxide film is deposited on the entire surface of the silicon substrate 1 and is subjected to reactive ion etching to thereby form a fourth oxide film.
Sidewall spacers 77 are formed on the side walls of the gate electrodes 67 and 69, the side wall of the emitter electrode 38, and the side wall of the polysilicon resistor 71. Side wall spacer 77
Is used as a mask, high-concentration n-type impurity ions are implanted into the NMOS portion, and then high-concentration p-type impurities are implanted into the PMOS portion. Titanium is deposited on the entire surface by sputtering,
The exposed surface is silicided.
【０１３８】図１０１を参照して、ゲート電極６７，６
９、ポリシリコン抵抗７１、導電体パターン６８、外部
ベース電極５５、エミッタ電極３８を覆うように、シリ
コン基板１の上に保護絶縁膜３９を形成する。保護絶縁
膜３９中に、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、ポリシ
リコン抵抗、バイポーラトランジスタに電極配線を接続
するためのコンタクトホールを形成する。コンタクトホ
ールを通って、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴ、ポリ
シリコン抵抗、バイポーラトランジスタに電気的に接続
される電極配線４０を形成する。本実施例によると、外
部ベース電極５５の表面を露出させるためのエッチング
時に、ポリシリコン抵抗７１の上の酸化膜７０が、導電
体パターン６８で保護される。したがって、リソグラフ
ィ工程が１回減少する。Referring to FIG. 101, gate electrodes 67, 6
9, a protective insulating film 39 is formed on the silicon substrate 1 so as to cover the polysilicon resistor 71, the conductor pattern 68, the external base electrode 55, and the emitter electrode 38. A contact hole for connecting an electrode wiring to an NMOSFET, a PMOSFET, a polysilicon resistor, and a bipolar transistor is formed in the protective insulating film 39. An electrode wiring 40 electrically connected to the NMOSFET, the PMOSFET, the polysilicon resistor, and the bipolar transistor is formed through the contact hole. According to this embodiment, the oxide film 70 on the polysilicon resistor 71 is protected by the conductor pattern 68 during the etching for exposing the surface of the external base electrode 55. Therefore, the number of lithography steps is reduced by one.
【０１３９】図１０２は、図１０１に示す半導体装置
の、ポリシリコン抵抗７１の部分の平面図てある。ポリ
シリコン抵抗７１の上に、導電体パターン６８が設けら
れている。FIG. 102 is a plan view of the polysilicon resistor 71 of the semiconductor device shown in FIG. A conductor pattern 68 is provided on the polysilicon resistor 71.
【０１４０】実施例１１ 図１０３は、実施例１１に係るＢｉ−ＣＭＯＳデバイス
の断面図である。本実施例にかかる装置は、ポリシリコ
ン抵抗７１を下部電極とし、ゲート電極６８を上部電極
として、容量が形成されてなる、Ｂｉ−ＣＭＯＳデバイ
スである。実施例１０に係る装置では、ポリシリコン抵
抗の上に設けられる導電パターンに、コンタクトを設け
ていなかった。しかし、容量として用いる場合には、図
１０３に示すように、コンタクトを形成する必要があ
る。高容量を実現するために、コンタクト直下の酸化膜
７７を薄く形成する。薄い酸化膜７７の形成は、実施例
１０と同様に、まず、厚い酸化膜７０をポリシリコン抵
抗７１の上に形成し、この厚い酸化膜７０を、リソグラ
フィ技術を用いて、エッチングすることによって形成さ
れる。その他の製造工程は、実施例１０と同様である。 Embodiment 11 FIG. 103 is a sectional view of a Bi-CMOS device according to Embodiment 11. The device according to the present embodiment is a Bi-CMOS device in which a capacitance is formed using the polysilicon resistor 71 as a lower electrode and the gate electrode 68 as an upper electrode. In the device according to Example 10, no contact was provided in the conductive pattern provided on the polysilicon resistor. However, when it is used as a capacitor, it is necessary to form a contact as shown in FIG. In order to realize a high capacity, the oxide film 77 immediately below the contact is formed thin. The thin oxide film 77 is formed by forming a thick oxide film 70 on the polysilicon resistor 71 and etching the thick oxide film 70 by using a lithography technique, as in the tenth embodiment. Is done. Other manufacturing steps are the same as those in the tenth embodiment.
【０１４１】実施例１２ 図１０４は、実施例１２に係るＢｉ−ＣＭＯＳの断面図
である。本実施例では、図１０４を参照して、ポリシリ
コン抵抗７１を、ソース・ドレイン領域として利用した
薄膜トランジスタ（ＴＦＴ）を備える。次に、実施例１
２に係るＢｉ−ＣＭＯＳの製造方法について説明する。 Embodiment 12 FIG. 104 is a sectional view of a Bi-CMOS according to the twelfth embodiment. In this embodiment, referring to FIG. 104, a thin film transistor (TFT) using polysilicon resistor 71 as a source / drain region is provided. Next, Example 1
2 will be described.
【０１４２】図１０５を参照して、酸化膜７４を、窒化
膜７３の上に形成するまでの工程は、実施例１１と同様
である。酸化膜７４を覆うように、シリコン基板１の表
面全面にアモルファスシリコン７８を形成する。アモル
ファスシリコン７８を選んだのは、ポリシリコンの粒径
を大きくするためである。大粒径のポリシリコンは、ト
ランジスタの移動度を増加させるだけでなく、ベース抵
抗の低減を図ることができる。Referring to FIG. 105, the steps until oxide film 74 is formed on nitride film 73 are the same as those in the eleventh embodiment. Amorphous silicon 78 is formed on the entire surface of silicon substrate 1 so as to cover oxide film 74. The reason why the amorphous silicon 78 is selected is to increase the grain size of the polysilicon. Polysilicon having a large grain size can not only increase the mobility of the transistor but also reduce the base resistance.
【０１４３】アモルファスシリコン７８の上であって、
薄膜トランジスタを形成する予定領域に、レジスト７９
を形成する。レジスト７９をマスクにして、アモルファ
スシリコン７８中に、ボロンを注入する（濃度４×１０
15個／ｃｍ2 ）。レジスト７９を除去する。On the amorphous silicon 78,
A resist 79 is formed in a region where a thin film transistor is to be formed.
To form Using the resist 79 as a mask, boron is implanted into the amorphous silicon 78 (at a concentration of 4 × 10
15 pieces / cm 2 ). The resist 79 is removed.
【０１４４】図１０６を参照して、アモルファスポリシ
リコン７８の上に、第２の酸化膜８０を堆積する。リソ
グラフィ技術を用いて、第２の酸化膜８０とアモルファ
スシリコン７８を選択的にエッチングし、真性ベース形
成領域５５ｂの表面を露出させる開口部を形成する。真
性ベース形成領域５５ｂに、たとえば、Ｐ型不純物とし
てＢＦ2 イオンを、注入条件３０ｋｅＶ，濃度５×１０
13個／ｃｍ2 で注入する。その後、シリコン基板１の表
面全面に第３の酸化膜を堆積し（図示せず）、この第３
の酸化膜に異方性エッチングを施して、上記開口部の側
壁にサイドウォールスペーサ９１を形成する。第３の酸
化膜の異方性エッチングは、エミッタ部となるシリコン
面を露出させるように行なう。Referring to FIG. 106, a second oxide film 80 is deposited on amorphous polysilicon 78. The second oxide film 80 and the amorphous silicon 78 are selectively etched using a lithography technique to form an opening exposing the surface of the intrinsic base formation region 55b. For example, BF 2 ions are implanted into the intrinsic base formation region 55b as P-type impurities at an implantation condition of 30 keV and a concentration of 5 × 10
Implant at 13 / cm 2 . Thereafter, a third oxide film is deposited on the entire surface of the silicon substrate 1 (not shown).
The oxide film is anisotropically etched to form sidewall spacers 91 on the side walls of the opening. The anisotropic etching of the third oxide film is performed so as to expose the silicon surface serving as the emitter.
【０１４５】図１０７を参照して、外部ベース電極の
上、および薄膜トランジスタを形成する領域の上にレジ
スト９２を設ける。Referring to FIG. 107, a resist 92 is provided on an external base electrode and a region where a thin film transistor is to be formed.
【０１４６】図１０７および図１０８を参照して、レジ
スト９２をマスクにして、第２の酸化膜８０とアモルフ
ァスシリコン７８をエッチングする。レジスト９２を除
去する。Referring to FIGS. 107 and 108, second oxide film 80 and amorphous silicon 78 are etched using resist 92 as a mask. The resist 92 is removed.
【０１４７】図１０８と図１０９を参照して、薄膜トラ
ンジスタ（ＴＦＴ）を形成する予定の領域に開口部９３
ａを有するレジストパターン９３をシリコン基板１の上
に形成する。レジストパターン９３をマスクにして、ポ
リシリコン抵抗７１の上の第２の酸化膜８０をエッチン
グ除去する。レジストパターン９３をマスクにして、し
きい値電圧調整用のイオン、たとえばリンを、１×１０
12個／ｃｍ2 の濃度で、ポリシリコン抵抗７１中に注入
する。レジスト９３を除去する。Referring to FIGS. 108 and 109, an opening 93 is formed in a region where a thin film transistor (TFT) is to be formed.
A resist pattern 93 having a is formed on the silicon substrate 1. Using the resist pattern 93 as a mask, the second oxide film 80 on the polysilicon resistor 71 is removed by etching. Using resist pattern 93 as a mask, ions for adjusting threshold voltage, for example, phosphorus
A concentration of 12 / cm 2 is implanted into the polysilicon resistor 71. The resist 93 is removed.
【０１４８】図１１０を参照して、ポリシリコン抵抗７
１を被覆するように、薄い酸化膜であるゲート酸化膜９
４を形成する。ゲート酸化膜９４の形成は、シリコン基
板１の上全面に形成された酸化膜をリソグラフィ技術に
より、選択的に異方性エッチングすることにより行なわ
れる。その際、ＭＯＳ領域を覆う酸化膜７４も除去され
る。最後に熱リン酸で、ＭＯＳ領域を覆う窒化膜７３を
除去する。Referring to FIG. 110, polysilicon resistance 7
1 so as to cover the gate oxide film 9 which is a thin oxide film.
4 is formed. The gate oxide film 94 is formed by selectively anisotropically etching the oxide film formed over the entire surface of the silicon substrate 1 by lithography. At this time, the oxide film 74 covering the MOS region is also removed. Finally, the nitride film 73 covering the MOS region is removed with hot phosphoric acid.
【０１４９】図１１１を参照して、シリコン基板１の上
全面に、ヒ素ドープトポリシリコン９５を堆積する。形
成する予定のゲート電極、エミッタ電極および薄膜トラ
ンジスタのゲート電極の上に、パターンが残るようなレ
ジストパターン９６を、ヒ素ドープトポリシリコン９５
の上に形成する。レジストパターン９６をマスクにし
て、ヒ素ドープトポリシリコン９５をエッチングし、続
いて、外部ベース電極５５上の酸化膜７０と、ゲート酸
化膜２１，９４をエッチングする。その後、実施例２と
同様の工程を経て、図１１２に示すＢｉ−ＣＭＯＳが完
成させる。Referring to FIG. 111, arsenic-doped polysilicon 95 is deposited on the entire upper surface of silicon substrate 1. A resist pattern 96 having a pattern remaining thereon is formed on the gate electrode, the emitter electrode, and the gate electrode of the thin film transistor to be formed by arsenic-doped polysilicon 95.
On top of. Using resist pattern 96 as a mask, arsenic-doped polysilicon 95 is etched, and then oxide film 70 on external base electrode 55 and gate oxide films 21 and 94 are etched. Thereafter, through the same steps as in the second embodiment, the Bi-CMOS shown in FIG. 112 is completed.
【０１５０】実施例１３ 実施例１３は、実施例１０の製造プロセスに、新たな工
程を追加することなく、図１１３に示すラテラルＰＮＰ
トランジスタを形成する方法に係る。本実施例では、図
１０４と図１１３を比較参照して、実施例１０のＮＰＮ
トランジスタ部分に、ラテラルＰＮＰトランジスタが形
成されている。 Embodiment 13 Embodiment 13 differs from Embodiment 10 in that the lateral PNP shown in FIG.
The present invention relates to a method for forming a transistor. In this embodiment, the NPN of the tenth embodiment is compared with FIG.
A lateral PNP transistor is formed in the transistor portion.
【０１５１】以下、図１１３に示す半導体装置の製造方
法について説明する。図１１４を参照して、ポリシリコ
ン抵抗７１と酸化膜７０を形成するまでの工程は、実施
例１０と同様である。次の工程を説明する前に、ラテラ
ルＰＮＰトランジスタを製造するにあたって注意する点
を述べる。Hereinafter, a method of manufacturing the semiconductor device shown in FIG. 113 will be described. Referring to FIG. 114, steps until a polysilicon resistor 71 and an oxide film 70 are formed are the same as in the tenth embodiment. Before explaining the next step, points to be noted in manufacturing a lateral PNP transistor will be described.
【０１５２】図１１５を参照して、ラテラルＰＮＰトラ
ンジスタの場合（ｂ）、バーチカルＮＰＮトランジスタ
（ａ）に比べ、スリット幅が狭い。それゆえ、ラテラル
ＰＮＰトランジスタの場合、外部ベース電極を２領域に
分割する必要がある。Referring to FIG. 115, in the case of the lateral PNP transistor (b), the slit width is smaller than that of the vertical NPN transistor (a). Therefore, in the case of a lateral PNP transistor, it is necessary to divide the external base electrode into two regions.
【０１５３】図１１４に戻って、外部ベース電極５５の
上に、スリット幅に相当する幅を有する開口部が設けら
れたレジストパターン９７を、シリコン基板１の表面に
形成する。レジストパターン９７をマスクにして、酸化
膜７０と外部ベース電極５５をエッチングする。実施例
１０では、次に、真性ベースのイオン注入を行なってい
たが、本実施例では、後述するように、エミッタ電極の
サイドウォール形成後に行なう。Returning to FIG. 114, a resist pattern 97 having an opening having a width corresponding to the slit width is formed on the surface of the silicon substrate 1 on the external base electrode 55. Oxide film 70 and external base electrode 55 are etched using resist pattern 97 as a mask. In the tenth embodiment, the ion implantation of the intrinsic base is performed next. However, in the present embodiment, the ion implantation is performed after the sidewall of the emitter electrode is formed, as described later.
【０１５４】図１１６を参照して、レジスト９７を除去
した後、シリコン基板１の表面全面に、第３の酸化膜９
８を堆積する。このとき、ラテラルＰＮＰトランジスタ
部は、スリット幅が狭いために、第３の酸化膜９８によ
って完全に埋込まれる。次に、反応性イオンエッチング
により第３の酸化膜９８をエッチングするのであるが、
ラテラルＰＮＰトランジスタ部においては、シリコン面
が露出しないので、真性ベースの形成のためのＢＦ
2 を、３０ｋｅＶ，５×１０13ｃｍ-2の条件で注入して
も、ＢＦ2 はＮＰＮトランジスタ部にしか注入されな
い。第３の酸化膜９８の反応性イオンエッチングの際
に、ＭＯＳ領域を覆う酸化膜７４を除去される。次に、
熱リン酸で、ＭＯＳ領域を覆う窒化膜７３を除去する。Referring to FIG. 116, after removing the resist 97, the third oxide film 9 is formed on the entire surface of the silicon substrate 1.
8 is deposited. At this time, the lateral PNP transistor portion is completely buried with the third oxide film 98 because the slit width is narrow. Next, the third oxide film 98 is etched by reactive ion etching.
Since the silicon surface is not exposed in the lateral PNP transistor portion, the BF for forming the intrinsic base is formed.
Even if 2 is implanted under the conditions of 30 keV and 5 × 10 13 cm −2 , BF 2 is implanted only into the NPN transistor portion. During the reactive ion etching of the third oxide film 98, the oxide film 74 covering the MOS region is removed. next,
The nitride film 73 covering the MOS region is removed with hot phosphoric acid.
【０１５５】図１１７を参照して、シリコン基板１の表
面全面に第３のポリシリコン膜９９を堆積する。第３の
ポリシリコン膜９９中に、高濃度のＡｓを注入する。第
３のポリシリコン膜９９の上であって、形成する予定の
ゲート電極６７，６９、ポリシリコン抵抗７１およびラ
テラルＰＮＰトランジスタのベース領域１００の上部分
に、パターンが残るような、レジストパターン１０１を
形成する。レジスト１０１をマスクにして、第３のポリ
シリコン膜９９をエッチングする。その後、実施例１０
と同様の工程を経ることにより、図１１８に示す、ラテ
ラルｐｎｐトランジスタを備えるＢｉ−ＣＭＯＳが得ら
れる。Referring to FIG. 117, a third polysilicon film 99 is deposited on the entire surface of silicon substrate 1. High concentration As is implanted into the third polysilicon film 99. A resist pattern 101 such that a pattern remains on the third polysilicon film 99 and on the gate electrodes 67 and 69 to be formed, the polysilicon resistor 71, and the base region 100 of the lateral PNP transistor. Form. Using the resist 101 as a mask, the third polysilicon film 99 is etched. Then, Example 10
By performing the same steps as those described above, a Bi-CMOS including a lateral pnp transistor shown in FIG. 118 is obtained.
【０１５６】[0156]
【０１５７】[0157]
【発明の効果】この発明の第１および第２の局面に従う
半導体装置の製造方法によれば、ゲート電極の側壁に反
応性イオンエッチングによってサイドウォールスペーサ
を形成するとき、バイポーラトランジスタの動作する部
分は、外部ベース電極およびエミッタ電極によって保護
されているため、その表面は反応性イオンエッチングに
されされない。その結果、バイポーラトランジスタの特
性の劣化のない、Ｂｉ−ＣＭＯＳが得られるという効果
を奏する。また、第２の局面に従う半導体装置の製造方
法によれば、酸化膜で第１の多結晶シリコン膜を保護し
ながら、外部ベース電極の側壁にサイドウォールスペー
サを形成するので、ＭＯＳ領域は、エッチングによる損
傷を受けない。ひいては、信頼性の高い半導体装置が得
られる。この発明の第３の局面に従う半導体装置の製造
方法によれば、第１の絶縁膜で第１導電体膜を保護しな
がら、外部ベース電極の側壁にサイドウォールスペーサ
を形成するので、ＭＯＳ領域はエッチングによる損傷を
受けない。ひいては、信頼性の高い半導体装置となる。According to the method of manufacturing a semiconductor device according to the first and second aspects of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the portion where the bipolar transistor operates is , Its surface is not subjected to reactive ion etching because it is protected by the external base electrode and the emitter electrode. As a result, it is possible to obtain a Bi-CMOS without deteriorating the characteristics of the bipolar transistor. Further, according to the method of manufacturing a semiconductor device according to the second aspect, since the sidewall spacer is formed on the side wall of the external base electrode while protecting the first polycrystalline silicon film with the oxide film, the MOS region is etched. Not be damaged by. As a result, a highly reliable semiconductor device can be obtained. According to the method of manufacturing a semiconductor device according to the third aspect of the present invention, the side wall spacer is formed on the side wall of the external base electrode while protecting the first conductor film with the first insulating film. Not damaged by etching. As a result, a highly reliable semiconductor device is obtained.
【０１５８】この発明の第３の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は、反応性イオンエッチングにさらされな
い。さらに、ソース・ドレイン領域とゲート電極がオー
バラップした電界効果トランジスタ、を備えたＢｉ−Ｃ
ＭＯＳが得られる。According to the method of manufacturing a semiconductor device according to the third aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the portion where the bipolar transistor operates is formed of the external base electrode and Because it is protected by the emitter electrode, its surface is not exposed to reactive ion etching. Further, a Bi-C having a field effect transistor in which a source / drain region and a gate electrode overlap each other.
MOS is obtained.
【０１５９】この発明の第４の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
きに、バイポーラトランジスタの動作する部分は、外部
ベース電極およびエミッタ電極によって保護されている
ため、その表面は反応性イオンエッチングにされされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、ソース・ドレ
イン領域とゲート電極がオーバラップした電界効果トラ
ンジスタを備える、Ｂｉ−ＣＭＯＳが得られる。さら
に、ソース・ドレインに高濃度不純物領域の表面および
外部ベース電極の表面をシリサイド化するので、低抵抗
のＢｉ−ＣＭＯＳが得られる。According to the method of manufacturing the semiconductor device according to the fourth aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the portion where the bipolar transistor operates is the external base electrode. And its surface is not subjected to reactive ion etching because it is protected by the emitter electrode. As a result, a Bi-CMOS without deterioration of the characteristics of the bipolar transistor can be obtained. Further, a Bi-CMOS including a field-effect transistor in which a source / drain region and a gate electrode overlap is obtained. Further, since the surface of the high-concentration impurity region and the surface of the external base electrode are silicided on the source and drain, a low-resistance Bi-CMOS can be obtained.
【０１６０】この発明の第５の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に、反応性イオン
エッチングによってサイドウォールスペーサを形成する
とき、バイポーラトランジスタの動作する部分は、外部
ベース電極およびエミッタ電極によって保護されている
ため、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、外部ベース電
極の上にタングステンシリサイドが形成されるので、低
抵抗のＢｉ−ＣＭＯＳとなる。According to the method of manufacturing the semiconductor device according to the fifth aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the portion where the bipolar transistor operates is formed of the external base electrode. And because it is protected by the emitter electrode, its surface is not exposed to reactive ion etching. As a result, a Bi-CMOS without deterioration of the characteristics of the bipolar transistor can be obtained. Furthermore, since tungsten silicide is formed on the external base electrode, a low-resistance Bi-CMOS is obtained.
【０１６１】この発明の第６の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は反応性イオンエッチングにされされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。さらに、この方法によ
ると、フィールド酸化膜の上にポリシリコン抵抗が形成
されるので、ポリシリコン抵抗を備えたＢｉ−ＣＭＯＳ
が得られる。According to the method of manufacturing a semiconductor device according to the sixth aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the portion where the bipolar transistor operates is formed of the external base electrode and Since it is protected by the emitter electrode, its surface is not subjected to reactive ion etching. As a result, a Bi-CMOS without deterioration of the characteristics of the bipolar transistor can be obtained. Further, according to this method, since a polysilicon resistor is formed on the field oxide film, the Bi-CMOS having the polysilicon resistor is formed.
Is obtained.
【０１６２】この発明の第７の局面に従う半導体装置の
製造方法によれば、ゲート電極の側壁に反応性イオンエ
ッチングによってサイドウォールスペーサを形成すると
き、バイポーラトランジスタの動作する部分は、外部ベ
ース電極およびエミッタ電極によって保護されているた
め、その表面は反応性イオンエッチングにさらされな
い。その結果、バイポーラトランジスタの特性の劣化の
ないＢｉ−ＣＭＯＳが得られる。また、この方法によれ
ば、フィールド酸化膜の上に、薄膜トランジスタが形成
されるので、薄膜トランジスタを備えたＢｉ−ＣＭＯＳ
が得られる。According to the method of manufacturing a semiconductor device according to the seventh aspect of the present invention, when the sidewall spacer is formed on the side wall of the gate electrode by reactive ion etching, the operating portion of the bipolar transistor includes the external base electrode and Because it is protected by the emitter electrode, its surface is not exposed to reactive ion etching. As a result, a Bi-CMOS without deterioration of the characteristics of the bipolar transistor can be obtained. Further, according to this method, the thin film transistor is formed on the field oxide film, so that the Bi-CMOS including the thin film transistor is formed.
Is obtained.
【図１】Ｂｉ−ＣＭＯＳが、バイポーラトランジスタと
ＣＭＯＳとを組合わせて形成されていることを説明する
ための図である。FIG. 1 is a diagram for explaining that a Bi-CMOS is formed by combining a bipolar transistor and a CMOS.
【図２】従来のＢｉ−ＣＭＯＳの断面図である。FIG. 2 is a cross-sectional view of a conventional Bi-CMOS.
【図３】従来のＢｉ−ＣＭＯＳの製造方法の第１の工程
における半導体装置の部分断面図である。FIG. 3 is a partial cross-sectional view of a semiconductor device in a first step of a conventional Bi-CMOS manufacturing method.
【図４】従来のＢｉ−ＣＭＯＳの製造方法の第２の工程
における半導体装置の部分断面図である。FIG. 4 is a partial cross-sectional view of a semiconductor device in a second step of a conventional Bi-CMOS manufacturing method.
【図５】従来のＢｉ−ＣＭＯＳの製造方法の第３の工程
における半導体装置の部分断面図である。FIG. 5 is a partial cross-sectional view of a semiconductor device in a third step of a conventional Bi-CMOS manufacturing method.
【図６】従来のＢｉ−ＣＭＯＳの製造方法の第４の工程
における半導体装置の部分断面図である。FIG. 6 is a partial cross-sectional view of a semiconductor device in a fourth step of the conventional Bi-CMOS manufacturing method.
【図７】従来のＢｉ−ＣＭＯＳの製造方法の第５の工程
における半導体装置の部分断面図である。FIG. 7 is a partial cross-sectional view of a semiconductor device in a fifth step of the conventional Bi-CMOS manufacturing method.
【図８】従来のＢｉ−ＣＭＯＳの製造方法の第６の工程
における半導体装置の部分断面図である。FIG. 8 is a partial cross-sectional view of a semiconductor device in a sixth step of the conventional Bi-CMOS manufacturing method.
【図９】従来のＢｉ−ＣＭＯＳの製造方法の第７の工程
における半導体装置の部分断面図である。FIG. 9 is a partial cross-sectional view of a semiconductor device in a seventh step of the conventional Bi-CMOS manufacturing method.
【図１０】従来のＢｉ−ＣＭＯＳの製造方法の第８の工
程における半導体装置の部分断面図である。FIG. 10 is a partial cross-sectional view of a semiconductor device in an eighth step of a conventional Bi-CMOS manufacturing method.
【図１１】従来のＢｉ−ＣＭＯＳの製造方法の第９の工
程における半導体装置の部分断面図である。FIG. 11 is a partial cross-sectional view of a semiconductor device in a ninth step of a conventional Bi-CMOS manufacturing method.
【図１２】従来のＢｉ−ＣＭＯＳの製造方法の第１０の
工程における半導体装置の部分断面図である。FIG. 12 is a partial cross-sectional view of a semiconductor device in a tenth step of a conventional Bi-CMOS manufacturing method.
【図１３】従来のＢｉ−ＣＭＯＳの製造方法の第１１の
工程における半導体装置の部分断面図である。FIG. 13 is a partial cross-sectional view of a semiconductor device in an eleventh step of a conventional Bi-CMOS manufacturing method.
【図１４】従来のＢｉ−ＣＭＯＳの製造方法の第１２の
工程における半導体装置の部分断面図である。FIG. 14 is a partial cross-sectional view of a semiconductor device in a twelfth step of a conventional Bi-CMOS manufacturing method.
【図１５】従来のＢｉ−ＣＭＯＳの製造方法の第１３の
工程における半導体装置の部分断面図である。FIG. 15 is a partial cross-sectional view of a semiconductor device in a thirteenth step of a conventional Bi-CMOS manufacturing method.
【図１６】従来のＢｉ−ＣＭＯＳの製造方法の第１４の
工程における半導体装置の部分断面図である。FIG. 16 is a partial cross-sectional view of the semiconductor device in a fourteenth step of the conventional Bi-CMOS manufacturing method.
【図１７】従来のＢｉ−ＣＭＯＳの製造方法の第１５の
工程における半導体装置の部分断面図である。FIG. 17 is a partial cross-sectional view of the semiconductor device in a fifteenth step of the conventional Bi-CMOS manufacturing method.
【図１８】従来のＢｉ−ＣＭＯＳの製造方法の第１６の
工程における半導体装置の部分断面図である。FIG. 18 is a partial cross-sectional view of a semiconductor device in a sixteenth step of the conventional Bi-CMOS manufacturing method.
【図１９】従来のＢｉ−ＣＭＯＳの製造方法の第１７の
工程における半導体装置の部分断面図である。FIG. 19 is a partial cross-sectional view of a semiconductor device in a seventeenth step of the conventional Bi-CMOS manufacturing method.
【図２０】従来のＢｉ−ＣＭＯＳの製造方法の第１８の
工程における半導体装置の部分断面図である。FIG. 20 is a partial cross-sectional view of the semiconductor device in an eighteenth step of the conventional Bi-CMOS manufacturing method.
【図２１】従来のＢｉ−ＣＭＯＳの製造方法の第１９の
工程における半導体装置の部分断面図である。FIG. 21 is a partial cross-sectional view of a semiconductor device in a nineteenth step of the conventional Bi-CMOS manufacturing method.
【図２２】従来のＢｉ−ＣＭＯＳの製造方法の第２０の
工程における半導体装置の部分断面図である。FIG. 22 is a partial cross-sectional view of the semiconductor device in a twentieth step of the conventional Bi-CMOS manufacturing method.
【図２３】従来のＢｉ−ＣＭＯＳの製造方法の第２１の
工程における半導体装置の部分断面図である。FIG. 23 is a partial cross-sectional view of a semiconductor device in a twenty-first step of a conventional Bi-CMOS manufacturing method.
【図２４】Ｂｉ−ＣＭＯＳにおいて、ベース−エミッタ
間電圧とコレクタ・ベース電流との関係を示す図であ
る。FIG. 24 is a diagram showing a relationship between a base-emitter voltage and a collector-base current in a Bi-CMOS.
【図２５】実施例１にかかるＢｉ−ＣＭＯＳの断面図で
ある。FIG. 25 is a sectional view of the Bi-CMOS according to the first embodiment;
【図２６】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。FIG. 26 is a partial cross-sectional view of the semiconductor device in a first step of the Bi-CMOS manufacturing method according to the first embodiment;
【図２７】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。FIG. 27 is a partial cross-sectional view of the semiconductor device in a second step of the Bi-CMOS manufacturing method according to the first embodiment;
【図２８】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。FIG. 28 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to the first embodiment;
【図２９】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。FIG. 29 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３０】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。FIG. 30 is a partial cross-sectional view of the semiconductor device in a fifth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３１】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。FIG. 31 is a partial cross-sectional view of the semiconductor device in a sixth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３２】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第７の工程における半導体装置の部分断面図である。FIG. 32 is a partial sectional view of the semiconductor device in a seventh step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３３】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第８の工程における半導体装置の部分断面図である。FIG. 33 is a partial cross-sectional view of the semiconductor device in an eighth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３４】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第９の工程における半導体装置の部分断面図である。FIG. 34 is a partial cross-sectional view of the semiconductor device in a ninth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３５】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１０の工程における半導体装置の部分断面図であ
る。FIG. 35 is a partial cross-sectional view of the semiconductor device in a tenth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３６】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１１の工程における半導体装置の部分断面図であ
る。FIG. 36 is a partial cross-sectional view of the semiconductor device in an eleventh step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３７】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１２の工程における半導体装置の部分断面図であ
る。FIG. 37 is a partial cross-sectional view of the semiconductor device in a twelfth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３８】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１３の工程における半導体装置の部分断面図であ
る。FIG. 38 is a partial cross-sectional view of the semiconductor device in a thirteenth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図３９】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１４の工程における半導体装置の部分断面図であ
る。FIG. 39 is a partial cross-sectional view of the semiconductor device in a fourteenth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図４０】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１５の工程における半導体装置の部分断面図であ
る。FIG. 40 is a partial cross-sectional view of the semiconductor device in a fifteenth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図４１】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１６の工程における半導体装置の部分断面図であ
る。FIG. 41 is a partial cross-sectional view of the semiconductor device in a sixteenth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図４２】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１７の工程における半導体装置の部分断面図であ
る。FIG. 42 is a partial cross-sectional view of the semiconductor device in a seventeenth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図４３】実施例１にかかるＢｉ−ＣＭＯＳの製造方法
の第１８の工程における半導体装置の部分断面図であ
る。FIG. 43 is a partial cross-sectional view of the semiconductor device in an eighteenth step of the Bi-CMOS manufacturing method according to the first embodiment;
【図４４】実施例２にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。FIG. 44 is a partial cross-sectional view of the semiconductor device in a first step in the Bi-CMOS manufacturing method according to the second embodiment;
【図４５】実施例２にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。FIG. 45 is a partial cross-sectional view of the semiconductor device in a second step of the Bi-CMOS manufacturing method according to the second embodiment;
【図４６】実施例２にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。FIG. 46 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to the second embodiment;
【図４７】実施例２にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。FIG. 47 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to the second embodiment;
【図４８】実施例３にかかるＢｉ−ＣＭＯＳの断面図で
ある。FIG. 48 is a sectional view of a Bi-CMOS according to a third embodiment;
【図４９】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。FIG. 49 is a partial cross-sectional view of the semiconductor device in the first step of the Bi-CMOS manufacturing method according to the third embodiment;
【図５０】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。FIG. 50 is a partial cross-sectional view of the semiconductor device in a second step of the Bi-CMOS manufacturing method according to the third embodiment;
【図５１】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。FIG. 51 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to the third embodiment;
【図５２】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。FIG. 52 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to the third embodiment;
【図５３】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。FIG. 53 is a partial cross-sectional view of the semiconductor device in a fifth step of the Bi-CMOS manufacturing method according to the third embodiment;
【図５４】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。FIG. 54 is a partial cross-sectional view of the semiconductor device in a sixth step of the Bi-CMOS manufacturing method according to the third embodiment;
【図５５】実施例３にかかるＢｉ−ＣＭＯＳの製造方法
の第７の工程における半導体装置の部分断面図である。FIG. 55 is a partial cross-sectional view of the semiconductor device in a seventh step of the Bi-CMOS manufacturing method according to the third embodiment;
【図５６】実施例４にかかるＢｉ−ＣＭＯＳの断面図で
ある。FIG. 56 is a sectional view of a Bi-CMOS according to a fourth embodiment;
【図５７】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。FIG. 57 is a partial cross-sectional view of the semiconductor device in a first step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図５８】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。FIG. 58 is a partial cross-sectional view of the semiconductor device in a second step in the Bi-CMOS manufacturing method according to the fourth embodiment;
【図５９】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。FIG. 59 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図６０】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。FIG. 60 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図６１】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。FIG. 61 is a partial cross-sectional view of the semiconductor device in a fifth step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図６２】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。FIG. 62 is a partial cross-sectional view of the semiconductor device in a sixth step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図６３】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第７の工程における半導体装置の部分断面図である。FIG. 63 is a partial cross-sectional view of the semiconductor device in a seventh step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図６４】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第８の工程における半導体装置の部分断面図である。FIG. 64 is a partial cross-sectional view of the semiconductor device in an eighth step of the Bi-CMOS manufacturing method according to the fourth example;
【図６５】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第９の工程における半導体装置の部分断面図である。FIG. 65 is a partial cross-sectional view of the semiconductor device in a ninth step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図６６】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第１０の工程における半導体装置の部分断面図であ
る。FIG. 66 is a partial cross-sectional view of the semiconductor device in a tenth step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図６７】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第１１の工程における半導体装置の部分断面図であ
る。FIG. 67 is a partial cross-sectional view of the semiconductor device in an eleventh step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図６８】実施例４にかかるＢｉ−ＣＭＯＳの製造方法
の第１２の工程における半導体装置の部分断面図であ
る。FIG. 68 is a partial cross-sectional view of the semiconductor device in a twelfth step of the Bi-CMOS manufacturing method according to the fourth embodiment;
【図６９】実施例５にかかるＢｉ−ＣＭＯＳの断面図で
ある。FIG. 69 is a sectional view of a Bi-CMOS according to a fifth embodiment;
【図７０】実施例５にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。FIG. 70 is a partial cross-sectional view of the semiconductor device in a first step in the Bi-CMOS manufacturing method according to the fifth embodiment;
【図７１】実施例５にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。FIG. 71 is a partial cross-sectional view of the semiconductor device in a second step of the Bi-CMOS manufacturing method according to the fifth embodiment;
【図７２】実施例５にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。FIG. 72 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to Example 5;
【図７３】実施例５にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。FIG. 73 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to the fifth embodiment;
【図７４】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。FIG. 74 is a partial cross-sectional view of the semiconductor device in the first step of the Bi-CMOS manufacturing method according to the sixth embodiment;
【図７５】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。FIG. 75 is a partial cross-sectional view of the semiconductor device in a second step in the Bi-CMOS manufacturing method according to the sixth example;
【図７６】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。FIG. 76 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to the sixth example;
【図７７】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。FIG. 77 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to the sixth example;
【図７８】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。FIG. 78 is a partial cross-sectional view of the semiconductor device in a fifth step of the Bi-CMOS manufacturing method according to the sixth embodiment;
【図７９】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。FIG. 79 is a partial cross-sectional view of the semiconductor device in a sixth step of the Bi-CMOS manufacturing method according to the sixth embodiment;
【図８０】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第７の工程における半導体装置の部分断面図である。FIG. 80 is a partial cross-sectional view of the semiconductor device in a seventh step of the Bi-CMOS manufacturing method according to the sixth example;
【図８１】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第８の工程における半導体装置の部分断面図である。FIG. 81 is a partial cross-sectional view of the semiconductor device in an eighth step of the Bi-CMOS manufacturing method according to the sixth example;
【図８２】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第９の工程における半導体装置の部分断面図である。FIG. 82 is a partial cross-sectional view of the semiconductor device in a ninth step of the Bi-CMOS manufacturing method according to the sixth embodiment;
【図８３】実施例６にかかるＢｉ−ＣＭＯＳの製造方法
の第１０の工程における半導体装置の部分断面図であ
る。FIG. 83 is a partial cross-sectional view of the semiconductor device in a tenth step of the Bi-CMOS manufacturing method according to the sixth embodiment;
【図８４】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。FIG. 84 is a partial cross-sectional view of the semiconductor device in the first step of the Bi-CMOS manufacturing method according to the seventh embodiment;
【図８５】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。FIG. 85 is a partial cross-sectional view of the semiconductor device in a second step of the Bi-CMOS manufacturing method according to the seventh embodiment;
【図８６】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。FIG. 86 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to the seventh embodiment;
【図８７】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。FIG. 87 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to the seventh embodiment;
【図８８】実施例７にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。FIG. 88 is a partial cross-sectional view of the semiconductor device in a fifth step of the Bi-CMOS manufacturing method according to the seventh embodiment;
【図８９】実施例８にかかるＢｉ−ＣＭＯＳを製造する
際に用いられる気相拡散装置の概略図である。FIG. 89 is a schematic view of a gas phase diffusion device used when manufacturing a Bi-CMOS according to Example 8.
【図９０】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第１の工程における半導体装置の部分断面図である。FIG. 90 is a partial cross-sectional view of the semiconductor device in a first step in the Bi-CMOS manufacturing method according to the ninth embodiment;
【図９１】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第２の工程における半導体装置の部分断面図である。FIG. 91 is a partial cross-sectional view of the semiconductor device in a second step in the Bi-CMOS manufacturing method according to the ninth embodiment;
【図９２】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第３の工程における半導体装置の部分断面図である。FIG. 92 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to the ninth embodiment;
【図９３】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第４の工程における半導体装置の部分断面図である。FIG. 93 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to the ninth embodiment;
【図９４】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第５の工程における半導体装置の部分断面図である。FIG. 94 is a partial cross-sectional view of the semiconductor device in a fifth step of the Bi-CMOS manufacturing method according to the ninth embodiment;
【図９５】実施例９にかかるＢｉ−ＣＭＯＳの製造方法
の第６の工程における半導体装置の部分断面図である。FIG. 95 is a partial cross-sectional view of the semiconductor device in a sixth step of the Bi-CMOS manufacturing method according to the ninth embodiment;
【図９６】実施例１０にかかるＢｉ−ＣＭＯＳの製造方
法の第１の工程における半導体装置の部分断面図であ
る。FIG. 96 is a partial cross-sectional view of the semiconductor device in a first step of the Bi-CMOS manufacturing method according to Example 10;
【図９７】実施例１０にかかるＢｉ−ＣＭＯＳの製造方
法の第２の工程における半導体装置の部分断面図であ
る。FIG. 97 is a partial cross-sectional view of the semiconductor device in a second step in the Bi-CMOS manufacturing method according to the tenth embodiment;
【図９８】実施例１０にかかるＢｉ−ＣＭＯＳの製造方
法の第３の工程における半導体装置の部分断面図であ
る。FIG. 98 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to Example 10;
【図９９】実施例１０にかかるＢｉ−ＣＭＯＳの製造方
法の第４の工程における半導体装置の部分断面図であ
る。FIG. 99 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to Example 10;
【図１００】実施例１０にかかるＢｉ−ＣＭＯＳの製造
方法の第５の工程における半導体装置の部分断面図であ
る。FIG. 100 is a partial cross-sectional view of the semiconductor device in a fifth step of the Bi-CMOS manufacturing method according to the tenth embodiment;
【図１０１】実施例１０にかかるＢｉ−ＣＭＯＳの製造
方法の第６の工程における半導体装置の部分断面図であ
る。FIG. 101 is a partial cross-sectional view of the semiconductor device in a sixth step of the Bi-CMOS manufacturing method according to Example 10;
【図１０２】図１０１に示す半導体装置の、ポリシリコ
ン抵抗の部分の平面図である。FIG. 102 is a plan view of a portion of a polysilicon resistor of the semiconductor device shown in FIG. 101;
【図１０３】実施例１１にかかるＢｉ−ＣＭＯＳの断面
図である。FIG. 103 is a sectional view of a Bi-CMOS according to Example 11;
【図１０４】実施例１２にかかるＢｉ−ＣＭＯＳの断面
図である。FIG. 104 is a cross-sectional view of a Bi-CMOS according to Example 12;
【図１０５】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第１の工程における半導体装置の部分断面図であ
る。FIG. 105 is a partial cross-sectional view of the semiconductor device in a first step in the Bi-CMOS manufacturing method according to Example 12;
【図１０６】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第２の工程における半導体装置の部分断面図であ
る。FIG. 106 is a partial cross-sectional view of the semiconductor device in a second step of the Bi-CMOS manufacturing method according to Example 12;
【図１０７】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第３の工程における半導体装置の部分断面図であ
る。FIG. 107 is a partial cross-sectional view of the semiconductor device in a third step of the Bi-CMOS manufacturing method according to Example 12;
【図１０８】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第４の工程における半導体装置の部分断面図であ
る。FIG. 108 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to Example 12;
【図１０９】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第５の工程における半導体装置の部分断面図であ
る。FIG. 109 is a partial cross-sectional view of the semiconductor device in a fifth step of the Bi-CMOS manufacturing method according to Example 12;
【図１１０】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第６の工程における半導体装置の部分断面図であ
る。FIG. 110 is a partial cross-sectional view of the semiconductor device in a sixth step of the Bi-CMOS manufacturing method according to Example 12;
【図１１１】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第７の工程における半導体装置の部分断面図であ
る。FIG. 111 is a partial cross-sectional view of the semiconductor device in a seventh step of the Bi-CMOS manufacturing method according to Example 12;
【図１１２】実施例１２にかかるＢｉ−ＣＭＯＳの製造
方法の第８の工程における半導体装置の部分断面図であ
る。FIG. 112 is a partial cross-sectional view of the semiconductor device in an eighth step of the Bi-CMOS manufacturing method according to Example 12;
【図１１３】実施例１３にかかるＢｉ−ＣＭＯＳの断面
図である。FIG. 113 is a cross-sectional view of the Bi-CMOS according to Example 13;
【図１１４】実施例１３にかかるＢｉ−ＣＭＯＳの製造
方法の第１の工程における半導体装置の部分断面図であ
る。FIG. 114 is a partial cross-sectional view of the semiconductor device in a first step in the Bi-CMOS manufacturing method according to Example 13;
【図１１５】バーチカルＮＰＮトランジスタとラテラル
ＰＮＰトランジスタとを比較して示した図である。FIG. 115 is a diagram showing a comparison between a vertical NPN transistor and a lateral PNP transistor.
【図１１６】実施例１３にかかるＢｉ−ＣＭＯＳの製造
方法の第２の工程における半導体装置の部分断面図であ
る。FIG. 116 is a partial cross-sectional view of the semiconductor device in a second step of the Bi-CMOS manufacturing method according to Example 13;
【図１１７】実施例１３にかかるＢｉ−ＣＭＯＳの製造
方法の第３の工程における半導体装置の部分断面図であ
る。FIG. 117 is a partial cross-sectional view of the semiconductor device in a third step in the Bi-CMOS manufacturing method according to Example 13;
【図１１８】実施例１３にかかるＢｉ−ＣＭＯＳの製造
方法の第４の工程における半導体装置の部分断面図であ
る。FIG. 118 is a partial cross-sectional view of the semiconductor device in a fourth step of the Bi-CMOS manufacturing method according to Example 13;
１ シリコン基板 １５ フィールド酸化膜 ３８ エミッタ電極 ６７ ゲート電極 ６９ ゲート電極 Reference Signs List 1 silicon substrate 15 field oxide film 38 emitter electrode 67 gate electrode 69 gate electrode
Claims (15)
ンジスタとが、同一の半導体基板の上に形成された半導
体装置の製造方法であって、 前記電界効果トランジスタを形成する領域に、第１の多
結晶シリコン膜を形成し、その上に酸化膜を形成する工
程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
ース電極、真性ベース領域、コレクタ引出し部およびエ
ミッタ領域を形成する工程と、 前記酸化膜で前記第１の多結晶シリコン膜を保護しなが
ら、前記外部ベース電極の側壁にサイドウォールスペー
サを形成する工程と、 前記酸化膜を除去し、前記第１の多結晶シリコン膜を露
出させる工程と、 前記第１の多結晶シリコン膜を被覆するように第２の多
結晶シリコン膜を前記半導体基板の上に形成する工程
と、 前記第１および第２の多結晶シリコン膜をパターニング
することにより、前記電界効果トランジスタを形成する
領域に前記電界効果トランジスタのゲート電極を形成
し、前記バイポーラトランジスタを形成する領域に前記
エミッタ領域に接続されるエミッタ電極を形成する工程
と、 前記ゲート電極をマスクにして、前記半導体基板の表面
に低濃度の不純物イオンを注入し、それによって前記半
導体基板の表面中であって、前記ゲート電極の両側にソ
ース・ドレインの低濃度不純物領域を形成する工程と、 前記エミッタ電極を形成した後、ゲート電極の側壁にサ
イドウォールスペーサを形成する工程と、 前記サイドウォールスペーサをマスクにして、前記半導
体基板の表面に高濃度の不純物イオンを注入し、それに
よって、前記半導体基板の表面中であって、前記ゲート
電極の両側にソース・ドレインの高濃度不純物領域を形
成する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
タ電極を覆うように前記半導体基板の上に保護絶縁膜を
形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
び前記電界効果トランジスタに電極配線を接続するため
のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
スタおよび前記バイポーラトランジスタに電気的に接続
される電極配線を形成する工程と、を備えた半導体装置
の製造方法。1. A method of manufacturing a semiconductor device in which a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate, wherein a first polycrystalline silicon film is formed in a region where the field effect transistor is formed. Forming an oxide film thereon; forming an external base electrode, an intrinsic base region, a collector lead portion, and an emitter region in a region where the bipolar transistor is formed; and Forming a sidewall spacer on the side wall of the external base electrode while protecting the first polycrystalline silicon film; removing the oxide film to expose the first polycrystalline silicon film; Forming a second polycrystalline silicon film on the semiconductor substrate so as to cover the first polycrystalline silicon film; By patterning the polycrystalline silicon film of No. 2, a gate electrode of the field effect transistor is formed in a region where the field effect transistor is formed, and an emitter electrode connected to the emitter region is formed in a region where the bipolar transistor is formed. Forming, using the gate electrode as a mask, implanting low-concentration impurity ions into the surface of the semiconductor substrate, thereby forming a source / drain on the both sides of the gate electrode in the surface of the semiconductor substrate. Forming a low-concentration impurity region; forming the emitter electrode; forming a sidewall spacer on a side wall of the gate electrode; and forming a high-concentration impurity on the surface of the semiconductor substrate using the sidewall spacer as a mask. Implanting impurity ions, thereby in the surface of the semiconductor substrate, Forming a source / drain high-concentration impurity region on both sides of the gate electrode; and forming a protective insulating film on the semiconductor substrate so as to cover the gate electrode, the external base electrode, and the emitter electrode. Forming a contact hole in the protective insulating film for connecting an electrode wiring to the bipolar transistor and the field effect transistor; and electrically connecting the field effect transistor and the bipolar transistor through the contact hole. Forming an electrode wiring connected to the semiconductor device.
ンジスタとが同一半導体基板の上に形成された半導体装
置の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
する工程と、 前記バイポーラトランジスタを形成する領域に、第２の
絶縁膜がその上に形成された外部ベース電極を形成する
工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
ース領域と真性ベース領域を形成する工程と、 前記第１の絶縁膜で前記第１導電体膜を保護しながら、
前記外部ベース電極の側壁に、前記第２の絶縁膜と接続
されるように第１のサイドウォールスペーサを形成する
工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
程と、 前記真性ベース領域に接触し、かつ前記第１導電体膜に
接触するように、前記半導体基板の上に第２導電体膜を
形成する工程と、 前記第２導電体膜を、前記第１導電体膜とともにパター
ニングすることにより、前記バイポーラトランジスタを
形成する領域に、エミッタ電極を形成し、かつ前記電界
効果トランジスタを形成する領域に、ゲート電極を形成
する工程と、 前記ゲート電極を覆うように、前記半導体基板の上全面
に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜を選択的にエッチングし、それによっ
て、前記ゲート電極の側壁に第２のサイドウォールスペ
ーサを形成する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
タ電極を覆うように、前記半導体基板の上に保護絶縁膜
を形成する工程と、 前記保護絶縁膜中に前記バイポーラトランジスタおよび
前記電界効果トランジスタに電極配線を接続するための
コンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
スタおよび前記バイポーラトランジスタに電気的に接続
される電極配線を形成する工程と、を備えた半導体装置
の製造方法。2. A method for manufacturing a semiconductor device in which a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate, wherein a gate insulating film and a first conductor are formed only in a region where the field effect transistor is formed. Forming a film and a first insulating film sequentially, forming an external base electrode having a second insulating film formed thereon in a region where the bipolar transistor is formed, and forming the bipolar transistor Forming an external base region and an intrinsic base region in the region, while protecting the first conductor film with the first insulating film,
Forming a first sidewall spacer on the side wall of the external base electrode so as to be connected to the second insulating film; and removing the first insulating film on the first conductive film. Forming a second conductive film on the semiconductor substrate so as to contact the intrinsic base region and to contact the first conductive film; Forming an emitter electrode in a region where the bipolar transistor is formed and forming a gate electrode in a region where the field-effect transistor is formed by patterning with the first conductor film; and covering the gate electrode. Forming a third insulating film on the entire upper surface of the semiconductor substrate, selectively etching the third insulating film, thereby forming a second side on the side wall of the gate electrode. Forming a protective insulating film on the semiconductor substrate so as to cover the gate electrode, the external base electrode, and the emitter electrode; and forming the bipolar transistor in the protective insulating film. Forming a contact hole for connecting an electrode wiring to the field effect transistor; forming an electrode wiring electrically connected to the field effect transistor and the bipolar transistor through the contact hole; A method for manufacturing a semiconductor device comprising:
請求項３に記載の半導体装置の製造方法。3. The method according to claim 1, wherein the first insulating film is formed of an oxide film.
A method for manufacturing a semiconductor device according to claim 3.
膜で形成する、請求項３に記載の半導体装置の製造方
法。4. The method according to claim 3, wherein the first insulating film is formed of a titanium nitride film.
膜を酸化膜で形成し、かつ、前記外部ベース電極の側壁
に形成する前記第１のサイドウォールスペーサを酸化膜
で形成する、請求項３に記載の半導体装置の製造方法。5. The semiconductor device according to claim 1, wherein the second insulating film on the external base electrode is formed of an oxide film, and the first sidewall spacer formed on a side wall of the external base electrode is formed of an oxide film. Item 4. The method for manufacturing a semiconductor device according to Item 3.
縁膜を窒化膜で形成し、かつ前記外部ベース電極の側壁
に形成する前記第１のサイドウォールスペーサを窒化膜
で形成する、請求項３に記載の半導体装置の製造方法。6. The method according to claim 6, wherein the second insulating film on the external base electrode is formed of a nitride film, and the first sidewall spacer formed on a side wall of the external base electrode is formed of a nitride film. Item 4. The method for manufacturing a semiconductor device according to Item 3.
縁膜を窒化膜で形成し、かつ前記外部ベース電極の側壁
に形成する前記第１のサイドウォールスペーサを、前記
外部ベース電極に接触する酸化膜で形成された内側サイ
ドウォールスペーサと、前記内側サイドウォールスペー
サの側壁に設けられ、窒化膜で形成される外側サイドウ
ォールスペーサと、からなる２層構造で形成する、請求
項３に記載の半導体装置の製造方法。7. The method according to claim 7, wherein the second insulating film on the external base electrode is formed of a nitride film, and the first sidewall spacer formed on a side wall of the external base electrode is brought into contact with the external base electrode. 4. The semiconductor device according to claim 3, wherein the inner side wall spacer is formed by a two-layer structure including: an inner side wall spacer formed of an oxide film; Of manufacturing a semiconductor device.
スの気相拡散により行ない、かつ該真性ベース領域の形
成を、２層構造の前記第１のサイドウォールスペーサを
形成した後に行なう、請求項８に記載の半導体装置の製
造方法。8. The formation of the intrinsic base region by vapor phase diffusion of B 2 H 6 gas, and the formation of the intrinsic base region is performed after the formation of the first sidewall spacer having a two-layer structure. A method for manufacturing a semiconductor device according to claim 8.
ンジスタとが同一半導体基板の上に形成された半導体装
置の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
する工程と、 前記バイポーラトランジスタを形成する領域に、第２の
絶縁膜がその上に形成された外部ベース電極を形成する
工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
ース領域と真性ベース領域を形成する工程と、 前記外部ベース電極の側壁に、前記第２の絶縁膜と接続
されるように第１のサイドウォールスペーサを形成する
工程と、 前記第１導電体膜上の前記第１の絶縁膜を除去する工程
と、 前記真性ベース領域に接触し、かつ前記第１導電体膜に
接触するように、前記半導体基板の上に第２導電体膜を
形成する工程と、 前記第２導電体膜を前記第２の絶縁膜の表面が露出する
までエッチングし、それによって、前記バイポーラトラ
ンジスタを形成する領域にエミッタ電極を形成するとと
もに、前記第１導電体膜の上にゲート電極の上部分を形
成する工程と、 前記ゲート電極の上部分をマスクにして、前記半導体基
板の表面に低濃度の不純物イオンを注入し、それによっ
て、前記半導体基板の表面中であって、かつ前記ゲート
電極の両側にソース・ドレインの低濃度不純物領域を形
成する工程と、 前記ゲート電極の上部分の側壁に第２のサイドウォール
スペーサを形成する工程と、 前記第２のサイドウォールスペーサをマスクにして、前
記第１導電体膜をエッチングし、それによって、前記ソ
ース・ドレインの前記低濃度不純物領域とオーバーラッ
プする、ゲート電極の下部分を形成する工程と、 前記第２のサイドウォールスペーサをマスクにして、前
記半導体基板の表面に高濃度の不純物イオンを注入し、
それによって前記半導体基板の主表面中であって、前記
ゲート電極の両側にソース・ドレインの高濃度不純物領
域を形成する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
タ電極を覆うように、前記半導体基板の上に保護絶縁膜
を形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
び前記電界効果トランジスタに電極配線を接続するため
のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
スタおよび前記バイポーラトランジスタに電気的に接続
される電極配線を形成する工程と、を備えた半導体装置
の製造方法。9. A method for manufacturing a semiconductor device in which a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate, wherein a gate insulating film and a first conductor are formed only in a region where the field effect transistor is formed. Forming a film and a first insulating film sequentially, forming an external base electrode having a second insulating film formed thereon in a region where the bipolar transistor is formed, and forming the bipolar transistor Forming an external base region and an intrinsic base region in a region; forming a first sidewall spacer on a side wall of the external base electrode so as to be connected to the second insulating film; Removing the first insulating film on one conductive film; and contacting the intrinsic base region and contacting the first conductive film. Forming a second conductive film on the semiconductor substrate; etching the second conductive film until a surface of the second insulating film is exposed, thereby forming a region where the bipolar transistor is formed. Forming an emitter electrode and forming an upper portion of the gate electrode on the first conductor film; and using the upper portion of the gate electrode as a mask, depositing low concentration impurity ions on the surface of the semiconductor substrate. Implanting, thereby forming source / drain low-concentration impurity regions in the surface of the semiconductor substrate and on both sides of the gate electrode; Forming a wall spacer; etching the first conductor film using the second sidewall spacer as a mask, thereby forming the source / drain Forming a lower portion of the gate electrode that overlaps with the low-concentration impurity region of the gate electrode; and implanting high-concentration impurity ions into the surface of the semiconductor substrate using the second sidewall spacer as a mask;
Forming a high-concentration impurity region of source / drain in the main surface of the semiconductor substrate on both sides of the gate electrode; and covering the gate electrode, the external base electrode, and the emitter electrode. Forming a protective insulating film on the semiconductor substrate; forming a contact hole in the protective insulating film for connecting an electrode wiring to the bipolar transistor and the field-effect transistor; Forming an electrode wiring electrically connected to the field-effect transistor and the bipolar transistor.
ランジスタとが同一半導体基板の上に形成された半導体
装置の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
する工程と、 前記バイポーラトランジスタを形成する領域に、第２の
絶縁膜がその上に形成された外部ベース電極を形成する
工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
ース領域と真性ベース領域を形成する工程と、 前記外部ベース電極の側壁に、前記第２の絶縁膜と接続
されるように第１のサイサイドウォールスペーサを形成
する工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
程と、 前記真性ベース領域に接触し、かつ前記第１導電体膜に
接触するように、前記半導体基板の上に第２導電体膜を
形成する工程と、 前記第２導電体膜を前記第２の絶縁膜の表面が露出する
までエッチングし、それによって前記バイポーラトラン
ジスタを形成する領域にエミッタ電極を形成するととも
に、前記第１導電体膜の上に、ゲート電極の上部分を形
成する工程と、 前記外部ベース電極の上の前記第２の絶縁膜を除去し、
前記外部ベース電極の表面を露出させる工程と、 前記ゲート電極の上部分をマスクとして、前記半導体基
板の表面に低濃度の不純物イオンを注入し、それによっ
て前記半導体基板の表面中であって、前記ゲート電極の
両側にソース・ドレインの低濃度不純物領域を形成する
工程と、 前記ゲート電極の上部分の側壁に、第２のサイドウォー
ルスペーサを形成する工程と、 前記第２のサイドウォールスペーサをマスクとして、前
記第１導電体膜をエッチングすることにより、前記ソー
ス・ドレインの低濃度不純物領域とオーバーラップす
る、ゲート電極の下部分を形成する工程と、 前記第２のサイドウォールスペーサをマスクにして、前
記半導体基板の表面に高濃度の不純物イオンを注入し、
それによって、前記半導体基板の表面中であって、前記
ゲート電極の両側にソース・ドレインの高濃度不純物領
域を形成する工程と、 前記ソース・ドレインの高濃度不純物領域の表面および
前記外部ベース電極の表面をシリサイド化する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
タ電極を覆うように、前記半導体基板の上に保護絶縁膜
を形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
び前記電界効果トランジスタに電極配線を接続するため
のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
スタおよび前記バイポーラトランジスタに電気的に接続
される電極配線を形成する工程と、を備えた半導体装置
の製造方法。10. A method for manufacturing a semiconductor device in which a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate, wherein a gate insulating film and a first conductor are formed only in a region where the field effect transistor is formed. Forming a film and a first insulating film sequentially, forming an external base electrode having a second insulating film formed thereon in a region where the bipolar transistor is formed, and forming the bipolar transistor Forming an external base region and an intrinsic base region in a region; forming a first silicide spacer on a side wall of the external base electrode so as to be connected to the second insulating film; Removing the first insulating film on the first conductor film; and contacting the intrinsic base region and contacting the first conductor film. Forming a second conductive film on the semiconductor substrate, and etching the second conductive film until the surface of the second insulating film is exposed, thereby forming the bipolar transistor. Forming an upper portion of a gate electrode on the first conductor film, removing the second insulating film on the external base electrode,
Exposing the surface of the external base electrode, and using the upper portion of the gate electrode as a mask, implanting low-concentration impurity ions into the surface of the semiconductor substrate, thereby in the surface of the semiconductor substrate, Forming a source / drain low-concentration impurity region on both sides of the gate electrode; forming a second sidewall spacer on a sidewall of an upper portion of the gate electrode; masking the second sidewall spacer Forming a lower portion of a gate electrode that overlaps with the low-concentration impurity regions of the source and drain by etching the first conductor film; and using the second sidewall spacer as a mask. Implanting high concentration impurity ions into the surface of the semiconductor substrate,
Forming a source / drain high-concentration impurity region in the surface of the semiconductor substrate on both sides of the gate electrode; and forming a surface of the source / drain high-concentration impurity region and the external base electrode. Forming a protective insulating film on the semiconductor substrate so as to cover the gate electrode, the external base electrode, and the emitter electrode; and forming the bipolar transistor in the protective insulating film. And forming a contact hole for connecting an electrode wiring to the field effect transistor; and forming an electrode wiring electrically connected to the field effect transistor and the bipolar transistor through the contact hole. A method for manufacturing a semiconductor device comprising:
ランジスタとが同一半導体基板の上に形成された半導体
装置の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
する工程と、 前記バイポーラトランジスタを形成する領域に、その上
にタングステンシリサイド膜および第２の絶縁膜が順次
積層された外部ベース電極を形成する工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
ース領域と真性ベース領域を形成する工程と、 前記外部ベース電極の側壁に、前記第２の絶縁膜と接続
されるように第１のサイサイドウォールスペーサを形成
する工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
程と、 前記真性ベース領域に接触し、かつ、前記第１導電体膜
に接触するように、前記半導体基板の上に第２導電体膜
を形成する工程と、 前記第２導電体膜を前記第２の絶縁膜の表面が露出する
までエッチングし、それによって、前記バイポーラトラ
ンジスタを形成する領域にエミッタ電極を形成するとと
もに、前記第１導電体膜の上に、ゲート電極の上部分を
形成する工程と、前記ゲート電極の上部分をマスクにし
て、前記半導体基板の表面に低濃度の不純物イオンを注
入し、前記半導体基板の表面中であって、前記ゲート電
極の両側にソース・ドレインの低濃度不純物領域を形成
する工程と、 前記ゲート電極の上部分の側壁にサイドウォールスペー
サを形成する工程と、 前記サイドウォールスペーサをマスクとして、前記第１
導電体膜をエッチングすることにより、前記ソース・ド
レインの低濃度不純物領域とオーバーラップする、ゲー
ト電極の下部分を形成する工程と、 前記サイドウォールスペーサをマスクにして、前記半導
体基板の表面に高濃度の不純物イオンを注入し、それに
よって、前記半導体基板の表面中であって、前記ゲート
電極の両側にソース・ドレインの高濃度不純物領域を形
成する工程と、 前記ゲート電極、前記外部ベース電極および前記エミッ
タ電極を覆うように、前記半導体基板の上に保護絶縁膜
を形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
び前記電界効果トランジスタに電極配線を接続するため
のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
スタおよび前記バイポーラトランジスタに電気的に接続
される電極配線を形成する工程と、を備えた半導体装置
の製造方法。11. A method of manufacturing a semiconductor device in which a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate, wherein a gate insulating film and a first conductor are formed only in a region where the field effect transistor is formed. Forming a film and a first insulating film sequentially; forming an external base electrode in which a tungsten silicide film and a second insulating film are sequentially stacked on a region where the bipolar transistor is to be formed; Forming an external base region and an intrinsic base region in a region where a bipolar transistor is formed; and forming a first silicide spacer on a side wall of the external base electrode so as to be connected to the second insulating film. Removing the first insulating film on the first conductor film; contacting the intrinsic base region Forming a second conductive film on the semiconductor substrate so as to contact the first conductive film; and exposing a surface of the second insulating film to the second conductive film. Forming an emitter electrode in a region where the bipolar transistor is to be formed, and forming an upper portion of the gate electrode on the first conductor film. Using a mask as a mask, implanting low-concentration impurity ions into the surface of the semiconductor substrate, and forming low-concentration impurity regions of source and drain in the surface of the semiconductor substrate and on both sides of the gate electrode; Forming a side wall spacer on the side wall of the upper part of the gate electrode;
Forming a lower portion of the gate electrode that overlaps with the low-concentration impurity region of the source / drain by etching the conductor film; and forming a high-level portion on the surface of the semiconductor substrate using the sidewall spacer as a mask. Implanting impurity ions of a concentration, thereby forming high-concentration impurity regions of source and drain in the surface of the semiconductor substrate and on both sides of the gate electrode; and forming the gate electrode, the external base electrode, and Forming a protective insulating film on the semiconductor substrate so as to cover the emitter electrode; and forming a contact hole in the protective insulating film for connecting an electrode wiring to the bipolar transistor and the field effect transistor. Through the contact hole, the field effect transistor and the Forming an electrode wiring electrically connected to the bipolar transistor.
ランジスタが同一半導体基板の上に、フィールド酸化膜
で互いに分離されて形成され、かつ前記フィールド酸化
膜の上にポリシリコン抵抗が形成された、半導体装置の
製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
する工程と、 前記フィールド酸化膜の上にポリシリコン抵抗を形成
し、かつ前記バイポーラトランジスタを形成する領域に
外部ベース電極を形成する工程と、 前記バイポーラトランジスタを形成する領域に外部ベー
ス領域と真性ベース領域を形成する工程と、 前記外部ベース電極の側壁に、第１のサイドウォールス
ペーサを形成する工程と、 前記バイポーラトランジスタを形成する領域にエミッタ
電極を形成する工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
程と、 前記真性ベース領域に接触し、かつ、前記第１導電体膜
を覆うように、前記半導体基板の上に第２導電体膜を形
成する工程と、 前記第２導電体膜を前記第１導電体膜とともにパターニ
ングすることにより、前記バイポーラトランジスタを形
成する領域にエミッタ電極を形成し、かつ前記電界効果
トランジスタを形成する領域にゲート電極を形成する工
程と、 前記ゲート電極をマスクにして、前記半導体基板の表面
に低濃度の不純物イオンを注入し、前記半導体基板の表
面中であって、前記ゲート電極の両側にソース・ドレイ
ンの低濃度不純物領域を形成する工程と、 前記ゲート電極の側壁にサイドウォールスペーサを形成
する工程と、 前記サイドウォールスペーサをマスクにして、前記半導
体基板の表面に高濃度の不純物イオンを注入し、それに
よって、前記半導体基板の表面中であって、前記ゲート
電極の両側にソース・ドレインの高濃度不純物領域を形
成する工程と、 前記ゲート電極、前記ポリシリコン抵抗、前記外部ベー
ス電極および前記エミッタ電極を覆うように、前記半導
体基板の上に保護絶縁膜を形成する工程と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
び前記電界効果トランジスタに電極配線を接続するため
のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
スタおよび前記バイポーラトランジスタに電気的に接続
される電極配線を形成する工程と、を備えた半導体装置
の製造方法。12. A method of manufacturing a semiconductor device, wherein a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate and separated from each other by a field oxide film, and a polysilicon resistor is formed on the field oxide film. Forming a gate insulating film, a first conductor film, and a first insulating film only in a region where the field effect transistor is to be formed, and forming a polysilicon resistor on the field oxide film. Forming an external base electrode in a region where the bipolar transistor is to be formed; forming an external base region and an intrinsic base region in a region where the bipolar transistor is to be formed; Forming a side wall spacer, and forming a region for forming the bipolar transistor. Forming an emitter electrode; removing the first insulating film on the first conductor film; contacting the intrinsic base region and covering the first conductor film; Forming a second conductor film on the semiconductor substrate; and patterning the second conductor film together with the first conductor film to form an emitter electrode in a region where the bipolar transistor is formed, A step of forming a gate electrode in a region where the field-effect transistor is to be formed; and, using the gate electrode as a mask, implanting low-concentration impurity ions into the surface of the semiconductor substrate. Forming a source / drain low-concentration impurity region on both sides of the gate electrode; forming a sidewall spacer on a side wall of the gate electrode; A high concentration impurity ion is implanted into the surface of the semiconductor substrate by using the sidewall spacer as a mask, thereby forming a high concentration impurity region of source / drain on the both sides of the gate electrode in the surface of the semiconductor substrate Forming a protective insulating film on the semiconductor substrate so as to cover the gate electrode, the polysilicon resistor, the external base electrode, and the emitter electrode; and Forming a contact hole for connecting an electrode wiring to the bipolar transistor and the field effect transistor; and forming an electrode wiring electrically connected to the field effect transistor and the bipolar transistor through the contact hole. And a method of manufacturing a semiconductor device comprising the steps of:
チカルＮＰＮトランジスタである、請求項１３に記載の
半導体装置の製造方法。13. The method according to claim 13, wherein said bipolar transistor is a vertical NPN transistor.
ラルＰＮＰトランジスタである、請求項１３に記載の半
導体装置の製造方法。14. The method according to claim 13, wherein the bipolar transistor is a lateral PNP transistor.
ランジスタが同一の半導体基板の上に、フィールド酸化
膜で互いに分離されて形成され、かつ前記フィールド酸
化膜の上に薄膜トランジスタが形成された、半導体装置
の製造方法であって、 前記電界効果トランジスタを形成する領域にのみ、ゲー
ト絶縁膜、第１導電体膜および第１の絶縁膜を順次形成
する工程と、 前記フィールド酸化膜の上に、前記薄膜トランジスタの
下部電極を形成する工程と、 前記バイポーラトランジスタを形成する領域に、外部ベ
ース電極、外部ベース領域、真性ベース領域、コレクタ
引出部およびエミッタ領域を形成する工程と、 前記下部電極の表面を酸化膜で被覆する工程と、 前記第１導電体膜の上の前記第１の絶縁膜を除去する工
程と、 前記真性ベース領域および前記コレクタ引出部に接触す
るように、かつ、前記酸化膜を介在させて、前記下部電
極を覆うように、さらに前記第１導電体膜に接触するよ
うに、前記半導体基板の上に第２の導電体膜を形成する
工程と、 前記第２の導電体膜を前記第１導電体膜とともにパター
ニングすることにより、前記バイポーラトランジスタを
形成する領域にエミッタ電極を形成し、かつ、前記下部
電極の上に、前記薄膜トランジスタの上部電極を形成
し、さらに、前記電界効果トランジスタを形成する領域
にゲート電極を形成する工程と、 前記ゲート電極をマスクにして、前記半導体基板の表面
に低濃度の不純物イオンを注入し、前記半導体基板の表
面中であって、前記ゲート電極の両側にソース・ドレイ
ンの低濃度不純物領域を形成する工程と、 前記ゲート電極の側壁にサイドウォールスペーサを形成
する工程と、 前記サイドウォールスペーサをマスクにして、前記半導
体基板の表面に高濃度の不純物イオンを注入し、前記半
導体基板の表面中であって、前記ゲート電極の両側にソ
ース・ドレインの高濃度不純物領域を形成する工程と、 前記ゲート電極、前記薄膜トランジスタの上部電極、前
記外部ベース電極および前記エミッタ電極を覆うよう
に、前記半導体基板の上に保護絶縁膜を形成する工程
と、 前記保護絶縁膜中に、前記バイポーラトランジスタおよ
び前記電界効果トランジスタに電極配線を接続するため
のコンタクトホールを形成する工程と、 前記コンタクトホールを通って、前記電界効果トランジ
スタおよび前記バイポーラトランジスタに電気的に接続
される電極配線を形成する工程と、を備えた半導体装置
の製造方法。15. A method of manufacturing a semiconductor device, wherein a bipolar transistor and a field effect transistor are formed on the same semiconductor substrate and separated from each other by a field oxide film, and a thin film transistor is formed on the field oxide film. A step of sequentially forming a gate insulating film, a first conductor film, and a first insulating film only in a region where the field-effect transistor is to be formed; and forming a lower electrode of the thin film transistor on the field oxide film. Forming an external base electrode, an external base region, an intrinsic base region, a collector extraction portion, and an emitter region in a region where the bipolar transistor is formed; and covering a surface of the lower electrode with an oxide film. Removing the first insulating film on the first conductor film; and removing the intrinsic base. A second region is formed on the semiconductor substrate so as to contact the region and the collector lead portion, and to cover the lower electrode with the oxide film interposed therebetween, and to further contact the first conductor film. Forming an emitter electrode in a region where the bipolar transistor is to be formed by patterning the second conductive film together with the first conductive film, and forming the lower electrode Forming an upper electrode of the thin film transistor thereon, and further forming a gate electrode in a region where the field effect transistor is formed; using the gate electrode as a mask, forming a low concentration impurity on the surface of the semiconductor substrate. Implanting ions to form source / drain low-concentration impurity regions in the surface of the semiconductor substrate and on both sides of the gate electrode; Forming side wall spacers on the side walls of the gate electrode; using the side wall spacers as a mask, implanting high-concentration impurity ions into the surface of the semiconductor substrate; Forming a source / drain high-concentration impurity region on both sides of a gate electrode; and protecting and insulating the semiconductor substrate on the semiconductor substrate so as to cover the gate electrode, the upper electrode of the thin film transistor, the external base electrode, and the emitter electrode. Forming a film; forming a contact hole in the protective insulating film for connecting an electrode wiring to the bipolar transistor and the field effect transistor; passing the contact hole through the field effect transistor; Forming an electrode wiring electrically connected to the bipolar transistor; Method for manufacturing a semiconductor device comprising that the step.
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