JP2885134B2 - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JP2885134B2 JP2885134B2 JP7149208A JP14920895A JP2885134B2 JP 2885134 B2 JP2885134 B2 JP 2885134B2 JP 7149208 A JP7149208 A JP 7149208A JP 14920895 A JP14920895 A JP 14920895A JP 2885134 B2 JP2885134 B2 JP 2885134B2
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Description
【0001】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特に浮遊ゲート電極を有するトランジスタ
をメモリセルに含む電気的に書き込み及び消去が可能な
半導体メモリ装置及びその製造方法に関する。
方法に関し、特に浮遊ゲート電極を有するトランジスタ
をメモリセルに含む電気的に書き込み及び消去が可能な
半導体メモリ装置及びその製造方法に関する。
【0002】
【従来の技術】周囲を絶縁体で囲まれた浮遊ゲート電極
中に正または負の電荷を注入することでトランジスタの
導電状態を変化させ、その状態により“0”又は“1”
の情報を記憶させる不揮発性半導体メモリ装置は既に公
知のものとなっている。
中に正または負の電荷を注入することでトランジスタの
導電状態を変化させ、その状態により“0”又は“1”
の情報を記憶させる不揮発性半導体メモリ装置は既に公
知のものとなっている。
【0003】従来の不揮発性半導体メモリ装置は例えば
次のようにして製造されていた。図3(a)に示すよう
にP型シリコン基板1の表面にLOCOS法によってフ
ィールド酸化膜2を形成することによって区画された活
性領域にトンネルゲート酸化膜3を形成する。その後全
面に第1のポリシリコン膜4を成長してから熱拡散法又
はイオン注入法によりリンを第1のポリシリコン膜中へ
導入し更に第1のポリシリコン膜を例えば、活性領域と
その周辺を覆うように残してパターニングする。
次のようにして製造されていた。図3(a)に示すよう
にP型シリコン基板1の表面にLOCOS法によってフ
ィールド酸化膜2を形成することによって区画された活
性領域にトンネルゲート酸化膜3を形成する。その後全
面に第1のポリシリコン膜4を成長してから熱拡散法又
はイオン注入法によりリンを第1のポリシリコン膜中へ
導入し更に第1のポリシリコン膜を例えば、活性領域と
その周辺を覆うように残してパターニングする。
【0004】次に全面にゲート間絶縁膜5としてCVD
法による酸化シリコン膜または酸化シリコン膜と窒化シ
リコン膜等から成る複合膜ないし、熱酸化法によりパタ
ーニングされた第1のポリシリコン膜表面に熱酸化膜を
形成する。その後全面に再度第2のポリシリコン膜を全
面に成長してから熱拡散法又はイオン注入法によりリン
を第2のポリシリコン膜中へ導入しする。続いて図3
(b)に示すように、この第2のポリシリコン膜を所定
の形状に(例えば活性領域上を横断するストライプ状
に)パターニングして制御ゲート電極6を形成すると同
時に引き続いてゲート間絶縁膜、第1のポリシリコン膜
をパターニングする。この工程をセルエッチ工程とい
う。次に全面にAsイオン7の注入を行うと、セルエッ
チで露出したトンネルゲート酸化膜3下のP型シリコン
基板1中の一部にイオン注入層8−1,8−2がセルの
ソース・ドレイン用として形成される。
法による酸化シリコン膜または酸化シリコン膜と窒化シ
リコン膜等から成る複合膜ないし、熱酸化法によりパタ
ーニングされた第1のポリシリコン膜表面に熱酸化膜を
形成する。その後全面に再度第2のポリシリコン膜を全
面に成長してから熱拡散法又はイオン注入法によりリン
を第2のポリシリコン膜中へ導入しする。続いて図3
(b)に示すように、この第2のポリシリコン膜を所定
の形状に(例えば活性領域上を横断するストライプ状
に)パターニングして制御ゲート電極6を形成すると同
時に引き続いてゲート間絶縁膜、第1のポリシリコン膜
をパターニングする。この工程をセルエッチ工程とい
う。次に全面にAsイオン7の注入を行うと、セルエッ
チで露出したトンネルゲート酸化膜3下のP型シリコン
基板1中の一部にイオン注入層8−1,8−2がセルの
ソース・ドレイン用として形成される。
【0005】その後熱酸化法により浮遊ゲート電極(4
a)と制御ゲート電極6表面に図3(c)に示すよう
に、熱酸化膜9を形成し、両者を囲む。この時イオン注
入層8−1,8−2はP型シリコン基板1中で拡がり、
浮遊ゲート電極4a下までオーバーラップしたソース領
域8−1a,ドレイン領域8−2aとなる。つづいて全
面にBPSG等の層間絶縁膜10を形成した後、n+ 拡
散層(8−1a,8−2a)上にコンタクト孔11を、
又制御ゲート電極の延在部に図示しない開口を設けてか
らアルミニウム系の電極配線12等を設ける。
a)と制御ゲート電極6表面に図3(c)に示すよう
に、熱酸化膜9を形成し、両者を囲む。この時イオン注
入層8−1,8−2はP型シリコン基板1中で拡がり、
浮遊ゲート電極4a下までオーバーラップしたソース領
域8−1a,ドレイン領域8−2aとなる。つづいて全
面にBPSG等の層間絶縁膜10を形成した後、n+ 拡
散層(8−1a,8−2a)上にコンタクト孔11を、
又制御ゲート電極の延在部に図示しない開口を設けてか
らアルミニウム系の電極配線12等を設ける。
【0006】以上で不揮発性半導体メモリ装置のメモリ
セルのトランジスタが製造されるが、この製造方法の中
で熱酸化膜9を設ける理由は外部から進入してくるイオ
ンや、層間膜中からのイオンにより浮遊ゲート電極中の
正又は負の電荷が中和され、情報が失なわれるのを防ぐ
ためであり信頼性上重要な膜である。
セルのトランジスタが製造されるが、この製造方法の中
で熱酸化膜9を設ける理由は外部から進入してくるイオ
ンや、層間膜中からのイオンにより浮遊ゲート電極中の
正又は負の電荷が中和され、情報が失なわれるのを防ぐ
ためであり信頼性上重要な膜である。
【0007】この半導体メモリ装置の書込動作は、例え
ばソース領域8−1aを接地し、ドレイン領域8−2a
に5V、制御ゲート電極に12Vを印加することによっ
てソース領域8−1aとドレイン領域8−2aとの間の
チャネル中を流れる電子のうちホットエレクトロンを浮
遊ゲート電極4aに注入することによりメモリセルトラ
ンジスタのしきい電圧VT を高くすることにより行な
う。また消去動作は、例えば制御ゲート電極6を接地
し、ドレイン領域8−2aを開放状態にし、ソース領域
8−1aに12Vを印加することにより浮遊ゲート電極
4aから電子をソース領域8−1aにF−Nトンネリン
グを利用して引き抜くことによってメモリセルトランジ
スタのしきい電圧VT を低くすることにより行なう。
ばソース領域8−1aを接地し、ドレイン領域8−2a
に5V、制御ゲート電極に12Vを印加することによっ
てソース領域8−1aとドレイン領域8−2aとの間の
チャネル中を流れる電子のうちホットエレクトロンを浮
遊ゲート電極4aに注入することによりメモリセルトラ
ンジスタのしきい電圧VT を高くすることにより行な
う。また消去動作は、例えば制御ゲート電極6を接地
し、ドレイン領域8−2aを開放状態にし、ソース領域
8−1aに12Vを印加することにより浮遊ゲート電極
4aから電子をソース領域8−1aにF−Nトンネリン
グを利用して引き抜くことによってメモリセルトランジ
スタのしきい電圧VT を低くすることにより行なう。
【0008】
【発明が解決しようとする課題】上述した半導体メモリ
装置は、所定時間書込動作や消去動作を行なった後のし
きい電圧が浮遊ゲート電極のリン濃度に依存する。書込
良品率(所定時間の書込みを行なった後のしきい電圧が
例えば7V以上になる割合)はリン濃度が低くなると低
下し、消去良品率(所定時間の消去を行なった後のしき
い電圧が、例えば1.0〜3.5Vの範囲に収まる割
合。特に1.0未満のとき過消去という。)はリン濃度
が高くなると過消去が起り易くなって低下する。例え
ば、第1のポリシリコン膜4にリンをイオン注入法で導
入する場合、書込良品率及び消去良品率は、注入量が1
×1015cm-2(不純物濃度5×1019cm-3に相当)
のときそれぞれ80%及び30%,5×1014cm
-2(不純物濃度 2.5×1019cm-3に相当)のとき
それぞれ50%及び70%であった。ここで良品率とい
うのはウェーハ当りの良品チップの割合であり、不良チ
ップとはメモリアレー(例えば1Mビットのメモリセル
を有いている)に書込不良又は消去不良のメモリセルが
発見されたものである。
装置は、所定時間書込動作や消去動作を行なった後のし
きい電圧が浮遊ゲート電極のリン濃度に依存する。書込
良品率(所定時間の書込みを行なった後のしきい電圧が
例えば7V以上になる割合)はリン濃度が低くなると低
下し、消去良品率(所定時間の消去を行なった後のしき
い電圧が、例えば1.0〜3.5Vの範囲に収まる割
合。特に1.0未満のとき過消去という。)はリン濃度
が高くなると過消去が起り易くなって低下する。例え
ば、第1のポリシリコン膜4にリンをイオン注入法で導
入する場合、書込良品率及び消去良品率は、注入量が1
×1015cm-2(不純物濃度5×1019cm-3に相当)
のときそれぞれ80%及び30%,5×1014cm
-2(不純物濃度 2.5×1019cm-3に相当)のとき
それぞれ50%及び70%であった。ここで良品率とい
うのはウェーハ当りの良品チップの割合であり、不良チ
ップとはメモリアレー(例えば1Mビットのメモリセル
を有いている)に書込不良又は消去不良のメモリセルが
発見されたものである。
【0009】書込良品率と消去良品率とが浮遊ゲート電
極のリン濃度に相反する依存性を有しているので、結果
として収率が20〜30%程度になってしまい、資源の
浪費や価格の上昇を招くという問題点があった。
極のリン濃度に相反する依存性を有しているので、結果
として収率が20〜30%程度になってしまい、資源の
浪費や価格の上昇を招くという問題点があった。
【0010】本発明の目的は書込特性が良好で収率を一
層改善できる半導体メモリ装置及びその製造方法を提供
することにある。
層改善できる半導体メモリ装置及びその製造方法を提供
することにある。
【0011】
【課題を解決するための手段】本発明の半導体メモリ装
置は、第1導電型半導体基板の表面部に第2電型のソー
ス領域及びドレイン領域が互いに空間的に分離して設け
られかつ少なくともこれら領域間に挟まれたチャネル領
域を含む部分上にトンネルゲート絶縁膜を介して前記ソ
ース領域及びドレイン領域とオーバラップしてポリシリ
コン膜でなる浮遊ゲート電極が設けられ、かつ前記浮遊
ゲート電極上にゲート間絶縁膜を介して制御ゲート電極
を持つ多層ゲート型トランジスタをメモリセルとし、前
記メモリセルのソース領域とドレイン領域との間のチャ
ネル領域を流れるホットエレクトロンを浮遊ゲート電極
に注入する書込み動作及び前記浮遊ゲート電極から電子
をトンネリングさせて引き抜く消去動作を行う半導体メ
モリ装置において、前記浮遊ゲート電極の不純物濃度が
その側面部で内部より低いというものである。
置は、第1導電型半導体基板の表面部に第2電型のソー
ス領域及びドレイン領域が互いに空間的に分離して設け
られかつ少なくともこれら領域間に挟まれたチャネル領
域を含む部分上にトンネルゲート絶縁膜を介して前記ソ
ース領域及びドレイン領域とオーバラップしてポリシリ
コン膜でなる浮遊ゲート電極が設けられ、かつ前記浮遊
ゲート電極上にゲート間絶縁膜を介して制御ゲート電極
を持つ多層ゲート型トランジスタをメモリセルとし、前
記メモリセルのソース領域とドレイン領域との間のチャ
ネル領域を流れるホットエレクトロンを浮遊ゲート電極
に注入する書込み動作及び前記浮遊ゲート電極から電子
をトンネリングさせて引き抜く消去動作を行う半導体メ
モリ装置において、前記浮遊ゲート電極の不純物濃度が
その側面部で内部より低いというものである。
【0012】本発明の半導体メモリ装置の製造方法は表
面部に第1導電型領域を有する半導体基板の表面にトン
ネルゲート酸化膜を形成し、全面に第1のポリシリコン
膜を成長し不純物を導入する工程と、前記第1のポリシ
リコン膜を所望形状にパターニングする工程と、前記パ
ターニングされた第1のポリシリコン膜表面にゲート絶
縁膜を形成する工程と、全面に第2のポリシリコン膜を
成長し不純物を導入する工程と、前記第2のポリシリコ
ン膜をエッチングして制御ゲート電極を形成すると同時
に前記ゲート絶縁膜および前記パターニングされた第1
のポリシリコン膜をエッチングして浮遊ゲート電極を形
成する工程と、前記浮遊ゲート電極側面部の不純物濃度
を減少させる工程と、熱酸化を行ってその側面が熱酸化
膜で覆われ不純物濃度が側面部で内部より低い浮遊ゲー
ト電極を形成する工程と、イオン注入及び熱処理を利用
することによって前記浮遊ゲート電極と自己整合すると
ともに前記不純物濃度の低い側面部下に及ぶ第2導電型
のソース領域及びドレイン領域を形成する工程とを含む
というものである。
面部に第1導電型領域を有する半導体基板の表面にトン
ネルゲート酸化膜を形成し、全面に第1のポリシリコン
膜を成長し不純物を導入する工程と、前記第1のポリシ
リコン膜を所望形状にパターニングする工程と、前記パ
ターニングされた第1のポリシリコン膜表面にゲート絶
縁膜を形成する工程と、全面に第2のポリシリコン膜を
成長し不純物を導入する工程と、前記第2のポリシリコ
ン膜をエッチングして制御ゲート電極を形成すると同時
に前記ゲート絶縁膜および前記パターニングされた第1
のポリシリコン膜をエッチングして浮遊ゲート電極を形
成する工程と、前記浮遊ゲート電極側面部の不純物濃度
を減少させる工程と、熱酸化を行ってその側面が熱酸化
膜で覆われ不純物濃度が側面部で内部より低い浮遊ゲー
ト電極を形成する工程と、イオン注入及び熱処理を利用
することによって前記浮遊ゲート電極と自己整合すると
ともに前記不純物濃度の低い側面部下に及ぶ第2導電型
のソース領域及びドレイン領域を形成する工程とを含む
というものである。
【0013】この場合、真空中又は非酸化性雰囲気中の
熱処理によって浮遊ゲート電極の側面部の不純物濃度を
減少させることができる。
熱処理によって浮遊ゲート電極の側面部の不純物濃度を
減少させることができる。
【0014】又、浮遊ゲート電極の少なくとも側面をリ
ン酸に浸漬し、前記浮遊ゲート電極側面部の不純物を減
少させることもできる。
ン酸に浸漬し、前記浮遊ゲート電極側面部の不純物を減
少させることもできる。
【0015】更に又、浮遊ゲート電極側面にCVD法に
より酸化シリコン膜を成長後熱処理を行こない、前記ゲ
ート電極側面不純物を前記酸化シリコン膜中へ拡散させ
た後前記酸化シリコン膜を除去して前記浮遊ゲート電極
側面部の不純物を減少させることもできる。
より酸化シリコン膜を成長後熱処理を行こない、前記ゲ
ート電極側面不純物を前記酸化シリコン膜中へ拡散させ
た後前記酸化シリコン膜を除去して前記浮遊ゲート電極
側面部の不純物を減少させることもできる。
【0016】
【作用】本発明の半導体メモリ装置は、浮遊ゲート電極
の不純物濃度が側面部で低くなっているのでソース領域
とドレイン領域とで挟まれたチャネル部上で浮遊ゲート
電極のトンネルゲート絶縁膜との界面に生じる空乏層を
少なくするため不純物濃度を高くできる。
の不純物濃度が側面部で低くなっているのでソース領域
とドレイン領域とで挟まれたチャネル部上で浮遊ゲート
電極のトンネルゲート絶縁膜との界面に生じる空乏層を
少なくするため不純物濃度を高くできる。
【0017】不純物がドーピングされた第1のポリシり
コン膜をパターニングしたのち、側面部の不純物濃度を
減少させる処理を行ない、イオン注入を利用してソース
・ドレイン領域を形成することによって、浮遊ゲート電
極の不純物濃度の低い側面部下にソース領域を形成する
ことができる。
コン膜をパターニングしたのち、側面部の不純物濃度を
減少させる処理を行ない、イオン注入を利用してソース
・ドレイン領域を形成することによって、浮遊ゲート電
極の不純物濃度の低い側面部下にソース領域を形成する
ことができる。
【0018】側面部の不純物濃度減少処理は、熱処理に
よる不純物の外向拡散、結晶粒界のエッチング又は酸化
シリコン膜へ不純物を拡散させた後のエッチングにより
可能となる。
よる不純物の外向拡散、結晶粒界のエッチング又は酸化
シリコン膜へ不純物を拡散させた後のエッチングにより
可能となる。
【0019】
【実施例】図1(a)〜(d)は本発明の一実施例につ
いてその製造工程に沿って説明するための工程順断面図
である。
いてその製造工程に沿って説明するための工程順断面図
である。
【0020】まず、図1(a)に示すように、P型シリ
コン基板1表面に厚さ700nmのフィールド酸化膜2
を形成することによって区画された活性領域の表面に膜
厚10nmのトンネルゲート酸化膜3を熱酸化法により
形成する。つづいて全面に厚さ150nmの第1のポリ
シリコン膜4をCVD法により成長させた後、熱拡散法
又はイオン注入法によりリンの不純物拡散を行こないポ
リシリコン膜4に導電性を付与する。次に、活性領域の
表面とその近傍を覆う程度に第1のポリシリコン膜が残
るようにエッチングして、第1のポリシリコン加工膜と
する。
コン基板1表面に厚さ700nmのフィールド酸化膜2
を形成することによって区画された活性領域の表面に膜
厚10nmのトンネルゲート酸化膜3を熱酸化法により
形成する。つづいて全面に厚さ150nmの第1のポリ
シリコン膜4をCVD法により成長させた後、熱拡散法
又はイオン注入法によりリンの不純物拡散を行こないポ
リシリコン膜4に導電性を付与する。次に、活性領域の
表面とその近傍を覆う程度に第1のポリシリコン膜が残
るようにエッチングして、第1のポリシリコン加工膜と
する。
【0021】次に熱酸化を行こない、前述の第1のポリ
シリコン加工膜表面にゲート間絶縁膜5を厚さ20nm
形成する。再度全面に厚さ200nmの第2のポリシリ
コン膜をCVD法により成長し熱拡散法によるリンの不
純物拡散を行こない、第2のポリシリコン膜に導電性を
与える。その後、第2のポリシリコン膜を所定の形状例
えば活性領域を横断するストライプ上にパターニングし
て図1(b)に示すように制御ゲート電極6を形成する
と同時に制御ゲート電極6下のゲート間絶縁膜5と第1
のポリシリコン加工膜もパターニングして浮遊ゲート電
極4aを形成する。
シリコン加工膜表面にゲート間絶縁膜5を厚さ20nm
形成する。再度全面に厚さ200nmの第2のポリシリ
コン膜をCVD法により成長し熱拡散法によるリンの不
純物拡散を行こない、第2のポリシリコン膜に導電性を
与える。その後、第2のポリシリコン膜を所定の形状例
えば活性領域を横断するストライプ上にパターニングし
て図1(b)に示すように制御ゲート電極6を形成する
と同時に制御ゲート電極6下のゲート間絶縁膜5と第1
のポリシリコン加工膜もパターニングして浮遊ゲート電
極4aを形成する。
【0022】次に950〜1000℃の真空中、又は窒
素などの非酸化性雰囲気中に1時間〜3時間放置する
と、浮遊ゲート電極4a及び制御ゲート電極6中の不純
物リンが外向拡散(アウトディフューション)し、図1
(c)に示すように、各々の表面が内部よりも低濃度の
低不純物ポリシリコン層13−1及び13−2に変質す
る。続いて800〜850℃で熱酸化を行こなって図1
(d)に示すように、低不純物ポリシリコン層13−
1,13−2表面に厚さ20nmの熱酸化膜9aを形成
した後、全面に70kevで1×1015cm-2程度As
イオンを注入し、活性化処理を行なってP型シリコン基
板1表面にn+ 拡散層8−1a,8−2aを形成する。
この場合活性化処理の温度、時間を調整して、n+ 拡散
層8−1a,8−2aが浮遊ゲート電極(高濃度ポリシ
リコン層4bと低濃度ポリシリコン層13−1aとでな
る)と自己整合するとともに低不純物ポリシリコン層1
3−1aとオーバラップさせる。次に、全面に厚さ70
0nmのBPSG膜を層間絶縁膜10としてCVD法で
形成した後、n+ 拡散層8−1a及び図示していないが
制御ゲート電極(6a,13−2a)上にコンタクト孔
11などを開口した後、アルミニウム膜などの電極配線
12を形成する。
素などの非酸化性雰囲気中に1時間〜3時間放置する
と、浮遊ゲート電極4a及び制御ゲート電極6中の不純
物リンが外向拡散(アウトディフューション)し、図1
(c)に示すように、各々の表面が内部よりも低濃度の
低不純物ポリシリコン層13−1及び13−2に変質す
る。続いて800〜850℃で熱酸化を行こなって図1
(d)に示すように、低不純物ポリシリコン層13−
1,13−2表面に厚さ20nmの熱酸化膜9aを形成
した後、全面に70kevで1×1015cm-2程度As
イオンを注入し、活性化処理を行なってP型シリコン基
板1表面にn+ 拡散層8−1a,8−2aを形成する。
この場合活性化処理の温度、時間を調整して、n+ 拡散
層8−1a,8−2aが浮遊ゲート電極(高濃度ポリシ
リコン層4bと低濃度ポリシリコン層13−1aとでな
る)と自己整合するとともに低不純物ポリシリコン層1
3−1aとオーバラップさせる。次に、全面に厚さ70
0nmのBPSG膜を層間絶縁膜10としてCVD法で
形成した後、n+ 拡散層8−1a及び図示していないが
制御ゲート電極(6a,13−2a)上にコンタクト孔
11などを開口した後、アルミニウム膜などの電極配線
12を形成する。
【0023】以上の説明から明らかなように、第1の実
施例の半導体メモリ装置は、P型シリコン基板1の表面
部にn+ 型のソース領域(n+ 型拡散層8−1a)及び
ドレイン領域(n+ 型拡散層8−2a)が互いに空間的
に分離して設けられ、かつ少なくともこれら領域間に挟
まれたチャネル領域を含む部分上にトンネルゲート酸化
膜3を介して前記ソース領域(8−1a)及びドレイン
領域(8−2a)とオーバラップしてポリシリコン膜で
なる浮遊ゲート電極が設けられ、かつ前述の浮遊ゲート
電極上にゲート間絶縁膜5を介して制御ゲート電極(高
濃度ポリシリコン層6aと低濃度ポリシリコン層13−
2aとでなる)を持つ多層ゲート型トランジスタをメモ
リセルとする半導体メモリ装置において、浮遊ゲート電
極のリン濃度がその側面部で内部より低いというもので
ある。
施例の半導体メモリ装置は、P型シリコン基板1の表面
部にn+ 型のソース領域(n+ 型拡散層8−1a)及び
ドレイン領域(n+ 型拡散層8−2a)が互いに空間的
に分離して設けられ、かつ少なくともこれら領域間に挟
まれたチャネル領域を含む部分上にトンネルゲート酸化
膜3を介して前記ソース領域(8−1a)及びドレイン
領域(8−2a)とオーバラップしてポリシリコン膜で
なる浮遊ゲート電極が設けられ、かつ前述の浮遊ゲート
電極上にゲート間絶縁膜5を介して制御ゲート電極(高
濃度ポリシリコン層6aと低濃度ポリシリコン層13−
2aとでなる)を持つ多層ゲート型トランジスタをメモ
リセルとする半導体メモリ装置において、浮遊ゲート電
極のリン濃度がその側面部で内部より低いというもので
ある。
【0024】高濃度ポリシリコン層4bのトンネルゲー
ト酸化膜3との界面に生じる空乏層はリン濃度を1×1
020cm-3以上にすると殆んど無視できるようになり、
書込動作時にチャネル中を流れる電子の量がリン濃度に
殆んど依存しなくなる。
ト酸化膜3との界面に生じる空乏層はリン濃度を1×1
020cm-3以上にすると殆んど無視できるようになり、
書込動作時にチャネル中を流れる電子の量がリン濃度に
殆んど依存しなくなる。
【0025】また、消去動作には低濃度ポリシリコン層
13−1aが主に寄与するので消去不良は生じ難くな
る。リン濃度が低くなると過消去などが起り難くなる理
由についてはいくつかの説があるとはいえなお不明であ
る。
13−1aが主に寄与するので消去不良は生じ難くな
る。リン濃度が低くなると過消去などが起り難くなる理
由についてはいくつかの説があるとはいえなお不明であ
る。
【0026】従ってリン濃度が均一な浮遊ゲート電極を
有するものに比べると、書込良品率と消去良品率の双方
を良好にすることができる。
有するものに比べると、書込良品率と消去良品率の双方
を良好にすることができる。
【0027】以上、浮遊ゲート電極側面部の不純物濃度
減少処理として、セルエッチ後に真空中又は非酸化性雰
囲気中での熱処理を例としてあげた。その他の第1の例
として、セルエッチ後のリン酸処理をあけることができ
る。一般にポリシリコン膜中の不純物のリンはポリシリ
コンのグレイン中よりもグレインバウンダリ(結晶粒
界)に偏析しやすい。従って、セルエッチ終了後(図1
(b)の状態で)グレインバウンダリを特にエッチング
する手法として100〜150℃のリン酸中に浸漬する
と、グレインバウンダリのシリコンエッチングが進行す
ると同時に不純物のリンが除去され、全体として浮遊ゲ
ート電極や制御ゲート電極の表面が低濃度となり、低不
純物ポリシリコン層13−1a,13−2aが形成され
る。
減少処理として、セルエッチ後に真空中又は非酸化性雰
囲気中での熱処理を例としてあげた。その他の第1の例
として、セルエッチ後のリン酸処理をあけることができ
る。一般にポリシリコン膜中の不純物のリンはポリシリ
コンのグレイン中よりもグレインバウンダリ(結晶粒
界)に偏析しやすい。従って、セルエッチ終了後(図1
(b)の状態で)グレインバウンダリを特にエッチング
する手法として100〜150℃のリン酸中に浸漬する
と、グレインバウンダリのシリコンエッチングが進行す
ると同時に不純物のリンが除去され、全体として浮遊ゲ
ート電極や制御ゲート電極の表面が低濃度となり、低不
純物ポリシリコン層13−1a,13−2aが形成され
る。
【0028】次に、その他の第2の例について説明す
る。セルエッチが終了した後に全面にSiH4 −N2 O
系を800℃で反応させて厚さ50nmの酸化シリコン
膜(HTO膜14,図2)を成長後に窒素雰囲気中で9
00〜1000℃の熱処理を行こなうとHTO膜14中
に浮遊ゲート電極4a,制御ゲート電極6中の不純物で
あるリンが外向拡散し、PSG膜に変質する。HTO膜
14を成長することで外向拡散するリンはHTO膜14
中に吸収され、不要な領域にリンが拡散することが無い
利点がある。その後酸化膜ウエットエッチを行こないH
TO膜14が変質したPSG膜を除去する。すると浮遊
ゲート電極及び制御ゲート電極の表面には低不純物ポリ
シリコン13−1a,13−2aが形成される。
る。セルエッチが終了した後に全面にSiH4 −N2 O
系を800℃で反応させて厚さ50nmの酸化シリコン
膜(HTO膜14,図2)を成長後に窒素雰囲気中で9
00〜1000℃の熱処理を行こなうとHTO膜14中
に浮遊ゲート電極4a,制御ゲート電極6中の不純物で
あるリンが外向拡散し、PSG膜に変質する。HTO膜
14を成長することで外向拡散するリンはHTO膜14
中に吸収され、不要な領域にリンが拡散することが無い
利点がある。その後酸化膜ウエットエッチを行こないH
TO膜14が変質したPSG膜を除去する。すると浮遊
ゲート電極及び制御ゲート電極の表面には低不純物ポリ
シリコン13−1a,13−2aが形成される。
【0029】なお、不純物としてリンを用いる場合につ
いて説明したがAsなどの他のN型不純物を使用しても
よい。
いて説明したがAsなどの他のN型不純物を使用しても
よい。
【0030】
【発明の効果】以上説明したように本発明によれば、浮
遊ゲート電極のポリシリコン膜の側面部の不純物濃度を
その他の部分より低くすることにより、均一な不純物濃
度のポリシリコン膜で浮遊ゲート電極を構成したときに
不純物濃度を高くして書込特性を良好にしたときに問題
となる過消去などによる消去不良の発生を抑制すること
ができる。従って収率よく書込特性の良好な半導体メモ
リ装置を製造でき、資源の浪費の抑制及び低格価化が可
能となる効果がある。
遊ゲート電極のポリシリコン膜の側面部の不純物濃度を
その他の部分より低くすることにより、均一な不純物濃
度のポリシリコン膜で浮遊ゲート電極を構成したときに
不純物濃度を高くして書込特性を良好にしたときに問題
となる過消去などによる消去不良の発生を抑制すること
ができる。従って収率よく書込特性の良好な半導体メモ
リ装置を製造でき、資源の浪費の抑制及び低格価化が可
能となる効果がある。
【図1】本発明の一実施例について製造工程に沿って説
明するための(a)〜(d)に分図して示す工程順断面
図である。
明するための(a)〜(d)に分図して示す工程順断面
図である。
【図2】一実施例の製造方法の変形について説明するた
めの断面図である。
めの断面図である。
【図3】従来例について製造工程に沿って説明するため
の(a)〜(c)に分図して示す工程順断面図である。
の(a)〜(c)に分図して示す工程順断面図である。
1 P型シリコン基板 2 フィールド酸化膜 3 トンネルゲート酸化膜 4 ポリシリコン膜 4a 浮遊ゲート電極 4b 浮遊ゲート電極の高濃度ポリシリコン層 5 ゲート間絶縁膜 6 制御ゲート電極 6a 制御ゲート電極の高濃度ポリシリコン層 7 Asイオン 8−1,8−2 イオン注入層 8−1a,8−2a n+ 拡散層 9 熱酸化膜 10 層間絶縁膜 11 コンタクト孔 12 電極配線 13−1,13−1a,13−2,13−2a 低濃
度ポリシリコン層 14 HTO膜
度ポリシリコン層 14 HTO膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 29/788 H01L 29/792 H01L 21/8247
Claims (4)
- 【請求項1】 表面部に第1導電型領域を有する半導体
基板の表面にトンネルゲート酸化膜を形成し、全面に第
1のポリシリコン膜を成長し不純物を導入する工程と、
前記第1のポリシリコン膜を所望形状にパターニングす
る工程と、前記パターニングされた第1のポリシリコン
膜表面にゲート絶縁膜を形成する工程と、全面に第2の
ポリシリコン膜を成長し不純物を導入する工程と、前記
第2のポリシリコン膜をエッチングして制御ゲート電極
を形成すると同時に前記ゲート絶縁膜および前記パター
ニングされた第1のポリシリコン膜をエッチングして浮
遊ゲート電極を形成する工程と、前記浮遊ゲート電極側
面部の不純物濃度を減少させる工程と、熱酸化を行って
その側面が熱酸化膜で覆われ不純物濃度が側面部で内部
より低い浮遊ゲート電極を形成する工程と、イオン注入
及び熱処理を利用することによって前記浮遊ゲート電極
と自己整合するとともに前記不純物濃度の低い側面部下
に及ぶ第2導電型のソース領域及びドレイン領域を形成
する工程とを含むことを特徴とする半導体メモリ装置の
製造方法。 - 【請求項2】 真空中又は非酸化性雰囲気中の熱処理に
よって浮遊ゲート電極の側面部の不純物濃度を減少させ
る請求項1記載の半導体メモリ装置の製造方法。 - 【請求項3】 浮遊ゲート電極の少なくとも側面をリン
酸に浸漬し、前記浮遊ゲート電極側面部の不純物を減少
させる請求項1記載の半導体メモリ装置の製造方法。 - 【請求項4】 浮遊ゲート電極側面にCVD法により酸
化シリコン膜を成長後熱処理を行こない、前記ゲート電
極側面不純物を前記酸化シリコン膜中へ拡散させた後前
記酸化シリコン膜を除去して前記浮遊ゲート電極側面部
の不純物を減少させる請求項1記載の半導体メモリ装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7149208A JP2885134B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7149208A JP2885134B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体メモリ装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH098154A JPH098154A (ja) | 1997-01-10 |
JP2885134B2 true JP2885134B2 (ja) | 1999-04-19 |
Family
ID=15470203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7149208A Expired - Fee Related JP2885134B2 (ja) | 1995-06-15 | 1995-06-15 | 半導体メモリ装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2885134B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999018616A1 (fr) * | 1997-10-06 | 1999-04-15 | Seiko Epson Corporation | Dispositif de memoire non volatile a semi-conducteurs et procede de fabrication de celui-ci |
US6218689B1 (en) * | 1999-08-06 | 2001-04-17 | Advanced Micro Devices, Inc. | Method for providing a dopant level for polysilicon for flash memory devices |
US6774439B2 (en) | 2000-02-17 | 2004-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device using fuse/anti-fuse system |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58121679A (ja) * | 1982-01-12 | 1983-07-20 | Mitsubishi Electric Corp | 半導体不揮発性記憶装置 |
JPH01280361A (ja) * | 1988-04-05 | 1989-11-10 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
-
1995
- 1995-06-15 JP JP7149208A patent/JP2885134B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH098154A (ja) | 1997-01-10 |
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