JPH01280361A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH01280361A JPH01280361A JP63083534A JP8353488A JPH01280361A JP H01280361 A JPH01280361 A JP H01280361A JP 63083534 A JP63083534 A JP 63083534A JP 8353488 A JP8353488 A JP 8353488A JP H01280361 A JPH01280361 A JP H01280361A
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Links
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明は電気的に書換え可能なメモリ
(Electrically Erasable P
ROM ; E E P ROM)を有する半導体記憶
装置およびその製造方法に関する。
ROM ; E E P ROM)を有する半導体記憶
装置およびその製造方法に関する。
(従来の技術)
従来のEEPROMの断面を第7図に示す。例えばp型
の半導体基板61の所定領域にp型の不純物領域62が
形成され、この不純物領域62上にシリコン酸化膜から
なる絶縁膜63.64が形成されている。この絶縁膜は
厚さ100人程鹿の薄い膜厚のトンネル絶縁膜63と、
これよりも厚い膜厚のゲート絶縁膜64とからなってい
る。そして、この絶縁膜63.64上に高濃度のn型不
純物を含むフローティングゲート65が形成され、さら
にフローティングゲート65上に層間絶縁膜66を介し
て高濃度のn型不純物を含むコントロールゲート67が
形成されている。
の半導体基板61の所定領域にp型の不純物領域62が
形成され、この不純物領域62上にシリコン酸化膜から
なる絶縁膜63.64が形成されている。この絶縁膜は
厚さ100人程鹿の薄い膜厚のトンネル絶縁膜63と、
これよりも厚い膜厚のゲート絶縁膜64とからなってい
る。そして、この絶縁膜63.64上に高濃度のn型不
純物を含むフローティングゲート65が形成され、さら
にフローティングゲート65上に層間絶縁膜66を介し
て高濃度のn型不純物を含むコントロールゲート67が
形成されている。
このようなEEPROMではトンネル絶縁膜63を通じ
てフローティングゲート65に電子を出し入れすること
により情報の書き込みおよび消去が行われる。しかし、
この書き込みおよび消去を数多く行なっている内に、ト
ンネル絶縁膜63が破壊されるため、情報の書換え限度
回数が104レベルとなっている。又、フローティング
ゲート65に電子を供給あるいはフローティングゲート
65から電子を引き出した状態で長時間放置しておくと
、フローティングゲート65中の電子量が変動して誤デ
ータとなる不都合もある。これら問題はフローティング
ゲート65の不純物が半導体装置製造中にトンネル絶縁
膜63に影響を与えるためである。
てフローティングゲート65に電子を出し入れすること
により情報の書き込みおよび消去が行われる。しかし、
この書き込みおよび消去を数多く行なっている内に、ト
ンネル絶縁膜63が破壊されるため、情報の書換え限度
回数が104レベルとなっている。又、フローティング
ゲート65に電子を供給あるいはフローティングゲート
65から電子を引き出した状態で長時間放置しておくと
、フローティングゲート65中の電子量が変動して誤デ
ータとなる不都合もある。これら問題はフローティング
ゲート65の不純物が半導体装置製造中にトンネル絶縁
膜63に影響を与えるためである。
(発明が解決しようとする課題)
このように従来装置ではフローティングゲートの不純物
がトンネル絶縁膜に悪影響を与えるため、トンネル絶縁
膜の破壊やデータの劣化が生じる。
がトンネル絶縁膜に悪影響を与えるため、トンネル絶縁
膜の破壊やデータの劣化が生じる。
本発明は上記事情を考慮してなされ、フローティングゲ
ートからのトンネル絶縁膜への不純物の影響を防止した
半導体記憶装置を提供すると共に、その半導体記憶装置
の製造に適した製造方法を提供することを目的とする。
ートからのトンネル絶縁膜への不純物の影響を防止した
半導体記憶装置を提供すると共に、その半導体記憶装置
の製造に適した製造方法を提供することを目的とする。
(課題を解決するための手段)
本発明の半導体記憶装置は、フローティングゲートのト
ンネル絶縁膜と接する領域を含む部分の不純物をフロー
ティングゲートの他の部分より低濃度としたものである
。
ンネル絶縁膜と接する領域を含む部分の不純物をフロー
ティングゲートの他の部分より低濃度としたものである
。
又、このための製造方法は半導体基板内に不純物領域を
形成する工程と、前記半導体基板上に絶縁膜を形成した
後、この絶縁膜の一部を除去し、この除去部分に前記絶
縁膜より薄いトンネル絶縁膜を形成する工程と、前記ト
ンネル絶縁膜を含む前記絶縁膜上にシリコン層を形成し
た後、このシリコン層上に保護膜を形成する工程と、前
記シリコン層上の前記トンネル絶縁膜に対応する領域の
保護膜を残すように前記保護膜を除去する工程と、前記
残した保護膜をマスクとして前記シリコン層を不純物領
域からなるフローティングゲートとする工程とを具備し
ている。
形成する工程と、前記半導体基板上に絶縁膜を形成した
後、この絶縁膜の一部を除去し、この除去部分に前記絶
縁膜より薄いトンネル絶縁膜を形成する工程と、前記ト
ンネル絶縁膜を含む前記絶縁膜上にシリコン層を形成し
た後、このシリコン層上に保護膜を形成する工程と、前
記シリコン層上の前記トンネル絶縁膜に対応する領域の
保護膜を残すように前記保護膜を除去する工程と、前記
残した保護膜をマスクとして前記シリコン層を不純物領
域からなるフローティングゲートとする工程とを具備し
ている。
(作 用)
上記の通りに構成される半導体記憶装置は、フローティ
ングゲートのトンネル絶縁膜と接する領域の不純物濃度
が通常よりも低濃度であるため、フローティングゲート
からのトンネル絶縁膜への不純物の影響が低減され、ト
ンネル絶縁膜の膜質が良好に保たれる。
ングゲートのトンネル絶縁膜と接する領域の不純物濃度
が通常よりも低濃度であるため、フローティングゲート
からのトンネル絶縁膜への不純物の影響が低減され、ト
ンネル絶縁膜の膜質が良好に保たれる。
又、上記の通りに構成される製造方法では、トンネル絶
縁膜と接する領域におけるフローティングゲートは不純
物を全く含まないか、含んでいても他の部分よりも低濃
度となるように製造される。
縁膜と接する領域におけるフローティングゲートは不純
物を全く含まないか、含んでいても他の部分よりも低濃
度となるように製造される。
(実施例)
以下、本発明を添付図面により具体的に説明する。なお
、図面の説明において同一要素は同一符号により対応さ
せて重複する説明を省略する。
、図面の説明において同一要素は同一符号により対応さ
せて重複する説明を省略する。
第1図は本発明の第1の実施例に係る半導体記憶装置の
断面図を示す。例えばp型シリコン基板からなる半導体
基板1にヒ素のイオン注入などによってn+型の不純物
領域2が形成されており、この不純物領域2を含む領域
にシリコン酸化膜からなる絶縁[3,4が形成されてい
る。この絶縁膜は比較的薄いトンネル絶縁膜3と比較的
厚いゲート絶縁膜4とからなる。ゲート絶縁膜4は膜厚
400人程鹿の厚さを有して、チャネルコントロールに
関与する。一方、トンネル絶縁膜3は膜厚1100AF
度であり、後述するフローティングゲート膜5への電荷
の出入れに関与する。これら絶縁膜3,4上にはリンな
どの不純物を含むフローティングゲート5が形成され、
さらにフローティングゲート5上に層間絶縁膜6と、リ
ンなどを不鈍物とするコントロールゲート7が形成され
ている。なお、8は酸化膜、9は窒化膜であり、共に保
護膜を構成し、後述する製造工程で示されるように、共
にフローティングゲート5のトンネル絶縁膜3と接する
領域上の部分への不純物注入量を制限あるいは阻止する
ものである。このような半導体記憶装置において、フロ
ーティングゲート5のトンネル絶縁膜3と接する領域上
の部分は不純物濃度が他の部分よりも低いか、あるいは
全く不純物を含んでいない。第1図中、フローティング
ゲート5の部分5aはその低濃度部分を示し、他の部分
5bは通常濃度の部分を示す。
断面図を示す。例えばp型シリコン基板からなる半導体
基板1にヒ素のイオン注入などによってn+型の不純物
領域2が形成されており、この不純物領域2を含む領域
にシリコン酸化膜からなる絶縁[3,4が形成されてい
る。この絶縁膜は比較的薄いトンネル絶縁膜3と比較的
厚いゲート絶縁膜4とからなる。ゲート絶縁膜4は膜厚
400人程鹿の厚さを有して、チャネルコントロールに
関与する。一方、トンネル絶縁膜3は膜厚1100AF
度であり、後述するフローティングゲート膜5への電荷
の出入れに関与する。これら絶縁膜3,4上にはリンな
どの不純物を含むフローティングゲート5が形成され、
さらにフローティングゲート5上に層間絶縁膜6と、リ
ンなどを不鈍物とするコントロールゲート7が形成され
ている。なお、8は酸化膜、9は窒化膜であり、共に保
護膜を構成し、後述する製造工程で示されるように、共
にフローティングゲート5のトンネル絶縁膜3と接する
領域上の部分への不純物注入量を制限あるいは阻止する
ものである。このような半導体記憶装置において、フロ
ーティングゲート5のトンネル絶縁膜3と接する領域上
の部分は不純物濃度が他の部分よりも低いか、あるいは
全く不純物を含んでいない。第1図中、フローティング
ゲート5の部分5aはその低濃度部分を示し、他の部分
5bは通常濃度の部分を示す。
このように少なくともトンネル絶縁膜と接する領域にお
けるフローティングゲートの不純物が低ン農度となって
いること1こより、フローティングゲート5内の不純物
がトンネル絶縁膜3に悪影響を与えることが少なくなる
。従って、トンネル絶縁膜3を介しての電荷の出入れを
円滑に行うことができ、かつ耐久性が増大すると共に、
誤データとなることが少ない。因みに、第1図の構造を
持つ64 KbitのEEPROMを耐久試験に供した
ところ、104回の書込み/消去を行なっても不良率は
0%であった。これに対して、従来装置では4%の不良
率となっていた。これはフローティングゲートからの不
純物がトンネル絶縁膜に与える影響が少ないため、トン
ネル領域の破壊が防止された結果と考えられる。このよ
うにトンネル絶縁膜の不良を低減できる本発明は、E
E P ROM単体においても、ICカードなど異種デ
バイスとの混載チップにおいても信頼性の向上に寄与す
ることができる。
けるフローティングゲートの不純物が低ン農度となって
いること1こより、フローティングゲート5内の不純物
がトンネル絶縁膜3に悪影響を与えることが少なくなる
。従って、トンネル絶縁膜3を介しての電荷の出入れを
円滑に行うことができ、かつ耐久性が増大すると共に、
誤データとなることが少ない。因みに、第1図の構造を
持つ64 KbitのEEPROMを耐久試験に供した
ところ、104回の書込み/消去を行なっても不良率は
0%であった。これに対して、従来装置では4%の不良
率となっていた。これはフローティングゲートからの不
純物がトンネル絶縁膜に与える影響が少ないため、トン
ネル領域の破壊が防止された結果と考えられる。このよ
うにトンネル絶縁膜の不良を低減できる本発明は、E
E P ROM単体においても、ICカードなど異種デ
バイスとの混載チップにおいても信頼性の向上に寄与す
ることができる。
次に上記実施例の製造方法を第2図により説明する。
p型の半導体基板1の所定領域をレジストでマスクした
状態でヒ素をイオン注入し、半導体基板1にn+型の不
純物領域2を形成する。その後、熱酸化を行なって半導
体基板1上に約400人の厚さのゲート絶縁膜4を形成
し、その一部をエツチング除去して、この除去部分に改
めて厚さ約100へのトンネル絶縁膜を熱酸化により形
成する。そして、この絶縁膜3,4上にポリシリコン1
0を約4000人堆積させ、このポリシリコン10の表
面を酸化して厚さ約100人の絶縁膜8を形成し、さら
にこの絶縁膜8上に同程度の厚さの窒化膜9を形成する
(第2図(A))。なお、窒化膜9の形成は熱窒化ある
いはCVDなどによって行うことができる。
状態でヒ素をイオン注入し、半導体基板1にn+型の不
純物領域2を形成する。その後、熱酸化を行なって半導
体基板1上に約400人の厚さのゲート絶縁膜4を形成
し、その一部をエツチング除去して、この除去部分に改
めて厚さ約100へのトンネル絶縁膜を熱酸化により形
成する。そして、この絶縁膜3,4上にポリシリコン1
0を約4000人堆積させ、このポリシリコン10の表
面を酸化して厚さ約100人の絶縁膜8を形成し、さら
にこの絶縁膜8上に同程度の厚さの窒化膜9を形成する
(第2図(A))。なお、窒化膜9の形成は熱窒化ある
いはCVDなどによって行うことができる。
その後、窒化膜9上のトンネル絶縁膜3に対応する領域
をマスクしてPEP法により窒化膜9および酸化膜8を
エツチング除去する。これによりポリシリコン10上の
トンネル絶縁膜3に対応する領域に保護膜11を形成す
る。この場合、保護膜11の大きさはトンネル絶縁膜3
の領域よりも幾分、大きいことが望ましい。この保護膜
11の形成の後、206g3を用いてポリシリコン層1
0にリンを拡散してこのポリシリコン層10を不純物領
域であるフローティングゲート5とする(同図(B))
。このリン拡散においては、トンネル絶縁膜3に対応す
る領域上に保護膜11が設けられているため、この保護
膜11下のポリシリコン層10には不純物が拡散しない
か、拡散しても極く少量となる。従ってフローティング
ゲート5のトンネル絶縁膜3と接する領域上の部分5a
は他の部分5bよりも不純物濃度が低くなる。この場合
、フローティングゲート5の通常濃度部分5bは101
910+J以上の濃度に不純物を拡散させることがしき
い値電圧の安定から好ましい。
をマスクしてPEP法により窒化膜9および酸化膜8を
エツチング除去する。これによりポリシリコン10上の
トンネル絶縁膜3に対応する領域に保護膜11を形成す
る。この場合、保護膜11の大きさはトンネル絶縁膜3
の領域よりも幾分、大きいことが望ましい。この保護膜
11の形成の後、206g3を用いてポリシリコン層1
0にリンを拡散してこのポリシリコン層10を不純物領
域であるフローティングゲート5とする(同図(B))
。このリン拡散においては、トンネル絶縁膜3に対応す
る領域上に保護膜11が設けられているため、この保護
膜11下のポリシリコン層10には不純物が拡散しない
か、拡散しても極く少量となる。従ってフローティング
ゲート5のトンネル絶縁膜3と接する領域上の部分5a
は他の部分5bよりも不純物濃度が低くなる。この場合
、フローティングゲート5の通常濃度部分5bは101
910+J以上の濃度に不純物を拡散させることがしき
い値電圧の安定から好ましい。
次に、1000〜1100℃程度の高温酸化を行って、
SiO3からなる層間絶縁膜6(第1図参照)をフロー
ティングゲート5上に形成し、その後、ポリシリコンを
4000人程度堆積し、このポリシリコンにPOCΩ3
によるリン拡散を行なってコントロールゲート7(第1
図参照)を形成する。そして、最終的にコントロールゲ
ート7、層間絶縁膜6、フローティングゲート5をRT
E法によってバターニングして半導体記憶装置を得る。
SiO3からなる層間絶縁膜6(第1図参照)をフロー
ティングゲート5上に形成し、その後、ポリシリコンを
4000人程度堆積し、このポリシリコンにPOCΩ3
によるリン拡散を行なってコントロールゲート7(第1
図参照)を形成する。そして、最終的にコントロールゲ
ート7、層間絶縁膜6、フローティングゲート5をRT
E法によってバターニングして半導体記憶装置を得る。
従って、このような方法では、フローティングゲート5
内に、トンネル絶縁膜3と接する領域を含む不純物濃度
の低い部分を良好に形成することができる。
内に、トンネル絶縁膜3と接する領域を含む不純物濃度
の低い部分を良好に形成することができる。
第3図は本発明の第2実施例の断面図を示す。
この実施例では窒素化膜9のみによりトンネル領域3の
保護膜が形成されている。保護膜は本来、トンネル絶縁
膜3上のフローティングゲート5への不純物拡散を阻止
するものであるところから、窒化膜9のみでも良い。同
様に絶縁膜8のみでも良く、またその他のセル特性に悪
影響を与えない材質を用いてもよい。
保護膜が形成されている。保護膜は本来、トンネル絶縁
膜3上のフローティングゲート5への不純物拡散を阻止
するものであるところから、窒化膜9のみでも良い。同
様に絶縁膜8のみでも良く、またその他のセル特性に悪
影響を与えない材質を用いてもよい。
第4図は第3実施例の断面図であり、トンネル絶縁膜3
上の保護膜が除去されている。これは、ポリシリコン層
10をフローティングゲート5とするための不純物拡散
工程(第2図(B))の後に、保護膜除去工程を加える
ことで可能であり、保護膜の除去により、その後の層間
絶縁膜6、コントロールゲート7に段差を生じることが
ない。
上の保護膜が除去されている。これは、ポリシリコン層
10をフローティングゲート5とするための不純物拡散
工程(第2図(B))の後に、保護膜除去工程を加える
ことで可能であり、保護膜の除去により、その後の層間
絶縁膜6、コントロールゲート7に段差を生じることが
ない。
第5図は第4実施例の断面図であり、保護膜11がフロ
ーティングゲート5に埋設された構造となっている。こ
の製造は、まずポリシリコンを絶縁膜3.4上に100
0〜2000人程度堆積し、そ堆積に第2図と同様に保
護膜11を形成し、ポリシリコンをさらに堆積すること
で行うことができる。このような工程ではポリシリコン
への不純物拡散を第2回目のポリシリコン堆積後に行な
うことができる他に、保護膜11形成直後に行うことも
でき、製造の自由度が拡大する。
ーティングゲート5に埋設された構造となっている。こ
の製造は、まずポリシリコンを絶縁膜3.4上に100
0〜2000人程度堆積し、そ堆積に第2図と同様に保
護膜11を形成し、ポリシリコンをさらに堆積すること
で行うことができる。このような工程ではポリシリコン
への不純物拡散を第2回目のポリシリコン堆積後に行な
うことができる他に、保護膜11形成直後に行うことも
でき、製造の自由度が拡大する。
第6図は本発明の第5実施例を示し、保護膜11部分の
フローティングゲート5が段状に高くなっている。これ
は、保護膜11をマスクとしてポリシリコンをエツチン
グ除去し、その後、改めてポリシリコンを堆積したため
である。この場合、改めて堆積されるポリシリコンとし
ては、あらかしめリンなどの不純物を含んだシリコンを
使用でき、これにより不純物拡散工程が不要となる。
フローティングゲート5が段状に高くなっている。これ
は、保護膜11をマスクとしてポリシリコンをエツチン
グ除去し、その後、改めてポリシリコンを堆積したため
である。この場合、改めて堆積されるポリシリコンとし
ては、あらかしめリンなどの不純物を含んだシリコンを
使用でき、これにより不純物拡散工程が不要となる。
以上説明したように本発明の装置は、フローティングゲ
ートのトンネル絶縁膜と接する領域を含む部分の不純物
濃度を他の部分よりも低濃度としてトンネル領域への不
純物の影響をなくしたため、トンネル領域の破壊を防止
でき耐久性が向上すると共に、誤データもなくなり信頼
性が向上する。
ートのトンネル絶縁膜と接する領域を含む部分の不純物
濃度を他の部分よりも低濃度としてトンネル領域への不
純物の影響をなくしたため、トンネル領域の破壊を防止
でき耐久性が向上すると共に、誤データもなくなり信頼
性が向上する。
又、本発明の製造方法では、フローティングゲート形成
の際に、トンネル絶縁膜と接する領域を含む部分を保護
膜でカバーリングするため、上記装置を良好に得ること
ができる。
の際に、トンネル絶縁膜と接する領域を含む部分を保護
膜でカバーリングするため、上記装置を良好に得ること
ができる。
第1図は本発明の半導体記憶装置の第1実施例を示す断
面図、第2図はその製造方法を示す断面図、第3図は第
2実施例を示す断面図、第4図は第3実施例を示す断面
図、第5図は第4実施例を示す断面図、第6図は第5実
施例を示す断面図、第7図は従来装置の断面図である。 1・・・半導体基板、2・・・不純物領域、3・・・ト
ンネル絶縁膜、4・・・ゲート絶縁膜、5・・・フロー
ティングゲート、5a・・・フローティングゲートの低
濃度部分、5b・・・フローティングゲートの通常濃度
部分、8・・・絶縁膜(保護膜)、9・・・窒化膜(保
護膜)、10・・・ポリシリコン層、11・・・保護膜
。 く m C5J (
%J(\1−)1 ■
面図、第2図はその製造方法を示す断面図、第3図は第
2実施例を示す断面図、第4図は第3実施例を示す断面
図、第5図は第4実施例を示す断面図、第6図は第5実
施例を示す断面図、第7図は従来装置の断面図である。 1・・・半導体基板、2・・・不純物領域、3・・・ト
ンネル絶縁膜、4・・・ゲート絶縁膜、5・・・フロー
ティングゲート、5a・・・フローティングゲートの低
濃度部分、5b・・・フローティングゲートの通常濃度
部分、8・・・絶縁膜(保護膜)、9・・・窒化膜(保
護膜)、10・・・ポリシリコン層、11・・・保護膜
。 く m C5J (
%J(\1−)1 ■
Claims (1)
- 【特許請求の範囲】 1、半導体基板内の不純物領域上に形成された絶縁膜と
、この絶縁膜上に形成された不純物領域からなるフロー
ティングゲートと、前記絶縁膜の一部に形成され前記フ
ローティングゲートの電荷の出入れに関与するトンネル
絶縁膜とを有する半導体記憶装置において、前記フロー
ティングゲートの前記トンネル絶縁膜と接する領域を含
む部分の不純物濃度が前記フローティングゲートの他の
部分の不純物濃度よりも低濃度となっていることを特徴
とする半導体記憶装置。 2、半導体基板内に不純物領域を形成する工程と、前記
半導体基板上に絶縁膜を形成した後、この絶縁膜の一部
を除去し、この除去部分に前記絶縁膜より薄いトンネル
絶縁膜を形成する工程と前記トンネル絶縁膜を含む前記
絶縁膜上にシリコン層を形成した後、このシリコン層上
に保護膜を形成する工程と、前記シリコン層上の前記ト
ンネル絶縁膜に対応する領域の保護膜を残すように前記
保護膜を除去する工程と、前記残した保護膜をマスクと
して前記シリコン層を不純物領域からなるフローティン
グゲートとする工程とを備えていることを特徴とする半
導体記憶装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63083534A JPH01280361A (ja) | 1988-04-05 | 1988-04-05 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63083534A JPH01280361A (ja) | 1988-04-05 | 1988-04-05 | 半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01280361A true JPH01280361A (ja) | 1989-11-10 |
Family
ID=13805165
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63083534A Pending JPH01280361A (ja) | 1988-04-05 | 1988-04-05 | 半導体記憶装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01280361A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098154A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体メモリ装置及びその製造方法 |
-
1988
- 1988-04-05 JP JP63083534A patent/JPH01280361A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH098154A (ja) * | 1995-06-15 | 1997-01-10 | Nec Corp | 半導体メモリ装置及びその製造方法 |
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