JP2884275B2 - 電圧降下回路 - Google Patents
電圧降下回路Info
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Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に内蔵さ
れる出力電圧の調整作業を容易化した電圧降下回路に関
する。
れる出力電圧の調整作業を容易化した電圧降下回路に関
する。
【0002】
【従来の技術】図1はIEEE Journal of Solid State Ci
rcuits Vol.25, No.5, October 19901129〜1130頁に示
された従来の半導体集積装置における電圧降下回路の回
路図であり、図中8は出力電圧VL を調整するためのト
リミング回路、9は差動増幅器、10は基準電圧発生回路
を示している。
rcuits Vol.25, No.5, October 19901129〜1130頁に示
された従来の半導体集積装置における電圧降下回路の回
路図であり、図中8は出力電圧VL を調整するためのト
リミング回路、9は差動増幅器、10は基準電圧発生回路
を示している。
【0003】基準電圧発生回路10はPチャネルMOS 電界
効果型トランジスタ(以下単にPチャネルMOSFETと記
す)101,102 を備えており、夫々そのドレインは電流源
103 を介在させて電源に接続され、また前者のソースは
電流源104 を介して、また後者のソースは直接に夫々接
地されている。PチャネルMOSFET101 のゲート及びソー
スは差動増幅器9のNチャネルMOSFET109 のゲートに接
続されている。差動増幅器9はPチャネルMOSFET105,10
6 、NチャネルMOSFET108,109 からなるカレント・ミラ
ーとPチャネルMOSFET107 とを備えている。Pチャネル
MOSFET105,106 のドレインは電源に、またソースは夫々
NチャネルMOSFET108,109 、電流源110 を介在させて接
地されている。
効果型トランジスタ(以下単にPチャネルMOSFETと記
す)101,102 を備えており、夫々そのドレインは電流源
103 を介在させて電源に接続され、また前者のソースは
電流源104 を介して、また後者のソースは直接に夫々接
地されている。PチャネルMOSFET101 のゲート及びソー
スは差動増幅器9のNチャネルMOSFET109 のゲートに接
続されている。差動増幅器9はPチャネルMOSFET105,10
6 、NチャネルMOSFET108,109 からなるカレント・ミラ
ーとPチャネルMOSFET107 とを備えている。Pチャネル
MOSFET105,106 のドレインは電源に、またソースは夫々
NチャネルMOSFET108,109 、電流源110 を介在させて接
地されている。
【0004】両PチャネルMOSFET105,106 のゲートは相
互に接続され、一方NチャネルMOSFET108 のゲートはト
リミング回路8に、またNチャネルMOSFET109 のゲート
は前述の如く基準電圧発生回路10に接続されている。P
チャネルMOSFET107 のドレインは電源に、またソースは
トリミング回路8の出力ライン111 に、そしてゲートは
前記チャネルMOSFET106 のソースに接続されている。
互に接続され、一方NチャネルMOSFET108 のゲートはト
リミング回路8に、またNチャネルMOSFET109 のゲート
は前述の如く基準電圧発生回路10に接続されている。P
チャネルMOSFET107 のドレインは電源に、またソースは
トリミング回路8の出力ライン111 に、そしてゲートは
前記チャネルMOSFET106 のソースに接続されている。
【0005】トリミング回路8は前記差動増幅器9のP
チャネルMOSFET107 のソースに繋がる出力ライン111 及
び前記差動増幅器9のNチャネルMOSFET108 のゲートに
繋がるライン112 を備えている。出力ライン111 という
ライン112 との間にはPチャネルMOSFET113,114 、Pチ
ャネルMOSFET115,116 を夫々直列接続した直列回路が並
列的に接続されており、前記PチャネルMOSFET114 のソ
ースとライン112 との間はヒューズF1 が介装されてい
る。PチャネルMOSFET113,115 の各ゲートは夫々そのソ
ース側に、またPチャネルMOSFET114,116 の各ゲートは
ライン112 に夫々接続されている。
チャネルMOSFET107 のソースに繋がる出力ライン111 及
び前記差動増幅器9のNチャネルMOSFET108 のゲートに
繋がるライン112 を備えている。出力ライン111 という
ライン112 との間にはPチャネルMOSFET113,114 、Pチ
ャネルMOSFET115,116 を夫々直列接続した直列回路が並
列的に接続されており、前記PチャネルMOSFET114 のソ
ースとライン112 との間はヒューズF1 が介装されてい
る。PチャネルMOSFET113,115 の各ゲートは夫々そのソ
ース側に、またPチャネルMOSFET114,116 の各ゲートは
ライン112 に夫々接続されている。
【0006】一方ライン112 とアースとの間には複数の
PチャネルMOSFET117 〜120 が並列的に接続されてい
る。なお、PチャネルMOSFET117 〜119 とアースとの間
には夫々ヒューズF2 , F3 , F4 が介装されている。
PチャネルMOSFET117 〜120 が並列的に接続されてい
る。なお、PチャネルMOSFET117 〜119 とアースとの間
には夫々ヒューズF2 , F3 , F4 が介装されている。
【0007】次にこのような従来の電圧降下回路の動作
について説明する。基準電圧発生回路10のノードN1の電
位は、pチャネルMOSFET102 の閾値をVTH2 とすると|
VTH2 |となる。また基準電圧発生回路10の出力電圧た
る差動増幅器9のNチャネルMOSFET109 のゲートに対す
る印加電圧VR はノードN1よりもpチャネルMOSFET101
の閾値の絶対値|VTH1 |だけ低いから、印加電圧VR
=|VTH2 |−|VTH1 |となる。
について説明する。基準電圧発生回路10のノードN1の電
位は、pチャネルMOSFET102 の閾値をVTH2 とすると|
VTH2 |となる。また基準電圧発生回路10の出力電圧た
る差動増幅器9のNチャネルMOSFET109 のゲートに対す
る印加電圧VR はノードN1よりもpチャネルMOSFET101
の閾値の絶対値|VTH1 |だけ低いから、印加電圧VR
=|VTH2 |−|VTH1 |となる。
【0008】ところでpチャネルMOSFET102 のチャネル
部にはpチャネルMOSFET101 のチャネル部よりもn型不
純物のイオン打ち込み量を多くしてあるため、pチャネ
ルMOSFET102 の閾値の絶対値|VTH2 |はpチャネルMO
SFET101 の閾値の絶対値|VTH1 |より大きく、印加電
圧VR は、例えば1.1 Vの如き値となる。
部にはpチャネルMOSFET101 のチャネル部よりもn型不
純物のイオン打ち込み量を多くしてあるため、pチャネ
ルMOSFET102 の閾値の絶対値|VTH2 |はpチャネルMO
SFET101 の閾値の絶対値|VTH1 |より大きく、印加電
圧VR は、例えば1.1 Vの如き値となる。
【0009】また差動増幅器9はそのカレント・ミラー
により、nチャネルMOSFET109 のゲートに対する印加電
圧VR よりもnチャネルMOSFET108 のゲートに対する印
加電圧VF が低いときにはそれだけノードN2の電位が低
下してPチャネルMOSFET107がより強く導通し、出力電
圧VL が上昇し、これに伴って印加電圧VF を上昇させ
る。また逆に印加電圧VR が印加電圧VF よりも低い時
はそれだけノードN2の電位が上昇し、PチャネルMOSFET
107 の抵抗が大きくなって出力電圧VL が低下し、これ
に伴って印加電圧VF の電位が低下し、最終的にはVR
=VF で整定するようになっている。
により、nチャネルMOSFET109 のゲートに対する印加電
圧VR よりもnチャネルMOSFET108 のゲートに対する印
加電圧VF が低いときにはそれだけノードN2の電位が低
下してPチャネルMOSFET107がより強く導通し、出力電
圧VL が上昇し、これに伴って印加電圧VF を上昇させ
る。また逆に印加電圧VR が印加電圧VF よりも低い時
はそれだけノードN2の電位が上昇し、PチャネルMOSFET
107 の抵抗が大きくなって出力電圧VL が低下し、これ
に伴って印加電圧VF の電位が低下し、最終的にはVR
=VF で整定するようになっている。
【0010】一方トリミング回路8は出力電圧VL を抵
抗分割し、印加電圧VF を発生するよう構成されてお
り、例えば分割比をkとすると両者はVF =kVL 、換
言すれば出力電圧VL =1/k・VR の関係となる。従
って前述した如くVR =1.1 Vの時、例えばVL =3.3
Vにするためにはk=1/3 とすればよい。これは、例え
ばPチャネルMOSFET113 〜120 のチャネル幅Wを夫々図
1に示す如くPチャネルMOSFET112,115 、PチャネルMO
SFET114,116 、PチャネルMOSFET117 〜120 夫々のチャ
ネル幅合計が112 μmとすると、ヒューズF1 〜F4 が
いずれも導通している状態ではチャネル幅112 μmのP
チャネルMOSFETを3段直列に接続したものの1段分に相
当するから、出力電圧は3.3 Vとなる。
抗分割し、印加電圧VF を発生するよう構成されてお
り、例えば分割比をkとすると両者はVF =kVL 、換
言すれば出力電圧VL =1/k・VR の関係となる。従
って前述した如くVR =1.1 Vの時、例えばVL =3.3
Vにするためにはk=1/3 とすればよい。これは、例え
ばPチャネルMOSFET113 〜120 のチャネル幅Wを夫々図
1に示す如くPチャネルMOSFET112,115 、PチャネルMO
SFET114,116 、PチャネルMOSFET117 〜120 夫々のチャ
ネル幅合計が112 μmとすると、ヒューズF1 〜F4 が
いずれも導通している状態ではチャネル幅112 μmのP
チャネルMOSFETを3段直列に接続したものの1段分に相
当するから、出力電圧は3.3 Vとなる。
【0011】ところでこのような各素子の製造過程には
若干のばらつきが避けられず、PチャネルMOSFET101 と
102 との閾値の差は必ずしも 1.1Vとはならない。この
ため従来にあってはトリミング回路8の抵抗分割比kを
ヒューズF1 〜F4 を溶断することによって調整、即ち
ヒューズF1 を溶断してkを大きく、ヒューズF2 〜F
4 を溶断してkを小さくすることで出力電圧VL の調整
を行っている。
若干のばらつきが避けられず、PチャネルMOSFET101 と
102 との閾値の差は必ずしも 1.1Vとはならない。この
ため従来にあってはトリミング回路8の抵抗分割比kを
ヒューズF1 〜F4 を溶断することによって調整、即ち
ヒューズF1 を溶断してkを大きく、ヒューズF2 〜F
4 を溶断してkを小さくすることで出力電圧VL の調整
を行っている。
【0012】
【発明が解決しようとする課題】しかしながらこのよう
な従来装置にあっては出力電圧VL を測定して予め定め
てある目標値と比較し、目標値と異なる場合にはヒュー
ズF1 又はF2 〜F4 の溶断する作業を繰り返す必要が
あり、生産性が悪いという問題があった。本発明はかか
る事情に鑑みなされたものであって、その目的とすると
ころは出力電圧の調整を自動化して、生産能率の向上を
図れるようにした電圧降下回路を提供するにある。
な従来装置にあっては出力電圧VL を測定して予め定め
てある目標値と比較し、目標値と異なる場合にはヒュー
ズF1 又はF2 〜F4 の溶断する作業を繰り返す必要が
あり、生産性が悪いという問題があった。本発明はかか
る事情に鑑みなされたものであって、その目的とすると
ころは出力電圧の調整を自動化して、生産能率の向上を
図れるようにした電圧降下回路を提供するにある。
【0013】
【課題を解決するための手段】本発明に係る電圧降下回
路は、数列発生回路と、テストモード時に前記数列発生
回路の出力値に応じて出力電圧を調整するトリミング回
路とを備えた電圧降下回路において、前記出力電圧とそ
の目標値とを比較する比較回路と、該比較回路の比較結
果に基づいて選定されたトリミングの条件を保持する記
憶回路と、非テストモード時に前記記憶回路に保持され
た条件に対応した出力電圧を出力させるべく前記数列発
生回路の出力値に代えて前記記憶回路に保持された条件
を前記トリミング回路へ入力させる切替手段とを具備す
ることを特徴とする。
路は、数列発生回路と、テストモード時に前記数列発生
回路の出力値に応じて出力電圧を調整するトリミング回
路とを備えた電圧降下回路において、前記出力電圧とそ
の目標値とを比較する比較回路と、該比較回路の比較結
果に基づいて選定されたトリミングの条件を保持する記
憶回路と、非テストモード時に前記記憶回路に保持され
た条件に対応した出力電圧を出力させるべく前記数列発
生回路の出力値に代えて前記記憶回路に保持された条件
を前記トリミング回路へ入力させる切替手段とを具備す
ることを特徴とする。
【0014】
【作用】本発明にあっては、数列発生回路と、トリミン
グ回路とを備え、テストモード時に出力電圧をその目標
値と比較し、比較結果から前記トリミング回路を数列発
生回路の出力値に応じて変化させ、出力電圧が目標値と
一致したときの数列発生回路からの出力値を記憶回路に
記憶させておき、非テストモード時にはこの記憶回路に
保持させてある条件に対応してトリミング回路で出力電
圧を調整させることで自動的に出力電圧を設定すること
が可能となる。
グ回路とを備え、テストモード時に出力電圧をその目標
値と比較し、比較結果から前記トリミング回路を数列発
生回路の出力値に応じて変化させ、出力電圧が目標値と
一致したときの数列発生回路からの出力値を記憶回路に
記憶させておき、非テストモード時にはこの記憶回路に
保持させてある条件に対応してトリミング回路で出力電
圧を調整させることで自動的に出力電圧を設定すること
が可能となる。
【0015】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図2は本発明に係る電圧降下回路の
ブロック図であり、図中1はコンパレータを示してい
る。コンパレータ1にはテストモード時にその一方の入
力端に目標電圧たる目標値VT が、また他方の入力端に
フィードバックされた出力電圧VL が入力され、その差
信号VT −VL =φS が夫々3入力のAND ゲート2,3
における各一の入力端に入力されるようになっている。
具体的に説明する。図2は本発明に係る電圧降下回路の
ブロック図であり、図中1はコンパレータを示してい
る。コンパレータ1にはテストモード時にその一方の入
力端に目標電圧たる目標値VT が、また他方の入力端に
フィードバックされた出力電圧VL が入力され、その差
信号VT −VL =φS が夫々3入力のAND ゲート2,3
における各一の入力端に入力されるようになっている。
【0016】各AND ゲート2,3夫々のの他の入力端に
はクロックCL0 ,CL1 が、更に他の入力端にはテストモ
ード活性化信号TEが夫々入力され、また各AND ゲート
2,3夫々の出力端は数列発生回路であるカウンタ回路
5に接続され、夫々クロック信号信号φ1 ,φ2 をカウ
ンタ回路5へ出力するようになっている。
はクロックCL0 ,CL1 が、更に他の入力端にはテストモ
ード活性化信号TEが夫々入力され、また各AND ゲート
2,3夫々の出力端は数列発生回路であるカウンタ回路
5に接続され、夫々クロック信号信号φ1 ,φ2 をカウ
ンタ回路5へ出力するようになっている。
【0017】4はパワー・オン・リセット(PORと記す)
回路であり、その入力端には電源電圧VCCが入力され、
またその出力端は前記カウンタ回路5及びPROM回路6に
接続されており、リセット信号φR を夫々これらに出力
するようになっている。
回路であり、その入力端には電源電圧VCCが入力され、
またその出力端は前記カウンタ回路5及びPROM回路6に
接続されており、リセット信号φR を夫々これらに出力
するようになっている。
【0018】カウンタ回路5は0〜7程度まで計数可能
に構成されており、前記AND ゲート2,3からのクロッ
ク信号φ1 ,φ2 をカウントし、3ビット表示されたカ
ウント信号A0 ,A1 ,A2 をPROM回路6及びセレクタ
回路ユニット7へ出力するようになっている。
に構成されており、前記AND ゲート2,3からのクロッ
ク信号φ1 ,φ2 をカウントし、3ビット表示されたカ
ウント信号A0 ,A1 ,A2 をPROM回路6及びセレクタ
回路ユニット7へ出力するようになっている。
【0019】PROM回路6はテストモード時の終了時、即
ち出力電圧VL が目標値VT に一致又はこれを越えたと
きに前記カウンタ回路5から入力されたカウント信号A
0 ,A1 ,A2 を記憶し、通常動作時には記憶してある
カウント信号A0 ,A1 ,A2 を信号B0 ,B1 ,B2
としてセレクタ回路ユニット7へ出力するようになって
いる。セレクタ回路ユニット7はテストモード時にはカ
ウンタ回路5からの入力であるカウント値A0 ,A1 ,
A2 を、また通常動作時にはPROM回路6からの入力であ
る信号B0 ,B1 ,B2 を夫々トリミング回路8へ出力
するようになっている。
ち出力電圧VL が目標値VT に一致又はこれを越えたと
きに前記カウンタ回路5から入力されたカウント信号A
0 ,A1 ,A2 を記憶し、通常動作時には記憶してある
カウント信号A0 ,A1 ,A2 を信号B0 ,B1 ,B2
としてセレクタ回路ユニット7へ出力するようになって
いる。セレクタ回路ユニット7はテストモード時にはカ
ウンタ回路5からの入力であるカウント値A0 ,A1 ,
A2 を、また通常動作時にはPROM回路6からの入力であ
る信号B0 ,B1 ,B2 を夫々トリミング回路8へ出力
するようになっている。
【0020】以下各回路についてその具体的構成を説明
する。図3はPOR 回路の具体的構成を示す回路図であ
る。電源電圧VCCに直列接続された抵抗21, キャパシタ
22及び前記抵抗21とキャパシタ22との中間にカソードを
接続された反転増幅器23を備えており、電源が投入され
るとノードN3の電位は抵抗21とキャパシタ22との時定数
に従って緩やかにハイレベル「H」となり、反転増幅器
23の閾値を超える迄の所定時間ハイレベル「H」のリセ
ット信号φR を出力するようになっている。
する。図3はPOR 回路の具体的構成を示す回路図であ
る。電源電圧VCCに直列接続された抵抗21, キャパシタ
22及び前記抵抗21とキャパシタ22との中間にカソードを
接続された反転増幅器23を備えており、電源が投入され
るとノードN3の電位は抵抗21とキャパシタ22との時定数
に従って緩やかにハイレベル「H」となり、反転増幅器
23の閾値を超える迄の所定時間ハイレベル「H」のリセ
ット信号φR を出力するようになっている。
【0021】図4はカウンタ回路5の具体的構成を示す
回路図であり、レジスタ回路31,32,33を備えている。各
レジスタ回路31,32,33は夫々フリップフロップ34, リセ
ット付フリップフロップ35を備えており、各フリップフ
ロップ34の各C接点は前記AND ゲート2の出力端に接続
され、ここにクロック信号φ1 が入力され、またS接点
は夫々排他的論理和36,37 、反転増幅器38の出力端に、
更に各D接点は夫々対応するリセット付フリップフロッ
プ35のS接点に接続されている。
回路図であり、レジスタ回路31,32,33を備えている。各
レジスタ回路31,32,33は夫々フリップフロップ34, リセ
ット付フリップフロップ35を備えており、各フリップフ
ロップ34の各C接点は前記AND ゲート2の出力端に接続
され、ここにクロック信号φ1 が入力され、またS接点
は夫々排他的論理和36,37 、反転増幅器38の出力端に、
更に各D接点は夫々対応するリセット付フリップフロッ
プ35のS接点に接続されている。
【0022】一方、各リセット付フリップフロップ35の
各C接点は夫々前記AND ゲート3の出力端に、またリセ
ット端子Rは夫々POR 回路の出力端に接続され、ここに
クロック信号φ2 , リセット信号φR が夫々入力される
ようになっている。
各C接点は夫々前記AND ゲート3の出力端に、またリセ
ット端子Rは夫々POR 回路の出力端に接続され、ここに
クロック信号φ2 , リセット信号φR が夫々入力される
ようになっている。
【0023】リセット付フリップフロップ35のD端子は
セレクタ回路ユニット7に接続され、これに対し夫々カ
ウント信号A0 ,A1 ,A2 を出力する外、レジスタ回
路31におけるリセット付フリップフロップ35は排他的論
理和ゲート36の一方の入力端に、またレジスタ回路32に
おけるリセット付フリップフロップ35のD端子は排他的
論理和ゲート37, AND ゲート39の各一方の入力端に、更
にレジスタ回路33におけるリセット付フリップフロップ
35のD端子は反転増幅器38及び前記排他的論理和ゲート
37, AND ゲート39の各他方の入力端に夫々接続されてい
る。AND ゲート39の出力端は排他的論理和ゲート36の他
方の入力端に接続されている。
セレクタ回路ユニット7に接続され、これに対し夫々カ
ウント信号A0 ,A1 ,A2 を出力する外、レジスタ回
路31におけるリセット付フリップフロップ35は排他的論
理和ゲート36の一方の入力端に、またレジスタ回路32に
おけるリセット付フリップフロップ35のD端子は排他的
論理和ゲート37, AND ゲート39の各一方の入力端に、更
にレジスタ回路33におけるリセット付フリップフロップ
35のD端子は反転増幅器38及び前記排他的論理和ゲート
37, AND ゲート39の各他方の入力端に夫々接続されてい
る。AND ゲート39の出力端は排他的論理和ゲート36の他
方の入力端に接続されている。
【0024】図5はレジスタ回路31のにおけるラッチ回
路の詳細を示す回路図であり、フリップフロップ34にお
けるS端子はNチャネルMOS 電界効果型トランジスタ
(以下単にNチャネルMOSFETと記す),PチャネルMOS
電界効果型トランジスタ(以下単にPチャネルMOSFETと
記す)とを組合せて構成されたトランスミッションゲー
ト41、反転増幅器42,43 及びこれら反転増幅器42,43 と
並列に接続されたトランスミッションゲート44に接続さ
れ、前記反転増幅器43の出力端はD端子に繋がり、この
D端子はリセット付フリップフロップ35のS端子に繋が
っている。
路の詳細を示す回路図であり、フリップフロップ34にお
けるS端子はNチャネルMOS 電界効果型トランジスタ
(以下単にNチャネルMOSFETと記す),PチャネルMOS
電界効果型トランジスタ(以下単にPチャネルMOSFETと
記す)とを組合せて構成されたトランスミッションゲー
ト41、反転増幅器42,43 及びこれら反転増幅器42,43 と
並列に接続されたトランスミッションゲート44に接続さ
れ、前記反転増幅器43の出力端はD端子に繋がり、この
D端子はリセット付フリップフロップ35のS端子に繋が
っている。
【0025】リセット付フリップフロップ35のS端子は
同じくNチャネルMOSFET,PチャネルMOSFETで構成され
たトランスミッションゲート46、反転増幅器47,48 及び
これこれら反転増幅器47,48 と並列に接続されたトラン
スミッションゲート49に接続され、トランスミッション
ゲート49, 反転増幅器48の出力端はD端子に繋がってい
る。
同じくNチャネルMOSFET,PチャネルMOSFETで構成され
たトランスミッションゲート46、反転増幅器47,48 及び
これこれら反転増幅器47,48 と並列に接続されたトラン
スミッションゲート49に接続され、トランスミッション
ゲート49, 反転増幅器48の出力端はD端子に繋がってい
る。
【0026】フリップフロップ34におけるC端子は直
接、又は反転増幅器45を介在させて間接に各トランスミ
ッションゲート43,44 の各ゲート端子に接続され、これ
らに夫々クロック信号φ1 を入力するようになってい
る。
接、又は反転増幅器45を介在させて間接に各トランスミ
ッションゲート43,44 の各ゲート端子に接続され、これ
らに夫々クロック信号φ1 を入力するようになってい
る。
【0027】またリセット付フリップフロップ35におけ
るC端子は同様に直接、又は反転増幅器50を介在させて
間接的に各トランスミッションゲート46,49 の各ゲート
端子に接続され、これらにクロック信号φ2 を入力する
ようになっている。
るC端子は同様に直接、又は反転増幅器50を介在させて
間接的に各トランスミッションゲート46,49 の各ゲート
端子に接続され、これらにクロック信号φ2 を入力する
ようになっている。
【0028】リセット付フリップフロップ35のR端子は
ドレインを前記反転増幅器47, トランスミッションゲー
ト49の各入力端に、またソースを接地されたNチャネル
MOSFET51のゲートに繋がっており、ここにリセット信号
φR を与えるようになっている。他のレジスタ回路32,3
3 については具体的に示していないが実質的に同じであ
る。
ドレインを前記反転増幅器47, トランスミッションゲー
ト49の各入力端に、またソースを接地されたNチャネル
MOSFET51のゲートに繋がっており、ここにリセット信号
φR を与えるようになっている。他のレジスタ回路32,3
3 については具体的に示していないが実質的に同じであ
る。
【0029】このようなカウンタ回路5にあってはリセ
ット信号φR がハイレベル「H」になると、Nチャネル
MOSFET51がオン状態となり、カウント信号A2 , A1 ,
A0はいずれも零となる。一方この状態でクロック信号
φ1 , φ2 が入力されると、カウント値A2 , A1 , A
0 は夫々1だけカウントアップされ、以後はクロック信
号φ1 ,φ2 が入力される都度、カウント値は逓増して
ゆくこととなる。
ット信号φR がハイレベル「H」になると、Nチャネル
MOSFET51がオン状態となり、カウント信号A2 , A1 ,
A0はいずれも零となる。一方この状態でクロック信号
φ1 , φ2 が入力されると、カウント値A2 , A1 , A
0 は夫々1だけカウントアップされ、以後はクロック信
号φ1 ,φ2 が入力される都度、カウント値は逓増して
ゆくこととなる。
【0030】図6はPROM回路の具体的構成を示す回路図
であり、実質的に同じ構成の複数の半導体メモリのブロ
ック52,53,54を備えており、ブロック52について具体的
に示す。図中55,56 は夫々NチャネルMOSFETであり、前
者のドレインは通常の電源に、また後者のドレインは高
電源電圧VPPに接続され、またソースは共にヒューズ57
の一端部に接続されている。ヒューズ57の他端部はNチ
ャネルMOSFET58、また抵抗59, NチャネルMOSFET60を介
して夫々接地されている。
であり、実質的に同じ構成の複数の半導体メモリのブロ
ック52,53,54を備えており、ブロック52について具体的
に示す。図中55,56 は夫々NチャネルMOSFETであり、前
者のドレインは通常の電源に、また後者のドレインは高
電源電圧VPPに接続され、またソースは共にヒューズ57
の一端部に接続されている。ヒューズ57の他端部はNチ
ャネルMOSFET58、また抵抗59, NチャネルMOSFET60を介
して夫々接地されている。
【0031】更にヒューズ57と抵抗59との間にはNチャ
ネルMOSFET61のドレインが接続され、そのソースは反転
増幅器62を介在させて出力端に接続されると共に、反転
増幅器63, NチャネルMOSFET64を介在させて前記反転増
幅器62の入力端側に接続されている。
ネルMOSFET61のドレインが接続され、そのソースは反転
増幅器62を介在させて出力端に接続されると共に、反転
増幅器63, NチャネルMOSFET64を介在させて前記反転増
幅器62の入力端側に接続されている。
【0032】NチャネルMOSFET58のゲートには前記カウ
ンタ回路5の出力端が接続され、ここにカウント値A0
が印加され、またNチャネルMOSFET55,60,61,64 の各ゲ
ートは前述したPOR 回路4の出力端に接続され、夫々リ
セット信号φR 又は反転リセット信号φR バーが入力さ
れるようになっている。
ンタ回路5の出力端が接続され、ここにカウント値A0
が印加され、またNチャネルMOSFET55,60,61,64 の各ゲ
ートは前述したPOR 回路4の出力端に接続され、夫々リ
セット信号φR 又は反転リセット信号φR バーが入力さ
れるようになっている。
【0033】このようなPROM回路6にあっては、カウン
タ回路5からのカウント値A0 が、例えば「1」のとき
にリセット信号φR がローレベル「L」、また高電源電
圧VPPが高電位に設定されたとすると、NチャネルMOSF
ET56がオン状態となり、ヒューズ57に大電流が流れ、ヒ
ューズ57が溶断される。一方、カウンタ回路5からのカ
ウント値A0 が、例えば「0」のときはリセット信号φ
R をローレベル「L」に、またVPPを高電位に設定して
もNチャネルMOSFET58がオフ状態のままであり、ヒュー
ズ57が溶断されることはない。つまり、PROM回路6は比
較回路の比較結果、具体的にはカウンタ回路5の出力に
基づいて、定められたトリミングの条件を保持し、これ
をセレクタ回路ユニット7を経てトリミング回路8へ出
力する。
タ回路5からのカウント値A0 が、例えば「1」のとき
にリセット信号φR がローレベル「L」、また高電源電
圧VPPが高電位に設定されたとすると、NチャネルMOSF
ET56がオン状態となり、ヒューズ57に大電流が流れ、ヒ
ューズ57が溶断される。一方、カウンタ回路5からのカ
ウント値A0 が、例えば「0」のときはリセット信号φ
R をローレベル「L」に、またVPPを高電位に設定して
もNチャネルMOSFET58がオフ状態のままであり、ヒュー
ズ57が溶断されることはない。つまり、PROM回路6は比
較回路の比較結果、具体的にはカウンタ回路5の出力に
基づいて、定められたトリミングの条件を保持し、これ
をセレクタ回路ユニット7を経てトリミング回路8へ出
力する。
【0034】半導体集積回路の電源をオンしたときは、
POR 回路4のリセット信号φR が一定時間ハイレベル
「H」となり、NチャネルMOSFETが55,60,61のいずれも
オン状態となるが、ヒューズ57は抵抗59よりも抵抗値が
小さいから、カウント値A0 が「0」でプログラムされ
てヒューズ57が溶断されていない場合には、ノードN4の
電位がハイレベル「H」となり、出力信号B0 は零とな
る。これに対してカウント値A0 が「1」でプログラム
されてヒューズ57が溶断されている場合にはノードN4の
電位は零となり、出力信号B0 は「1」となる。
POR 回路4のリセット信号φR が一定時間ハイレベル
「H」となり、NチャネルMOSFETが55,60,61のいずれも
オン状態となるが、ヒューズ57は抵抗59よりも抵抗値が
小さいから、カウント値A0 が「0」でプログラムされ
てヒューズ57が溶断されていない場合には、ノードN4の
電位がハイレベル「H」となり、出力信号B0 は零とな
る。これに対してカウント値A0 が「1」でプログラム
されてヒューズ57が溶断されている場合にはノードN4の
電位は零となり、出力信号B0 は「1」となる。
【0035】図7はセレクタ回路ユニット7の具体的構
成を示す回路図であり、複数個(図面では3個)のセレ
クタ回路65,66,67を備えている。各セレクタ回路65〜67
は実質的に同じ構造であり、セレクタ回路65について示
す。セレクタ回路65はNチャネルMOSFET, PチャネルMO
SFETからなる2組のトランスミッションゲート68,69 を
備えており、トランスミッションゲート68の入力端には
カウント値A0 が、またトランスミッションゲート69の
入力端にはPROM回路6からの出力信号B0 が夫々入力さ
れるようになっている。
成を示す回路図であり、複数個(図面では3個)のセレ
クタ回路65,66,67を備えている。各セレクタ回路65〜67
は実質的に同じ構造であり、セレクタ回路65について示
す。セレクタ回路65はNチャネルMOSFET, PチャネルMO
SFETからなる2組のトランスミッションゲート68,69 を
備えており、トランスミッションゲート68の入力端には
カウント値A0 が、またトランスミッションゲート69の
入力端にはPROM回路6からの出力信号B0 が夫々入力さ
れるようになっている。
【0036】各トランスミッションゲート68,69 のゲー
ト端子には、直接又は反転増幅器70を介してテストモー
ド活性化信号TEが入力されるようになっている。テスト
モード時にはテストモード活性化信号TEがハイレベル
「H」になり、カウンタ回路5のカウント値A0 が、ま
た通常動作時にはテストモード活性化信号TEがローレベ
ル「L」になり、PROM回路6の出力信号B0 が出力信号
C0 としてトリミング回路8へ選択的に出力されること
となる。
ト端子には、直接又は反転増幅器70を介してテストモー
ド活性化信号TEが入力されるようになっている。テスト
モード時にはテストモード活性化信号TEがハイレベル
「H」になり、カウンタ回路5のカウント値A0 が、ま
た通常動作時にはテストモード活性化信号TEがローレベ
ル「L」になり、PROM回路6の出力信号B0 が出力信号
C0 としてトリミング回路8へ選択的に出力されること
となる。
【0037】図8はトリミング回路8の具体的構成を示
す回路図であり、複数個(図面では8個)の3端子AND
ゲート71〜78、NチャネルMOSFET81〜88を備えている。
各AND ゲート71〜78の各入力端には前記セレクタ回路ユ
ニット7からの信号C0 ,C1 ,C2 が直接、又は反転
増幅器80を介在させて反転信号C0 バー,C1 バー,C
2 バーが、入力されるようになっている。各AND ゲート
71〜78の出力端はNチャネルMOSFET81〜88のゲートに接
続されている。
す回路図であり、複数個(図面では8個)の3端子AND
ゲート71〜78、NチャネルMOSFET81〜88を備えている。
各AND ゲート71〜78の各入力端には前記セレクタ回路ユ
ニット7からの信号C0 ,C1 ,C2 が直接、又は反転
増幅器80を介在させて反転信号C0 バー,C1 バー,C
2 バーが、入力されるようになっている。各AND ゲート
71〜78の出力端はNチャネルMOSFET81〜88のゲートに接
続されている。
【0038】各NチャネルMOSFET81〜88のドレインは相
互の間に抵抗R2 〜R8 を介在させると共に、その一端
部は抵抗R1 を介在させて図1に示す差動増幅器9のP
チャネルMOSFET91のソースに接続され、また他端部は抵
抗R9 を介在させて接地されている。更に各Nチャネル
MOSFET81〜88のソースは同じく差動増幅器9におけるN
チャネルMOSFET94のゲートに接続されている。
互の間に抵抗R2 〜R8 を介在させると共に、その一端
部は抵抗R1 を介在させて図1に示す差動増幅器9のP
チャネルMOSFET91のソースに接続され、また他端部は抵
抗R9 を介在させて接地されている。更に各Nチャネル
MOSFET81〜88のソースは同じく差動増幅器9におけるN
チャネルMOSFET94のゲートに接続されている。
【0039】抵抗R2 〜R8 の抵抗値を、例えばRとし
て、抵抗R1 の抵抗値を15R、抵抗R9 の抵抗値を8R
となるよう夫々設定したとすると、信号C0 ,C1 ,C
2 が夫々「0」から「1」に変化するのに対応して各AN
D ゲート71〜78の出力信号がハイレベル「H」となるか
ら、差動増幅器9のNチャネルMOSFET94のゲートにフィ
ードバックされた印加電圧VF は15/30・VL 〜 8/30
・VL の間で変化することとなる。
て、抵抗R1 の抵抗値を15R、抵抗R9 の抵抗値を8R
となるよう夫々設定したとすると、信号C0 ,C1 ,C
2 が夫々「0」から「1」に変化するのに対応して各AN
D ゲート71〜78の出力信号がハイレベル「H」となるか
ら、差動増幅器9のNチャネルMOSFET94のゲートにフィ
ードバックされた印加電圧VF は15/30・VL 〜 8/30
・VL の間で変化することとなる。
【0040】次に本発明に係る電圧降下回路の動作を図
9に示すタイミングチャートと共に説明する。いま時刻
t1 において図9(a) ,図9(b) に示す如く半導体集積
装置に対し電源電圧VCCを投入し、またテストモードを
設定すると、電源電圧VCCの投入によりPOR 回路4から
のリセット信号φR が図9(b) に示す如く所定の時間ハ
イレベル「H」になる。
9に示すタイミングチャートと共に説明する。いま時刻
t1 において図9(a) ,図9(b) に示す如く半導体集積
装置に対し電源電圧VCCを投入し、またテストモードを
設定すると、電源電圧VCCの投入によりPOR 回路4から
のリセット信号φR が図9(b) に示す如く所定の時間ハ
イレベル「H」になる。
【0041】コンパレータ41において目標値VT と出力
電圧VL とに差が存在すると、その出力φS が図9(f)
に示す如くハイレベル「H」となり、クロック信号C
L0 ,CL1 がハイレベルとなる都度、AND ゲート2,3
の出力であるクロック信号φ1 ,φ2 がカウンタ回路5
でカウントアップを行い、トリミング回路8の出力VF
はk1 VL となる。そのカウント値がセレクタ回路ユニ
ット7を経てトリミング回路8に出力される。VF が15
/30・VL 〜 8/30・VL の範囲でカウンタ回路5から
のカウント値A0 ,A1 ,A2 に対応して順次変化せし
められ、図9(e) に示す如く出力電圧VL が高められて
ゆく。
電圧VL とに差が存在すると、その出力φS が図9(f)
に示す如くハイレベル「H」となり、クロック信号C
L0 ,CL1 がハイレベルとなる都度、AND ゲート2,3
の出力であるクロック信号φ1 ,φ2 がカウンタ回路5
でカウントアップを行い、トリミング回路8の出力VF
はk1 VL となる。そのカウント値がセレクタ回路ユニ
ット7を経てトリミング回路8に出力される。VF が15
/30・VL 〜 8/30・VL の範囲でカウンタ回路5から
のカウント値A0 ,A1 ,A2 に対応して順次変化せし
められ、図9(e) に示す如く出力電圧VL が高められて
ゆく。
【0042】例えばカウンタ回路5からカウント値
A0 ,A1 ,A2 が夫々「0」のときトリミング回路8
の出力信号VF はk0 VL 、従ってVR =VF =k0 V
L となり、出力電圧VL は(1/k0 ) VR となる。
A0 ,A1 ,A2 が夫々「0」のときトリミング回路8
の出力信号VF はk0 VL 、従ってVR =VF =k0 V
L となり、出力電圧VL は(1/k0 ) VR となる。
【0043】一般的にカウンタ回路5のカウント値をi
とすると、トリミング回路8からの出力である印加電圧
VF はki VL となるが、カウント値が大きくなるに従
ってki が小さくなるから出力電圧VL =(1/ki )V
R の値は逆に大きくなってゆく。例えばカウンタ回路5
のカウント値が図9(i) において4(サイクル4)にな
ったとき、図9(e) に示す如く出力電圧VL の値が目標
値VT と一致又はこれよりも大きくなったとすると図1
においてコンパレータ1の出力φS は零となるから、そ
れ以後クロックCL1,CL2 が入力してもAND ゲート2,3
の出力φ1 ,φ2はローレベル「L」の状態に維持さ
れ、カウンタ回路5は休止状態となりカウント値は変わ
らずVL ≒VT の状態に維持されたままとなる。
とすると、トリミング回路8からの出力である印加電圧
VF はki VL となるが、カウント値が大きくなるに従
ってki が小さくなるから出力電圧VL =(1/ki )V
R の値は逆に大きくなってゆく。例えばカウンタ回路5
のカウント値が図9(i) において4(サイクル4)にな
ったとき、図9(e) に示す如く出力電圧VL の値が目標
値VT と一致又はこれよりも大きくなったとすると図1
においてコンパレータ1の出力φS は零となるから、そ
れ以後クロックCL1,CL2 が入力してもAND ゲート2,3
の出力φ1 ,φ2はローレベル「L」の状態に維持さ
れ、カウンタ回路5は休止状態となりカウント値は変わ
らずVL ≒VT の状態に維持されたままとなる。
【0044】更にこの状態で8サイクルを経過すると、
カウンタ回路5がオーバーフローし、時刻t2 において
図9(b) に示す如くVPPに高電圧が印加されヒューズ57
の溶断又は非溶断により図6に示した如くカウンタ回路
5のカウント値A0 ,A1 ,A2 がPROM回路6の各半導
体メモリブロック52,53,54に記憶され、降圧回路プログ
ラムが形成される。
カウンタ回路5がオーバーフローし、時刻t2 において
図9(b) に示す如くVPPに高電圧が印加されヒューズ57
の溶断又は非溶断により図6に示した如くカウンタ回路
5のカウント値A0 ,A1 ,A2 がPROM回路6の各半導
体メモリブロック52,53,54に記憶され、降圧回路プログ
ラムが形成される。
【0045】プログラミングが終了した後、実際の使用
に際しては図9(g) に示す如くテストモード活性化信号
TEが常にローレベル「L」となるよう設定する。図1に
示すセレクタ回路ユニット7はカウンタ回路5のカウン
ト値A0 ,A1 ,A2 に代わってPROM回路6の出力値B
0 ,B1 ,B2 を出力信号C0 ,C1 ,C2 としてトリ
ミング回路8へ出力する。
に際しては図9(g) に示す如くテストモード活性化信号
TEが常にローレベル「L」となるよう設定する。図1に
示すセレクタ回路ユニット7はカウンタ回路5のカウン
ト値A0 ,A1 ,A2 に代わってPROM回路6の出力値B
0 ,B1 ,B2 を出力信号C0 ,C1 ,C2 としてトリ
ミング回路8へ出力する。
【0046】この出力信号C0 ,C1 ,C2 はカウンタ
回路5のカウント値A0 ,A1 ,A2 を記憶した信号B
0 ,B1 ,B2 である。従って実際の動作時には出力電
圧VL は目標値VT に近い値VL ≒VT として出力され
ることとなる。なお基準電圧発生回路10の構成は図1に
示す従来回路と実質的に同じであり、説明を省略する。
回路5のカウント値A0 ,A1 ,A2 を記憶した信号B
0 ,B1 ,B2 である。従って実際の動作時には出力電
圧VL は目標値VT に近い値VL ≒VT として出力され
ることとなる。なお基準電圧発生回路10の構成は図1に
示す従来回路と実質的に同じであり、説明を省略する。
【0047】なお前述のプログラミングは、例えばウエ
ハテストの時に実施すればパッケージのピン数に制限さ
れないで、外部からプローブによってテストモード活性
化信号TE,高電源電圧VPP,目標値VT を与えることが
可能となる。カウンタ回路5のクロック信号φ1 ,φ2
は、例えばアドレスピンを利用してもよい。またテスト
モード活性化信号TE, 高電源電圧VPP,目標値VT を他
の信号ピンと多重化してもよい。
ハテストの時に実施すればパッケージのピン数に制限さ
れないで、外部からプローブによってテストモード活性
化信号TE,高電源電圧VPP,目標値VT を与えることが
可能となる。カウンタ回路5のクロック信号φ1 ,φ2
は、例えばアドレスピンを利用してもよい。またテスト
モード活性化信号TE, 高電源電圧VPP,目標値VT を他
の信号ピンと多重化してもよい。
【0048】更に図1のコンパレータ1を他の領域11と
同じ半導体集積回路チップ上にオン・チップし、また出
力電圧VL の出力パッドと信号φS を入力するパッドと
を同じ半導体集積回路チップ上に設置し、テスタ上に設
けたコンパレータ1を利用してもよい。この場合は図1
の点線で囲まれた領域11のみをオン・チップ化すること
となる。
同じ半導体集積回路チップ上にオン・チップし、また出
力電圧VL の出力パッドと信号φS を入力するパッドと
を同じ半導体集積回路チップ上に設置し、テスタ上に設
けたコンパレータ1を利用してもよい。この場合は図1
の点線で囲まれた領域11のみをオン・チップ化すること
となる。
【0049】
【発明の効果】以上のように本発明によれば、複数のチ
ップ夫々に対する出力電圧の調整を同時に、しかも自動
的にできることとなり、製作段階での出力電圧の調整作
業が容易となり、生産性が向上する等本発明は優れた効
果を奏するものである。
ップ夫々に対する出力電圧の調整を同時に、しかも自動
的にできることとなり、製作段階での出力電圧の調整作
業が容易となり、生産性が向上する等本発明は優れた効
果を奏するものである。
【図1】従来の電圧降下回路を示す回路図である。
【図2】本発明回路の回路図である。
【図3】本発明回路に用いるPOR 回路の具体的構成を示
す回路図である。
す回路図である。
【図4】本発明回路に用いるカウンタ回路の具体的構成
を示す回路図である。
を示す回路図である。
【図5】図4に示すカウンタ回路におけるラッチ回路の
具体的構成を示す回路図である。
具体的構成を示す回路図である。
【図6】本発明回路に用いるPROM回路の具体的構成を示
す回路図である。
す回路図である。
【図7】本発明回路に用いるセレクタ回路ユニットの具
体的構成を示す回路図である。
体的構成を示す回路図である。
【図8】本発明回路に用いるトリミング回路の具体的構
成を示す回路図である。
成を示す回路図である。
【図9】本発明回路の動作を示すタイミングチャートで
ある。
ある。
1 コンパレータ 2,3 AND ゲート 4 POR 回路 5 カウンタ回路 6 PROM回路 7 セレクタ回路ユニット 8 トリミング回路 9 差動増幅器 10 基準電圧発生回路
フロントページの続き (56)参考文献 特開 平1−217611(JP,A) 特開 平5−265584(JP,A) 特開 昭60−134921(JP,A) 特開 平3−34361(JP,A) 特開 平2−74067(JP,A) 特開 昭63−75911(JP,A) 特開 昭60−93531(JP,A) 特開 平3−172906(JP,A) 特開 昭50−18159(JP,A) 特開 昭57−85110(JP,A) (58)調査した分野(Int.Cl.6,DB名) G05F 1/56 G11C 17/14
Claims (1)
- 【請求項1】 数列発生回路と、テストモード時に前記
数列発生回路の出力値に応じて出力電圧を調整するトリ
ミング回路とを備えた電圧降下回路において、前記出力
電圧とその目標値とを比較する比較回路と、該比較回路
の比較結果に基づいて選定されたトリミングの条件を保
持する記憶回路と、非テストモード時に前記記憶回路に
保持された条件に対応した出力電圧を出力させるべく前
記数列発生回路の出力値に代えて前記記憶回路に保持さ
れた条件を前記トリミング回路へ入力させる切替手段と
を具備することを特徴とする電圧降下回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6493192A JP2884275B2 (ja) | 1992-03-23 | 1992-03-23 | 電圧降下回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6493192A JP2884275B2 (ja) | 1992-03-23 | 1992-03-23 | 電圧降下回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05265579A JPH05265579A (ja) | 1993-10-15 |
JP2884275B2 true JP2884275B2 (ja) | 1999-04-19 |
Family
ID=13272276
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6493192A Expired - Fee Related JP2884275B2 (ja) | 1992-03-23 | 1992-03-23 | 電圧降下回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2884275B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7023729B2 (en) | 1997-01-31 | 2006-04-04 | Renesas Technology Corp. | Microcomputer and microprocessor having flash memory operable from single external power supply |
KR100569734B1 (ko) * | 1997-12-31 | 2006-08-18 | 삼성전자주식회사 | 프로그램 가능한 감마 기준전압 발생회로 및 이를 이용한 액정표시 장치 |
KR100490047B1 (ko) * | 1998-05-22 | 2005-08-01 | 삼성전자주식회사 | 프로그램 가능한 계조 구동 장치 |
JP2002318265A (ja) | 2001-04-24 | 2002-10-31 | Hitachi Ltd | 半導体集積回路及び半導体集積回路のテスト方法 |
JP2006331085A (ja) * | 2005-05-26 | 2006-12-07 | Rohm Co Ltd | 半導体装置および電源装置 |
JP4919775B2 (ja) * | 2006-11-17 | 2012-04-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR101377155B1 (ko) * | 2007-07-19 | 2014-03-26 | 삼성전자주식회사 | 내부 전원전압 발생장치 및 그것의 제어 방법, 그리고그것을 포함하는 반도체 메모리 장치 및 시스템 |
CN113419589B (zh) * | 2021-07-13 | 2022-10-21 | 上海艾为电子技术股份有限公司 | 电路参量的修调方法、修调电路、芯片、电子设备 |
-
1992
- 1992-03-23 JP JP6493192A patent/JP2884275B2/ja not_active Expired - Fee Related
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---|---|
JPH05265579A (ja) | 1993-10-15 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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