JP2882304B2

JP2882304B2 - マルチプロセッサシステム

Info

Publication number: JP2882304B2
Application number: JP7062820A
Authority: JP
Inventors: 憲行安藤
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-03-22
Filing date: 1995-03-22
Publication date: 1999-04-12
Anticipated expiration: 2014-04-12
Also published as: JPH08263459A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マルチプロセッサシス
テムに関し、特に複数のプロセッサと主記憶装置とこれ
らを結合する相互結合網とを有するマルチプロセッサシ
ステムに関する。

【０００２】

【従来の技術】マルチプロセッサシステムにおいて、相
互結合網の構成がその性能に与える影響は多大なものが
ある。相互結合網は、複数のプロセッサより送出された
主記憶装置へのアクセス（以下、メモリアクセスとい
う）であって、主記憶装置の同一メモリポートへアクセ
スする複数のメモリアクセスについて、競合調停を行い
ながらルーティングする。ここで、主記憶装置は複数の
メモリバンクを有するものとし、また、相互結合網は演
算プロセッサ台数分の入力ポートと主記憶装置のバンク
数分の出力ポートを有するものとする。

【０００３】相互結合網がシステム性能に与える性能イ
ンパクトの最大要因はネットワークスループットとネッ
トワークディレーの２つの要因がある。ネットワークス
ループットは単位時間あたりに相互結合網を通過可能な
メモリリクエストの総数であり、ネットワークディレー
はメモリリクエストがネットワークを通過するのに要す
る時間である。これらは、メモリアクセス衝突が全く無
い場合の最大値と、メモリアクセス衝突が有る場合の実
効値とを分けて算出する必要がある。

【０００４】ネットワークスループットとディレーとを
向上させる最大の方策として、バンド幅を広げる方法が
ある。ここで、バンド幅とは単位時間あたりに通過可能
なメモリリクエストのサイズの総量をいう。例えばメモ
リアクセスが８バイトのデータ幅であった場合に、相互
結合網の１サイクルタイムあたりのバンド幅が４バイト
幅であるならば、このリクエストの通過には２サイクル
タイム要するが、８バイト幅であるならば１サイクルタ
イムで十分である。

【０００５】しかし、性能向上のためにバンド幅を単純
に広げようとしても、実装条件との制限を受けてしま
う。例えば、１６プロセッサで８バイト幅のネットワー
クを構成するためには、ネットワークポート数は入力１
６ポート、出力１６ポートが必要となるので、合計６４
ビット×１６ポート×２＝２０４８信号が必要となる。
ここで、主記憶装置に接続する出力ポート側も入力のス
ループットに合わせるために１６ポート構成になってい
るものとする。このような大量の入出力信号を１つのチ
ップに搭載することは、実装上困難である。

【０００６】かかる実装上の問題を解決する手段とし
て、ビットスライス式にＬＳＩを分割する方法がある。
これは例えばデータ幅が８バイトであったならば、１バ
イトづつのデータを８ＬＳＩチップに分割し、１チップ
あたりのデータ幅を１バイトにする方法である。上述の
例では、１チップあたりのピン数は８ビット×１６ポー
ト×２＝２５６ピンとなって、実装上の条件がかなり緩
和される。

【０００７】このように、ビットスライスによるＬＳＩ
分割を行うことにより、ルーティングされるデータ信号
については、ある程度実装上の問題を解決できる。しか
し、コントロール信号については、このような方法では
実装上の問題を解決できない。ここで、コントロール信
号とは、ネットワークの動作処理を規定する制御信号で
あり各プロセッサ、もしくは主記憶装置より送受する信
号である。例えば、各メモリリクエストの行き先出力ポ
ート番号を指定するルーティングアドレスや、ネットワ
ークからのリクエスト送出停止を要求するホールド信号
がこれに相当する。これらコントロール信号はビットス
ライスによるＬＳＩ分割を行っても、各ＬＳＩチップに
このコントロール信号のインターフェースピンを設ける
必要があるため、信号線数を削減することができない。

【０００８】一方、マルチプロセッサシステムにおいて
は、主記憶装置を複数のバンクに物理的に分割し、これ
らを独立に動作させることが多い。この場合、相互結合
網は各ポート毎に独立に動作することになる。そこで、
リクエスト間の緩衝を吸収するため、各ポートにバッフ
ァを設けることが一般的である。このように構成するこ
とにより、各バンクや各ポート間で完全に同期させて動
作する構成と比較して、より高いスループット、より短
いアクセスタイムが実現できる。

【０００９】ところが、この構成では以下のような問題
がある。あるプロセッサＡがデータＤのライトリクエス
トを発行して、引き続いてフラグＦを同期レジスタにセ
ットすることによってデータＤをライトした旨を他のプ
ロセッサに伝える。そこで、プロセッサＢが同期レジス
タのフラグＦをチェックすることにより、データＤのラ
イトを知り、データＤのリードリクエストを発行する。
このとき、偶発的にプロセッサＡからメモリへのパスが
塞がっていたとすると、プロセッサＡからのライトリク
エストをプロセッサＢからのリードリクエストが追い越
してしまうおそれがある。この追い越しにより、プロセ
ッサＢの読み出したデータはデータＤであることを保証
できなくなる。

【００１０】そこで、かかる場合には、以下に示すシン
ク（ＳＹＮＣ）動作によりシンクの確認を行うことが、
複数プロセッサ間の正確なデータの受渡しを実現するた
めに効果的である。すなわち、相互結合網や主記憶装置
に対してそのプロセッサが発行したリクエストの残留状
態を確認するシンクリクエストを発行する。相互結合網
および主記憶装置は、そのシンクリクエストを受け取る
と、そのリクエストを発行したプロセッサからの残留リ
クエストがなくなるのを確認し、残留リクエストが全て
メモリアクセス処理を完了した時点でその旨のリプライ
を返す。これにより、残留リクエストが全てなくなった
ことを確認した上で同期レジスタにフラグをセットすれ
ば、上述のような問題を防止することができる。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うなシンク動作の完了を通知するためには、リプライ用
の信号線が別途必要となる。上述したように、相互結合
網においては、制御信号に係る信号線を増やすことは実
装上困難であり、シンクリクエストの導入の障害とな
る。そこで、相互結合網のバッファの状態を簡易に調べ
ることができることが望ましい。

【００１２】本発明の目的は、マルチプロセッサシステ
ムにおいて、あるプロセッサから発行されたリクエスト
が、その発行先において残留していないことを確認する
ことにある。

【００１３】また、本発明の目的は、信号線数を増加さ
せることなく、上記残留リクエストの確認を実現するこ
とにある。

【００１４】

【課題を解決するための手段】上記課題を解決するため
に本発明のマルチプロセッサシステムは、複数のプロセ
ッサと、主記憶装置と、前記複数のプロセッサと前記主
記憶装置を接続する相互結合網とを含むマルチプロセッ
サシステムであって、前記複数のプロセッサの各々は、
当該プロセッサから送出したリクエストが前記相互結合
網に滞留していないことを確認する機能を有する。

【００１５】また、本発明の他のマルチプロセッサシス
テムは、複数のプロセッサと、主記憶装置と、前記複数
のプロセッサと前記主記憶装置を接続する相互結合網と
を含むマルチプロセッサシステムであって、前記相互結
合網は、前記複数のプロセッサの各々から受け取ったリ
クエストであって前記主記憶装置に受け入れられていな
いリクエストを当該プロセッサに対応して保持するバッ
ファを含み、前記複数のプロセッサの各々は、前記相互
結合網内の対応するバッファの内容を包含するように保
持する疑似バッファを含む。

【００１６】また、本発明の他のマルチプロセッサシス
テムは、複数のプロセッサと、主記憶装置と、前記複数
のプロセッサと前記主記憶装置を接続する相互結合網と
を含むマルチプロセッサシステムであって、前記相互結
合網は、前記複数のプロセッサの各々から受け取ったリ
クエストであって前記主記憶装置に受け入れられていな
いリクエストを当該プロセッサに対応して保持する複数
段の先入れ先出し式のバッファと、このバッファに保持
されているリクエストが送出できない状態であることを
前記対応するプロセッサに通知するホールド通知手段と
を含み、前記複数のプロセッサの各々は、前記ホールド
通知手段からリクエストが送出できない状態である旨を
通知されない限り、前記相互結合網に対して送出したリ
クエストのコピーを保持していく前記相互結合網内の対
応するバッファと同一の段数を有する疑似バッファを含
む。

【００１７】また、本発明の他のマルチプロセッサシス
テムは、ｎ個（ｎは２以上の整数）のプロセッサと、ｍ
個（ｍは２以上の整数）のバンクから成る主記憶装置
と、前記プロセッサと前記主記憶装置を接続するｎ対ｍ
の相互結合網とを含むマルチプロセッサシステムであっ
て、前記相互結合網は、前記プロセッサの各々から受け
取ったリクエストであって前記主記憶装置に受け入れら
れていないリクエストを当該プロセッサに対応して保持
する複数段の先入れ先出し式のｎ個のバッファと、これ
らバッファの出力を前記主記憶のバンクに接続するクロ
スバと、前記バッファに保持されているリクエストが前
記クロスバに送出できない状態であることを前記対応す
るプロセッサに通知するｎ個のホールド通知手段とを含
み、前記プロセッサの各々は、前記対応するホールド通
知手段からリクエストが送出できない状態である旨を通
知されない限り、前記相互結合網に対して送出したリク
エストのコピーを保持していく前記相互結合網内の対応
するバッファと同一の段数を有する疑似バッファを含
む。

【００１８】また、本発明の他のマルチプロセッサシス
テムにおいて、前記クロスバは、前記バンクに対応する
ｍ個のセレクタを含む。

【００１９】

【実施例】次に本発明のマルチプロセッサシステムの一
実施例について図面を参照して詳細に説明する。

【００２０】図１を参照すると、本発明の一実施例であ
るマルチプロセッサシステムは、複数のプロセッサ１０
０と、主記憶装置２００と、これらプロセッサ１００と
主記憶装置２００を結合する相互結合網３００とを有し
ている。

【００２１】主記憶装置２００は、複数のバンク２１０
に分割されており、各々独立にアクセスすることが可能
である。プロセッサ１００の各々は、相互結合網３００
に対して１つのアクセスポートを有する。また、主記憶
装置２００のバンク２１０の各々も、相互結合網３００
に対して１つのアクセスポートを持つ。

【００２２】相互結合網３００は、各プロセッサ１００
に対応してｎ個の入力ポートを有し、各入力ポートには
各プロセッサ１００からのリクエストを保持するための
バッファ３３０が接続される。このバッファ３３０の出
力はｎ入力ｍ出力のクロスバスイッチ３１０に入力され
てｍ個の出力ポートを通じて主記憶装置２００の各バン
ク１２１〜１２ｍに接続する。各プロセッサ１００のポ
ートと相互結合網３００の入力ポートとの間にはパスが
張られ、各バンク２１０のポートと相互結合網３００の
出力ポートとの間にはそれぞれパスが張られている。こ
れらパス上には、メモリアクセスリクエストが流れる。

【００２３】クロスバスイッチ３１０は、ｎ入力１出力
のセレクタ３１５をｍ個有しており、いずれの入力ポー
トからも任意の出力ポートに接続できるように構成され
ている。

【００２４】各プロセッサ１００が主記憶装置２００に
アクセスする場合、メモリアクセスリクエストを構成
し、相互結合網３００に送出する。相互結合網３００
は、複数のプロセッサ１００から送られてくる複数のメ
モリアクセスリクエスト間に生じる競合を調停し、各リ
クエストの行先に応じてバンク２１０に対するルーティ
ングを行い、メモリアクセスリクエストを送出する。主
記憶装置２００の各バンク２１０に到着したメモリアク
セスリクエストは、各バンクにおいてリードアクセスま
たはライトアクセスを実行する。リードアクセスの場合
は、再び相互結合網３００を介してリクエスト発行元の
プロセッサにリードデータが返却される。

【００２５】図２を参照すると、あるプロセッサ１００
と相互結合網３００を結ぶパスは、データ５０１、バリ
ッド５０２、ルーティングアドレス５０３、およびホー
ルド５０４の４つから構成される。但し、図２において
は、１つのプロセッサ１００のポートと１つの相互結合
網３００の入力ポートとを結ぶ１本のパスの構成要素の
みを示している。同様に相互結合網３００と主記憶装置
２００を結ぶパスはデータ６０１、バリッド６０２、お
よびホールド６０３の３つから構成される。これについ
ても同様に、相互結合網３００の１つの出力ポートと主
記憶装置２００の１つのバンクとを結ぶ１本のパスの構
成要素のみを示している。

【００２６】データ５０１は、プロセッサ１００から主
記憶装置２００にルーティングされるデータ領域であ
り、リクエストがライトアクセスの場合にはライトを行
う主記憶アドレスとライトデータより構成され、リード
アクセスの場合にはリードを行うメモリアドレスより構
成される。バリッド５０２は、当該データが有効か否か
を示すバリッド信号である。ルーティングアドレス５０
３は、リクエストの行先であるメモリバンク番号を示
す。ホールド信号５０４は、データ５０１等とは逆向き
に相互結合網３００からプロセッサ１００に向かう信号
であり、相互結合網３００の入力ポートのバッファがフ
ルになった場合に、プロセッサ１００に対しリクエスト
送出停止を要求する信号である。

【００２７】図３を参照すると、相互結合網３００の構
成が示される。相互結合網３００は、＃１から＃ｎまで
のｎ個の入力ポートと、＃１から＃ｍまでのｍ個の出力
ポートとを有する。各入力ポートは、各々１つのプロセ
ッサとの間を１本のパスにより接続する。この入力ポー
トに入出力する信号は、データ５０１、バリッド５０
２、アドレス５０３、およびホールド５０４である。各
出力ポートは、主記憶装置の１つのバンク２１０との間
を１本のパスにより接続する。この出力ポートに入出力
する信号は、データ６０１、バリッド６０２、アドレス
６０３、およびホールド６０４である。リクエストのル
ーティングを行うのはクロスバースイッチ３１０であ
り、このクロスバースイッチ３１０を制御するのはクロ
スバースイッチ制御回路３２０である。

【００２８】各入力ポートには、クロスバースイッチ制
御回路３２０によるリクエストの競合調停によって留保
されたリクエストを一時的に保持するバッファ３３０が
設けられる。これらバッファに保持されているリクエス
トを滞留リクエストという。これらバッファを制御する
のはバッファ制御回路３４０である。バッファ制御回路
３４０は、入力ポートのバリッド信号５０２およびホー
ルド信号５０４に基づいて制御する。また、バッファ３
３０からクロスバースイッチ３１０に対して競合調停要
求等を伝達するために、バッファ制御回路３４０とクロ
スバースイッチ制御回路３２０との間にもインターフェ
ース信号が張られる。

【００２９】図４を参照すると、プロセッサ１００内の
相互結合網３００に対するインターフェース部分が示さ
れる。プロセッサ１００は、１つの出力ポートを持ち、
１本のパスを介して相互結合網３００に接続する。出力
ポートに入出力する信号は、データ５０１、バリッド５
０２、アドレス５０３、およびホールド５０４である。

【００３０】このインターフェース部分は、疑似バッフ
ァ１１０とそれを制御する疑似バッファ制御回路１２０
とを含んでいる。疑似バッファ制御回路１２０は、相互
結合網３００からのホールド５０４とプロセッサからの
バリッド信号を入力し、相互結合網３００へのバリッド
５０２とアドレス５０３、およびプロセッサへのホール
ド信号を出力する。

【００３１】疑似バッファ１１０は、バッファ３３０と
同じバッファ段数を有し、バッファ３３０と同様に一時
的にリクエストをホールドするホールド機能を有してい
る。プロセッサ１００からのリクエストを格納する疑似
バッファ１１０の先頭のバッファ段を先頭段１１１とい
い、最右端のバッファ段１１９を最終段という。疑似バ
ッファ１１０の各段は、両隣のバッファ段と接続されて
おり、各リクエストは図４において左から右に常に移動
していく。

【００３２】疑似バッファ１１０の制御は以下のように
行われる。プロセッサ１００が相互結合網３００にリク
エストを送出すると、当該リクエストと同じ内容を疑似
バッファ１１０の先頭段１１１に入れる。以下、このよ
うにして疑似バッファ１１０に保持されたリクエストを
リクエストコピーという。バッファ３３０と疑似バッフ
ァ１１０は、共に先入れ先出し（以下、ＦＩＦＯ（Ｆｉ
ｒｓｔ−ＩｎＦｉｒｓｔ−ｏｕｔ）という）式にリク
エストの出し入れを行う。リクエストをバッファ３３０
に入力する場合には、バッファ３３０は最終取り出し段
に対し常に詰めた状態でリクエストを格納し、疑似バッ
ファ１１０は常に先頭段１１１に対してリクエストを格
納する。

【００３３】あるプロセッサに対して相互結合網３００
から送られて来るホールド信号の値が”ホールド”を示
していれば、当該プロセッサから相互結合網３００への
リクエストの送出を停止すると共に、その疑似バッファ
１１０もホールドする。

【００３４】相互結合網３００から送られて来るホール
ド信号の値が”ホールド”でなければ、当該プロセッサ
は、相互結合網３００へリクエストを送出するととも
に、そのリクエストのコピーを疑似バッファ１１０の先
頭段１１１に格納する。また、疑似バッファ１１０内に
あるリクエストコピーを先頭段１１１から最終段１１９
に向けて１段移動させる。この時、最終段１１９にある
リクエストコピーは廃棄される。

【００３５】次に本発明の上記一実施例の動作について
図面を参照して説明する。ここでは、バッファ３３０と
疑似バッファ１１０の段数をともに３段であるとする。

【００３６】図１、図４および図５を参照すると、時刻
Ｔ１においてプロセッサ１００がリクエストＡを発行す
ると、リクエストＡは相互結合網３００のバッファ３３
０に保持されるとともに、そのコピーが疑似バッファの
先頭段１１１に保持される。また、時刻Ｔ２においてプ
ロセッサ１００がリクエストＢを発行すると、リクエス
トＢは相互結合網３００のバッファ３３０に保持される
とともに、そのコピーが疑似バッファの先頭段１１１に
保持される。さらに、時刻Ｔ３においてプロセッサ１０
０がリクエストＣを発行すると、リクエストＣは相互結
合網３００のバッファ３３０に保持されるとともに、そ
のコピーが疑似バッファの先頭段１１１に保持される。

【００３７】一方、クロスバスイッチ３１０では、時刻
Ｔ３にリクエストＡを受け付けるが、時刻Ｔ４およびＴ
５においてリクエストＢの行先バンクが使用中である等
の理由でリクエストＢを受け付けられないため、ホール
ド信号５０４を”ホールド”にして、その旨をプロセッ
サ１００に伝える。これにより、疑似バッファ制御回路
１２０は時刻Ｔ５およびＴ６においてホールド１９０を
介して疑似バッファ１１０に”ホールド”中である旨を
伝える。したがって、疑似バッファ１１０はＴ５からＴ
６に遷移する際、およびＴ６からＴ７に遷移する際に
は、その内容を維持する。

【００３８】時刻Ｔ６においてリクエストＢが受け付け
られ、ホールド５０４が解除されるため、時刻Ｔ７にホ
ールド１９０が解除されて、時刻Ｔ８にリクエストＥが
バッファ３３０に保持されるとともに、そのコピーが疑
似バッファの先頭段１１１に保持される。

【００３９】上記の例を考察すると、疑似バッファ１１
０の最終段１１９からあるリクエストが押し出されて破
棄された時刻の２Ｔ前に、クロスバスイッチ３１０にお
いてそのリクエストが受け付けられていることがわか
る。また、バッファ３３０にリクエストが保持されると
同時に疑似バッファ１１０にも当該リクエストが保持さ
れることがわかる。すなわち、疑似バッファ１１０に保
持されている内容はバッファ３３０を包含していること
になる。

【００４０】したがって、バッファ３３０に滞留してい
るリクエストのコピーは全て疑似バッファ１１０に保持
されており、この疑似バッファ１１０から破棄されてい
るリクエストは主記憶装置２００に発行済みであること
が確認できる。これを利用することにより、あるデータ
Ｄに関するライトリクエストを送出した後、疑似バッフ
ァ１１０から当該リクエストが破棄されたことを確認し
てから、同期レジスタ４００にフラグＦをセットするこ
とにより、他のプロセッサはフラグＦを確認後すぐにデ
ータＤのリードリクエストを送出してもその内容が保証
される。

【００４１】このように、本発明の一実施例であるマル
チプロセッサシステムによれば、相互結合網３００内の
バッファ３３０の内容を包含する疑似バッファ１１０を
プロセッサ１００内に設けたことにより、バッファ３３
０に滞留しているリクエストを容易に把握することがで
き、従来必要とされたリプライ信号線を省くことができ
る。

【００４２】なお、この疑似バッファ１１０は、上述の
ようなタイミング制御のみならず、バッファ３３０の内
容を知るために広く使用することができる。例えば、マ
ルチプロセッサシステムにおける性能評価を行うため
に、バッファ３３０の滞留状態をトレースしようとした
場合、通常であれば相互結合網３００に対してプローブ
を立てたり、リプライ信号をプロセッサに戻したりする
必要があるが、本発明における疑似バッファ１１０を使
用することによりバッファ３３０の内容を容易にトレー
スすることができる。

【００４３】

【発明の効果】以上の説明で明らかなように、本発明に
よると、プロセッサと相互結合網間のインターフェース
本数を増やさずに相互結合網内のバッファの状態を容易
に知ることができる。複数のプロセッサが接続されるマ
ルチプロセッサシステムにおいて、プロセッサ数に比例
したインターフェースの増加は、コスト増、実装ネック
等の大きな問題となっており、本発明によりこれを低減
可能とすることができる。特に、本発明によれば、プロ
セッサのインターフェース部、および相互結合網を構
成するＬＳＩチップのピンネックを解消することがで
き、ビットスライス分割では削減できないコントロール
信号を削減することが可能となり、ピンネックの解消に
大きく貢献することができる。

【図面の簡単な説明】

【図１】本発明のマルチプロセッサシステムの一実施例
の構成を示すブロック図である。

【図２】本発明の一実施例のマルチプロセッサシステム
におけるインタフェースを示す図である。

【図３】本発明の一実施例における相互結合網の構成を
示す図である。

【図４】本発明の一実施例におけるプロセッサ内の相互
結合網に対するインタフェース部分を示す図である。

【図５】本発明の一実施例のマルチプロセッサシステム
の動作を表す図である。

【符号の説明】

１００プロセッサ１１０疑似バッファ１２０疑似バッファ制御回路２００主記憶装置２１０バンク３００相互結合網３１０クロスバスイッチ３１５セレクタ３２０クロスバスイッチ制御回路３３０バッファ３４０バッファ制御回路４００同期レジスタ

Claims

(57)【特許請求の範囲】

【請求項１】複数のプロセッサと、主記憶装置と、前
記複数のプロセッサと前記主記憶装置を接続する相互結
合網とを含むマルチプロセッサシステムにおいて、前記相互結合網は、前記複数のプロセッサの各々から受
け取ったリクエストであって前記主記憶装置に受け入れ
られていないリクエストを当該プロセッサに対応して保
持するバッファを含み、前記複数のプロセッサの各々は、前記相互結合網内の対
応するバッファの内容を包含するように保持する疑似バ
ッファを含むことを特徴とするマルチプロセッサシステ
ム。
【請求項２】複数のプロセッサと、主記憶装置と、前
記複数のプロセッサと前記主記憶装置を接続する相互結
合網とを含むマルチプロセッサシステムにおいて、前記相互結合網は、前記複数のプロセッサの各々から受
け取ったリクエストであって前記主記憶装置に受け入れ
られていないリクエストを当該プロセッサに対応して保
持する複数段の先入れ先出し式のバッファと、このバッ
ファに保持されているリクエストが送出できない状態で
あることを前記対応するプロセッサに通知するホールド
通知手段とを含み、前記複数のプロセッサの各々は、前記ホールド通知手段
からリクエストが送出できない状態である旨を通知され
ない限り、前記相互結合網に対して送出したリクエスト
のコピーを保持していく前記相互結合網内の対応するバ
ッファと同一の段数を有する疑似バッファを含むことを
特徴とするマルチプロセッサシステム。
【請求項３】ｎ個（ｎは２以上の整数）のプロセッサ
と、ｍ個（ｍは２以上の整数）のバンクから成る主記憶
装置と、前記プロセッサと前記主記憶装置を接続するｎ
対ｍの相互結合網とを含むマルチプロセッサシステムに
おいて、前記相互結合網は、前記プロセッサの各々から受け取っ
たリクエストであって前記主記憶装置に受け入れられて
いないリクエストを当該プロセッサに対応して保持する
複数段の先入れ先出し式のｎ個のバッファと、これらバ
ッファの出力を前記主記憶のバンクに接続するクロスバ
と、前記バッファに保持されているリクエストが前記ク
ロスバに送出できない状態であることを前記対応するプ
ロセッサに通知するｎ個のホールド通知手段とを含み、前記プロセッサの各々は、前記対応するホールド通知手
段からリクエストが送出できない状態である旨を通知さ
れない限り、前記相互結合網に対して送出したリクエス
トのコピーを保持していく前記相互結合網内の対応する
バッファと同一の段数を有する疑似バッファを含むこと
を特徴とするマルチプロセッサシステム。
【請求項４】前記クロスバは、前記バンクに対応する
ｍ個のセレクタを含むことを特徴とする請求項３のマル
チプロセッサシステム。