JP2882301B2 - 半導体装置の製造方法 - Google Patents
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- H01L21/3105—After-treatment
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-
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-
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に微細コンタクトホールの形成方法に関する。
関し、特に微細コンタクトホールの形成方法に関する。
【０００２】
【従来の技術】近年デバイスの微細化に伴い、従来のｉ
線を用いたリソグラフィ技術では開口困難なサイズのコ
ンタクトホールを形成する必要が生じている。
線を用いたリソグラフィ技術では開口困難なサイズのコ
ンタクトホールを形成する必要が生じている。
【０００３】微細コンタクトホールを形成する従来の一
般的方法として、シリコン酸化膜をリソグラフィ技術と
ドライエッチング技術を用いて開口した後、ＣＶＤ技術
を用いて一度コンタクトホールを含む全面にシリコン酸
化膜を成膜し、再び全面のシリコン酸化膜をエッチング
することによって、コンタクトホール内部の側壁部分の
み前記のシリコン酸化膜を残しコンタクト径を縮小させ
るという方法がある。
般的方法として、シリコン酸化膜をリソグラフィ技術と
ドライエッチング技術を用いて開口した後、ＣＶＤ技術
を用いて一度コンタクトホールを含む全面にシリコン酸
化膜を成膜し、再び全面のシリコン酸化膜をエッチング
することによって、コンタクトホール内部の側壁部分の
み前記のシリコン酸化膜を残しコンタクト径を縮小させ
るという方法がある。
【０００４】しかしながら、微細化が更に進んだデバイ
スでは、コンタクト開口部の底部にあたる拡散層領域の
設計幅も出来上がり寸法に僅かの余裕しかなく、最初の
コンタクトホール開口エッチング時に拡散層領域以外の
部分、例えばＤＲＡＭのメモリセルでいえばゲート電極
等、に接触してしまい、エッチングガス中に晒されるこ
とによって特性が劣化する等の問題がある。
スでは、コンタクト開口部の底部にあたる拡散層領域の
設計幅も出来上がり寸法に僅かの余裕しかなく、最初の
コンタクトホール開口エッチング時に拡散層領域以外の
部分、例えばＤＲＡＭのメモリセルでいえばゲート電極
等、に接触してしまい、エッチングガス中に晒されるこ
とによって特性が劣化する等の問題がある。
【０００５】従って、微細コンタクトの開口方法におい
ては、層間絶縁膜を出来上がりサイズ分の領域のみ一度
にエッチングすることが重要とされる。
ては、層間絶縁膜を出来上がりサイズ分の領域のみ一度
にエッチングすることが重要とされる。
【０００６】こうした一度の層間絶縁膜エッチングで微
細コンタクトを開口する技術としては従来大別して２つ
の方法がある。
細コンタクトを開口する技術としては従来大別して２つ
の方法がある。
【０００７】その一は、減圧ＣＶＤ技術で形成する多結
晶シリコンを側壁材に使用する方法であり（「ポリシリ
サイドウォール法」ともいう）、以下に説明する。
晶シリコンを側壁材に使用する方法であり（「ポリシリ
サイドウォール法」ともいう）、以下に説明する。
【０００８】図１０から図１３は、ポリシリサイドウォ
ール法を工程順に示した断面図である。
ール法を工程順に示した断面図である。
【０００９】まず、層間絶縁膜１２を有する半導体基板
１１上に、減圧ＣＶＤ法を用いて多結晶シリコン２１を
膜厚４００ｎｍ程形成する。
１１上に、減圧ＣＶＤ法を用いて多結晶シリコン２１を
膜厚４００ｎｍ程形成する。
【００１０】次に、常圧ＣＶＤあるいはプラズマＣＶＤ
法等を用いてシリコン酸化膜４１を１５０ｎｍ程度成膜
する。
法等を用いてシリコン酸化膜４１を１５０ｎｍ程度成膜
する。
【００１１】続いて、フォトレジスト１３を塗布し、リ
ソグラフィ技術を用いて直径約４００ｎｍのコンタクト
を開口し、ドライエッチング技術を用いシリコン酸化膜
４１上に第１のコンタクトを開口する（図１０参照）。
ソグラフィ技術を用いて直径約４００ｎｍのコンタクト
を開口し、ドライエッチング技術を用いシリコン酸化膜
４１上に第１のコンタクトを開口する（図１０参照）。
【００１２】次いで、フォトレジスト１３を剥離し、シ
リコン酸化膜４１をマスクにして多結晶シリコン２１を
エッチングし、層間絶縁膜１２上に多結晶シリコンにて
形成されたコンタクトホールを形成する（図１１参
照）。
リコン酸化膜４１をマスクにして多結晶シリコン２１を
エッチングし、層間絶縁膜１２上に多結晶シリコンにて
形成されたコンタクトホールを形成する（図１１参
照）。
【００１３】次に、減圧ＣＶＤ法で再び多結晶シリコン
を１５０ｎｍ成膜する。
を１５０ｎｍ成膜する。
【００１４】さらに、ドライエッチング技術を用いて多
結晶シリコン２１をシリコン酸化膜４１を終点として全
面エッチングし、多結晶シリコンにて形成されたコンタ
クトホールの側壁に多結晶シリコンを残す（図１２参
照）。
結晶シリコン２１をシリコン酸化膜４１を終点として全
面エッチングし、多結晶シリコンにて形成されたコンタ
クトホールの側壁に多結晶シリコンを残す（図１２参
照）。
【００１５】最後に、これらの多結晶シリコンをマスク
としてドライエッチング技術を用いて層間絶縁膜１２の
エッチングを行い、微細コンタクトホールを開口する
（図１３参照）。
としてドライエッチング技術を用いて層間絶縁膜１２の
エッチングを行い、微細コンタクトホールを開口する
（図１３参照）。
【００１６】上述したポリシリサイドウォール法によれ
ば、２５０ｎｍ程度の径をもつ微細コンタクトホールが
得られる。
ば、２５０ｎｍ程度の径をもつ微細コンタクトホールが
得られる。
【００１７】別の従来例として、例えば特開平４−９４
５３６号公報には、通常のリソグラフィ技術により形成
したレジストパターンをその後のプロセスにより更に微
細化する方法として、層間絶縁膜上のフォトレジスト上
にアルミを斜め蒸着させてコンタクトの寸法を細くする
方法が提案されている（「斜め蒸着法」ともいう）。
５３６号公報には、通常のリソグラフィ技術により形成
したレジストパターンをその後のプロセスにより更に微
細化する方法として、層間絶縁膜上のフォトレジスト上
にアルミを斜め蒸着させてコンタクトの寸法を細くする
方法が提案されている（「斜め蒸着法」ともいう）。
【００１８】図１４及び図１５は斜め蒸着法の工程を順
に示す断面図である。
に示す断面図である。
【００１９】まず、層間絶縁膜１２を有する半導体基板
１１上にフォトレジスト１３を塗布し、リソグラフィ技
術を用いて直径約４００ｎｍ程度のコンタクトホールの
パターニングを行った後、アルミ等の蒸着材を用いて５
００ｎｍ程度の厚さで斜め蒸着を行う。
１１上にフォトレジスト１３を塗布し、リソグラフィ技
術を用いて直径約４００ｎｍ程度のコンタクトホールの
パターニングを行った後、アルミ等の蒸着材を用いて５
００ｎｍ程度の厚さで斜め蒸着を行う。
【００２０】斜め蒸着によって、フォトレジスト側壁お
よび底面に部分的にアルミが付着する（図１４参照）。
よび底面に部分的にアルミが付着する（図１４参照）。
【００２１】このアルミをマスクとしてドライエッチン
グを行い、層間絶縁膜１２にコンタクトホールを開口す
る（図１５参照）。
グを行い、層間絶縁膜１２にコンタクトホールを開口す
る（図１５参照）。
【００２２】最後に、アルミ及びフォトレジストを剥離
すれば、微細な径のコンタクトが形成できる。
すれば、微細な径のコンタクトが形成できる。
【００２３】
【発明が解決しようとする課題】しかしながら、前記の
２つの従来技術では微細コンタクトホールの形成が可能
なものの、いくつかの問題点があった。以下に詳説す
る。
２つの従来技術では微細コンタクトホールの形成が可能
なものの、いくつかの問題点があった。以下に詳説す
る。
【００２４】まず、前記ポリシリサイドウォール法の場
合、ドライエッチングを用いる各工程でストッパーの役
割をする膜が必ず下層に存在するため、加工精度は高い
ものの、工程数が極めて多いという問題がある。すなわ
ち、通常のコンタクトホール形成工程に比べると、ＣＶ
Ｄおよびエッチング工程がそれぞれ３回ずつ多くなり、
全工程数増加の一因となっている。
合、ドライエッチングを用いる各工程でストッパーの役
割をする膜が必ず下層に存在するため、加工精度は高い
ものの、工程数が極めて多いという問題がある。すなわ
ち、通常のコンタクトホール形成工程に比べると、ＣＶ
Ｄおよびエッチング工程がそれぞれ３回ずつ多くなり、
全工程数増加の一因となっている。
【００２５】次に、斜め蒸着法を用いた微細コンタクト
の形成方法の場合、斜め方向の蒸着を行うため、コンタ
クトサイズの縮小に方向性が生じてしまうという問題が
生じる。さらに、アルミをマスクとしてコンタクトのエ
ッチングを行う場合、エッチングガス中のフッ素とアル
ミとの化合物がコンタクトホール側壁に付着してしま
い、絶縁体として作用するためコンタクトの抵抗が高く
なるという問題がある。
の形成方法の場合、斜め方向の蒸着を行うため、コンタ
クトサイズの縮小に方向性が生じてしまうという問題が
生じる。さらに、アルミをマスクとしてコンタクトのエ
ッチングを行う場合、エッチングガス中のフッ素とアル
ミとの化合物がコンタクトホール側壁に付着してしま
い、絶縁体として作用するためコンタクトの抵抗が高く
なるという問題がある。
【００２６】本発明は上記問題点に鑑みて為されたもの
であって、レジストパターンより小さいコンタクトホー
ルを少ない工程数で開口する方法を提供することを目的
とする。
であって、レジストパターンより小さいコンタクトホー
ルを少ない工程数で開口する方法を提供することを目的
とする。
【００２７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置の製造方法は、半導体層上に形
成された絶縁膜上にフォトレジストのパターンを形成
し、該フォトレジスト上にシリコン酸化膜を形成し、該
シリコン酸化膜をエッチングして前記絶縁膜のパターニ
ングを行った後に前記フォトレジストを除去して、コン
タクトを形成することを特徴とする。すなわち、本発明
においては、コンタクトホールのパターニングを行った
後にフォトレジスト上にシリコン酸化膜を形成し、エッ
チバックを行い微細コンタクトホールを開口する工程を
有することを特徴とする。
め、本発明の半導体装置の製造方法は、半導体層上に形
成された絶縁膜上にフォトレジストのパターンを形成
し、該フォトレジスト上にシリコン酸化膜を形成し、該
シリコン酸化膜をエッチングして前記絶縁膜のパターニ
ングを行った後に前記フォトレジストを除去して、コン
タクトを形成することを特徴とする。すなわち、本発明
においては、コンタクトホールのパターニングを行った
後にフォトレジスト上にシリコン酸化膜を形成し、エッ
チバックを行い微細コンタクトホールを開口する工程を
有することを特徴とする。
【００２８】上記シリコン酸化膜の形成方法が、該フォ
トレジストのパターン上を含む全面にＴＥＦＳ等のガス
を用いて常温常圧にて形成することを特徴としている。
トレジストのパターン上を含む全面にＴＥＦＳ等のガス
を用いて常温常圧にて形成することを特徴としている。
【００２９】さらに、本発明の半導体装置の製造方法
は、半導体基板上に絶縁膜を形成し該絶縁膜上に多結晶
シリコンを形成し、該多結晶シリコン上に第１のシリコ
ン酸化膜を形成し、該第１のシリコン酸化膜上にフォト
レジストのパターンを形成し、該フォトレジストのパタ
ーン上を含む全面にＴＥＦＳのガスを用いて常温及び常
圧にて第２のシリコン酸化膜を形成し、該第２のシリコ
ン酸化膜について前記第１のシリコン酸化膜を含めてエ
ッチングして第１のシリコン酸化膜のパターンを形成
し、前記フォトレジストのパターンを除去した後、該第
１のシリコン酸化膜のパターンをマスクとして前記多結
晶シリコンのパターンを形成し、該パターンをマスクと
して前記絶縁膜のパターニングを行うことを特徴とす
る。
は、半導体基板上に絶縁膜を形成し該絶縁膜上に多結晶
シリコンを形成し、該多結晶シリコン上に第１のシリコ
ン酸化膜を形成し、該第１のシリコン酸化膜上にフォト
レジストのパターンを形成し、該フォトレジストのパタ
ーン上を含む全面にＴＥＦＳのガスを用いて常温及び常
圧にて第２のシリコン酸化膜を形成し、該第２のシリコ
ン酸化膜について前記第１のシリコン酸化膜を含めてエ
ッチングして第１のシリコン酸化膜のパターンを形成
し、前記フォトレジストのパターンを除去した後、該第
１のシリコン酸化膜のパターンをマスクとして前記多結
晶シリコンのパターンを形成し、該パターンをマスクと
して前記絶縁膜のパターニングを行うことを特徴とす
る。
【００３０】
【作用】本発明によれば、層間絶縁膜上のフォトレジス
トによって形成されたパターン上に常温常圧にてシリコ
ン酸化膜を形成し、酸化膜のエッチングを行い層間絶縁
膜のパターニングを行うため、極めて少ない工程数で微
細コンタクトを形成することができる。
トによって形成されたパターン上に常温常圧にてシリコ
ン酸化膜を形成し、酸化膜のエッチングを行い層間絶縁
膜のパターニングを行うため、極めて少ない工程数で微
細コンタクトを形成することができる。
【００３１】また、本発明によれば、層間絶縁膜上に多
結晶シリコン膜を形成し第１のシリコン酸化膜を形成
し、フォトレジストのパターンを形成し、フォトレジス
ト上に更に常温常圧で第２のシリコン酸化膜を形成し、
酸化膜のエッチングを行い、フォトレジストの剥離を行
い、多結晶シリコンのエッチングを行い、再びシリコン
酸化膜のエッチングを行うことにより、従来のポリシリ
サイドウォール法にみられるような工程数の大幅な増加
が回避される。そして、本発明によれば、層間絶縁膜の
膜厚によらずに良好なコンタクト形状が得られる。
結晶シリコン膜を形成し第１のシリコン酸化膜を形成
し、フォトレジストのパターンを形成し、フォトレジス
ト上に更に常温常圧で第２のシリコン酸化膜を形成し、
酸化膜のエッチングを行い、フォトレジストの剥離を行
い、多結晶シリコンのエッチングを行い、再びシリコン
酸化膜のエッチングを行うことにより、従来のポリシリ
サイドウォール法にみられるような工程数の大幅な増加
が回避される。そして、本発明によれば、層間絶縁膜の
膜厚によらずに良好なコンタクト形状が得られる。
【００３２】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００３３】
【実施例１】図１(a)〜(c)は、本発明の第１の実施例に
係る製造方法を工程順に示した断面図である。
係る製造方法を工程順に示した断面図である。
【００３４】まず層間絶縁膜１２を約１μｍを有する半
導体基板１１上にフォトレジスト約１μｍを塗布し、リ
ソグラフィ技術を用いて直径４５０ｎｍのコンタクトホ
ールのパターニングを行った後（図１(a)参照）、半導
体ウェハを図１６に示すような気密容器内に挿入しＴＥ
ＦＳの蒸気を反応チャンバー６２内に満たしシリコン酸
化膜１４を１５０ｎｍ形成する（図１(b)参照）。
導体基板１１上にフォトレジスト約１μｍを塗布し、リ
ソグラフィ技術を用いて直径４５０ｎｍのコンタクトホ
ールのパターニングを行った後（図１(a)参照）、半導
体ウェハを図１６に示すような気密容器内に挿入しＴＥ
ＦＳの蒸気を反応チャンバー６２内に満たしシリコン酸
化膜１４を１５０ｎｍ形成する（図１(b)参照）。
【００３５】続いてドライエッチング技術を用い、シリ
コン酸化膜１４について、層間絶縁膜１２を含めたエッ
チングを行い（図１(c)参照）、フォトレジスト１３を
剥離する。
コン酸化膜１４について、層間絶縁膜１２を含めたエッ
チングを行い（図１(c)参照）、フォトレジスト１３を
剥離する。
【００３６】以上より、微細コンタクトが形成される。
【００３７】次に、スパッタ技術を用い、窒化チタン１
５を付着せしめた後、ＣＶＤ技術でタングステン等の金
属あるいは金属化合物１６を微細コンタクト内部に埋め
込み、アルミニウム配線パターンを形成することにより
微細コンタクトを有する半導体装置を得る（図２参
照）。
５を付着せしめた後、ＣＶＤ技術でタングステン等の金
属あるいは金属化合物１６を微細コンタクト内部に埋め
込み、アルミニウム配線パターンを形成することにより
微細コンタクトを有する半導体装置を得る（図２参
照）。
【００３８】本実施例に示した微細コンタクトのエッチ
ングは、フォトレジスト１３の側壁部分のみシリコン酸
化膜１４が残り、層間絶縁膜１２の側壁部分のエッチン
グを妨げるため、エッチング後の層間絶縁膜はフォトレ
ジストで形成した寸法より細い寸法となるが、層間絶縁
膜上のシリコン酸化膜１４がエッチングされた時点でフ
ォトレジスト１３の側壁がテーパー形状となり、層間絶
縁膜エッチング後もテーパー形状が転写される。
ングは、フォトレジスト１３の側壁部分のみシリコン酸
化膜１４が残り、層間絶縁膜１２の側壁部分のエッチン
グを妨げるため、エッチング後の層間絶縁膜はフォトレ
ジストで形成した寸法より細い寸法となるが、層間絶縁
膜上のシリコン酸化膜１４がエッチングされた時点でフ
ォトレジスト１３の側壁がテーパー形状となり、層間絶
縁膜エッチング後もテーパー形状が転写される。
【００３９】このためコンタクト開口後の配線用金属の
埋め込み工程も、優れた埋め込み性で実現可能なため、
配線の段切れ等の問題が生じにくい。
埋め込み工程も、優れた埋め込み性で実現可能なため、
配線の段切れ等の問題が生じにくい。
【００４０】従って、本実施例は、微細コンタクト形成
後の次工程で金属配線のスパッタ工程を有する場合に有
効である。
後の次工程で金属配線のスパッタ工程を有する場合に有
効である。
【００４１】さらに、本実施例は、ポリシリサイドウォ
ール法に比べてＣＶＤ工程２回、エッチング工程３回と
劇的に工程数を短縮することができる。
ール法に比べてＣＶＤ工程２回、エッチング工程３回と
劇的に工程数を短縮することができる。
【００４２】また、本実施例において、エッチングガス
に晒される部分がシリコン酸化膜１４とフォトレジスト
１３のみであるため、アルミの斜め蒸着法のようにコン
タクト側壁のイオン結合性の化合物の堆積もないため、
コンタクトプラグ部分の抵抗は低くなる。
に晒される部分がシリコン酸化膜１４とフォトレジスト
１３のみであるため、アルミの斜め蒸着法のようにコン
タクト側壁のイオン結合性の化合物の堆積もないため、
コンタクトプラグ部分の抵抗は低くなる。
【００４３】
【実施例２】次に、図３から図９を参照して、本発明の
第２の実施例を説明する。
第２の実施例を説明する。
【００４４】まず、層間絶縁膜１２を約１．５μｍ有す
る半導体基板１１に減圧ＣＶＤ技術を用いて多結晶シリ
コン２１を形成する。次に、常圧ＣＶＤ技術により第１
のシリコン酸化膜２２を約１μｍ堆積する（図３参
照）。
る半導体基板１１に減圧ＣＶＤ技術を用いて多結晶シリ
コン２１を形成する。次に、常圧ＣＶＤ技術により第１
のシリコン酸化膜２２を約１μｍ堆積する（図３参
照）。
【００４５】続いて、フォトレジスト１３を塗布し、リ
ソグラフィ技術を用いてコンタクトのパターンを形成す
る（図４参照）。
ソグラフィ技術を用いてコンタクトのパターンを形成す
る（図４参照）。
【００４６】次に、前記第１の実施例と同様に常温常圧
酸化膜を第２のシリコン酸化膜２３として成膜した後
（図５参照）、全面の酸化膜をドライエッチングする
（図６参照）。
酸化膜を第２のシリコン酸化膜２３として成膜した後
（図５参照）、全面の酸化膜をドライエッチングする
（図６参照）。
【００４７】そして、フォトレジスト１３を剥離した
後、再び第１のシリコン酸化膜２２をマスクとしてドラ
イエッチング技術を用いて多結晶シリコン２１のエッチ
ングを行い（図７参照）、最後に全面の酸化膜をもう一
度ドライエッチングする（図８参照）。
後、再び第１のシリコン酸化膜２２をマスクとしてドラ
イエッチング技術を用いて多結晶シリコン２１のエッチ
ングを行い（図７参照）、最後に全面の酸化膜をもう一
度ドライエッチングする（図８参照）。
【００４８】以上により微細コンタクトが形成される。
【００４９】次いで、減圧ＣＶＤ技術等を用いてリン
（Ｐ）ドープＳｉ膜３１を成長させ、微細コンタクトを
埋め込んだ後エッチバックを行う。ＰドープＳｉ膜３１
の活性化のための熱処理を施した後、タングステンシリ
サイド３２等の金属化合物のスパッタを行い配線のパタ
ーンを形成することにより、微細コンタクトを有する半
導体装置を得る（図９参照）。
（Ｐ）ドープＳｉ膜３１を成長させ、微細コンタクトを
埋め込んだ後エッチバックを行う。ＰドープＳｉ膜３１
の活性化のための熱処理を施した後、タングステンシリ
サイド３２等の金属化合物のスパッタを行い配線のパタ
ーンを形成することにより、微細コンタクトを有する半
導体装置を得る（図９参照）。
【００５０】本実施例は、層間絶縁膜上に多結晶シリコ
ンを形成した上にフォトレジストと同程度の膜厚のシリ
コン酸化膜を形成することを特徴としている。前記第１
の実施例においては、層間絶縁膜の膜厚がフォトレジス
トの膜厚と大きく異なると、微細コンタクトの形状が悪
化する場合があるが、本実施例では、層間絶縁膜の膜厚
によらずに良好なコンタクト形状が得られる。
ンを形成した上にフォトレジストと同程度の膜厚のシリ
コン酸化膜を形成することを特徴としている。前記第１
の実施例においては、層間絶縁膜の膜厚がフォトレジス
トの膜厚と大きく異なると、微細コンタクトの形状が悪
化する場合があるが、本実施例では、層間絶縁膜の膜厚
によらずに良好なコンタクト形状が得られる。
【００５１】更に、本実施例によれば、前記従来例のポ
リシリサイドウォールマスク法と比べエッチング工程が
１工程分少ないという利点がある。
リシリサイドウォールマスク法と比べエッチング工程が
１工程分少ないという利点がある。
【００５２】また本実施例は、層間絶縁膜上に微細コン
タクトのパターンを有する多結晶シリコン膜をマスクに
して異方性エッチングを行うため、微細コンタクトは略
垂直な形状をしている。
タクトのパターンを有する多結晶シリコン膜をマスクに
して異方性エッチングを行うため、微細コンタクトは略
垂直な形状をしている。
【００５３】従ってコンタクトがテーパーをもつ形状で
は下層配線部分と接触してしまうような設計マージンの
狭い場合に特に優れており、垂直なコンタクトでも良好
な埋め込み性を発揮する多結晶シリコン等の形成を次工
程にもつ場合に特に有効である。
は下層配線部分と接触してしまうような設計マージンの
狭い場合に特に優れており、垂直なコンタクトでも良好
な埋め込み性を発揮する多結晶シリコン等の形成を次工
程にもつ場合に特に有効である。
【００５４】
【発明の効果】以上説明したように本発明によれば、層
間絶縁膜上のフォトレジストによって形成されたパター
ン上に常温常圧にてシリコン酸化膜を形成し、酸化膜の
エッチングを行い、層間絶縁膜のパターニングを行うた
め、極めて少ない工程数で微細コンタクトを形成するこ
とができるという効果を有する。
間絶縁膜上のフォトレジストによって形成されたパター
ン上に常温常圧にてシリコン酸化膜を形成し、酸化膜の
エッチングを行い、層間絶縁膜のパターニングを行うた
め、極めて少ない工程数で微細コンタクトを形成するこ
とができるという効果を有する。
【００５５】また、本発明によれば、層間絶縁膜上に多
結晶シリコン膜を形成し、シリコン酸化膜を形成し、フ
ォトレジストのパターンを形成し、更に常温常圧でシリ
コン酸化膜を形成し、酸化膜のエッチングを行い、フォ
トレジストの剥離を行い、多結晶シリコンのエッチング
を行い、再びシリコン酸化膜のエッチングを行うことに
より、従来のポリシリサイドウォール法にみられるよう
な工程数の大幅な増加が回避されるという効果を有す
る。そして、本発明によれば、層間絶縁膜の膜厚によら
ずに良好なコンタクト形状が得られるという効果を有す
る。
結晶シリコン膜を形成し、シリコン酸化膜を形成し、フ
ォトレジストのパターンを形成し、更に常温常圧でシリ
コン酸化膜を形成し、酸化膜のエッチングを行い、フォ
トレジストの剥離を行い、多結晶シリコンのエッチング
を行い、再びシリコン酸化膜のエッチングを行うことに
より、従来のポリシリサイドウォール法にみられるよう
な工程数の大幅な増加が回避されるという効果を有す
る。そして、本発明によれば、層間絶縁膜の膜厚によら
ずに良好なコンタクト形状が得られるという効果を有す
る。
【００５６】さらに、本発明においては、微細コンタク
ト形成方法としてＣＶＤ法とドライエッチングのみを用
いているため、アルミの斜め蒸着法のようなコンタクト
サイズの縮小の方向性が生じてしまうという問題は無
い。そして、アルミ等を用いていないことから、コンタ
クト開口後の金属化合物等の堆積の問題が無い。
ト形成方法としてＣＶＤ法とドライエッチングのみを用
いているため、アルミの斜め蒸着法のようなコンタクト
サイズの縮小の方向性が生じてしまうという問題は無
い。そして、アルミ等を用いていないことから、コンタ
クト開口後の金属化合物等の堆積の問題が無い。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第１の実施例により製造される半導体
装置の断面図である。
装置の断面図である。
【図３】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図４】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図５】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図６】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図７】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図８】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図９】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図１０】従来技術を工程順に示した断面図である。
【図１１】従来技術を工程順に示した断面図である。
【図１２】従来技術を工程順に示した断面図である。
【図１３】従来技術を工程順に示した断面図である。
【図１４】従来の斜め蒸着法を工程順に説明するための
図である。
図である。
【図１５】従来の斜め蒸着法を工程順に説明するための
図である。
図である。
【図１６】常温常圧シリコン酸化膜成長装置の構成を説
明する図である。
明する図である。
１１ 半導体基板 １２ 層間絶縁膜 １３ フォトレジスト １４ シリコン酸化膜 １５ 窒化チタン １６ タングステン １７ アルミニウム ２１ 多結晶シリコン ２２ 第１のシリコン酸化膜 ２３ 第２のシリコン酸化膜 ３１ リンドープシリコン膜 ３２ タングステンシリサイド ４１ シリコン酸化膜 ４２ 斜め蒸着によるアルミニウム ６１ ウェハボート ６２ 反応チャンバー ６３ ＴＥＦＳ ６４ ヒーター
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3065 H01L 21/205
Claims (2)
- 【請求項１】半導体基板上に絶縁膜を形成し該絶縁膜上
にフォトレジストのパターンを形成し、 該フォトレジストのパターン上を含む全面にＴＥＦＳの
ガスを用いて常温及び常圧にてシリコン酸化膜を形成
し、 該シリコン酸化膜について前記絶縁膜を含めて同時にエ
ッチングを行い前記絶縁膜のパターニングを行った後に
前記フォトレジストを除去して、コンタクトを形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】半導体基板上に絶縁膜を形成し該絶縁膜上
に多結晶シリコンを形成し、 該多結晶シリコン上に第１のシリコン酸化膜を形成し、 該第１のシリコン酸化膜上にフォトレジストのパターン
を形成し、 該フォトレジストのパターン上を含む全面にＴＥＦＳの
ガスを用いて常温及び常圧にて第２のシリコン酸化膜を
形成し、 該第２のシリコン酸化膜について前記第１のシリコン酸
化膜を含めてエッチングして第１のシリコン酸化膜のパ
ターンを形成し、 前記フォトレジストのパターンを除去した後、該第１の
シリコン酸化膜のパターンをマスクとして前記多結晶シ
リコンのパターンを形成し、 該パターンをマスクとして前記絶縁膜のパターニングを
行うことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020946A JP2882301B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体装置の製造方法 |
| KR1019960000586A KR100200022B1 (ko) | 1995-01-13 | 1996-01-13 | 포토레지스트 마스크에서 스페이서를 사용함으로써 작은 기하형 접촉을 갖는 반도체 집적회로 장치의 제조방법 |
| US08/586,279 US5677242A (en) | 1995-01-13 | 1996-01-16 | Process of fabricating semiconductor integrated circuit device having small geometry contact by using spacer on photoresist mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7020946A JP2882301B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08195384A JPH08195384A (ja) | 1996-07-30 |
| JP2882301B2 true JP2882301B2 (ja) | 1999-04-12 |
Family
ID=12041374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020946A Expired - Fee Related JP2882301B2 (ja) | 1995-01-13 | 1995-01-13 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
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| JP (1) | JP2882301B2 (ja) |
| KR (1) | KR100200022B1 (ja) |
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| US5940731A (en) * | 1996-10-16 | 1999-08-17 | Vanguard International Semiconductor Corp. | Method for forming tapered polysilicon plug and plug formed |
| US5893748A (en) * | 1997-02-10 | 1999-04-13 | Advanced Micro Devices, Inc. | Method for producing semiconductor devices with small contacts, vias, or damascene trenches |
| US6008123A (en) * | 1997-11-04 | 1999-12-28 | Lucent Technologies Inc. | Method for using a hardmask to form an opening in a semiconductor substrate |
| US5930659A (en) * | 1997-12-05 | 1999-07-27 | Advanced Microdevices, Inc. | Forming minimal size spaces in integrated circuit conductive lines |
| KR100280622B1 (ko) * | 1998-04-02 | 2001-03-02 | 윤종용 | 반도체 장치의 콘택 형성 방법 |
| US6610607B1 (en) * | 2000-05-25 | 2003-08-26 | International Business Machines Corporation | Method to define and tailor process limited lithographic features using a modified hard mask process |
| US7473377B2 (en) * | 2002-06-27 | 2009-01-06 | Tokyo Electron Limited | Plasma processing method |
| WO2004003988A1 (ja) * | 2002-06-27 | 2004-01-08 | Tokyo Electron Limited | プラズマ処理方法 |
| US20040077174A1 (en) * | 2002-10-18 | 2004-04-22 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a high aspect ratio via |
| KR101101785B1 (ko) * | 2007-06-08 | 2012-01-05 | 도쿄엘렉트론가부시키가이샤 | 패터닝 방법 |
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|---|---|---|---|---|
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| JPS6376330A (ja) * | 1986-09-18 | 1988-04-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4707218A (en) * | 1986-10-28 | 1987-11-17 | International Business Machines Corporation | Lithographic image size reduction |
| US4801350A (en) * | 1986-12-29 | 1989-01-31 | Motorola, Inc. | Method for obtaining submicron features from optical lithography technology |
| JPH01110727A (ja) * | 1987-10-23 | 1989-04-27 | Nec Corp | 半導体装置の製造方法 |
| US5279990A (en) * | 1990-03-02 | 1994-01-18 | Motorola, Inc. | Method of making a small geometry contact using sidewall spacers |
| JPH0479321A (ja) * | 1990-07-23 | 1992-03-12 | Nec Corp | 半導体装置の製造方法 |
| JPH0494536A (ja) * | 1990-08-10 | 1992-03-26 | Fujitsu Ltd | レジストパターンの形成方法 |
| JPH04336464A (ja) * | 1991-05-13 | 1992-11-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JPH05226480A (ja) * | 1991-12-04 | 1993-09-03 | Nec Corp | 半導体装置の製造方法 |
| KR0136569B1 (ko) * | 1992-10-24 | 1998-04-29 | 김주용 | 고집적 반도체 소자의 콘택홀 형성 방법 |
-
1995
- 1995-01-13 JP JP7020946A patent/JP2882301B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-13 KR KR1019960000586A patent/KR100200022B1/ko not_active IP Right Cessation
- 1996-01-16 US US08/586,279 patent/US5677242A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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|---|---|---|---|
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