JP2874733B2 - Push-pull circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、アンプ出力段にお
ける出力回路に関し、特に様々な機能を付加することが
でき、また貫通電流を少なくすることのできるプッシュ
プル回路に関するものである。The present invention relates to an output circuit in an amplifier output stage, and more particularly to a push-pull circuit to which various functions can be added and a through current can be reduced.
【０００２】[0002]
【従来の技術】図８は、一般的なＣＭＯＳオペアンプの
出力部での回路図であって、は出力回路部、は差動
回路部である。出力回路部は、一定電圧ＶB がゲート
に入力されたｐチャネルトランジスタＱｐ８と差動回路
部の出力信号により駆動されるｎチャネルトランジス
タＱｎ８との直列回路により構成されている。差動回路
部は、差動動作をなすｐチャネルトランジスタＱｐ
４、Ｑｐ５と、カレントミラーを構成するｎチャネルト
ランジスタＱｎ４、Ｑｎ５と、電流源となるｐチャネル
トランジスタＱｐ６によって構成される。2. Description of the Related Art FIG. 8 is a circuit diagram of an output section of a general CMOS operational amplifier, where is an output circuit section and a differential circuit section. The output circuit section is composed of a series circuit of a p-channel transistor Qp8 having a constant voltage VB input to the gate and an n-channel transistor Qn8 driven by an output signal of the differential circuit section. The differential circuit section includes a p-channel transistor Qp
4, Qp5, n-channel transistors Qn4 and Qn5 forming a current mirror, and a p-channel transistor Qp6 serving as a current source.
【０００３】差動回路部の出力信号（Ｊ点の電位）
は、ほぼ０からＶCCの範囲で振れるため、Ｑｎ８の駆動
能力は大きいがＱｐ８の電流がＶB により絞られている
ため、全体として駆動能力は高くはなく、消費電流は少
ないものの高速動作には適していない。Output signal of differential circuit section (potential at point J)
Swings in the range of approximately 0 to VCC, so that the driving capability of Qn8 is large, but the current of Qp8 is narrowed by VB, so the driving capability is not high as a whole, and the current consumption is small, but it is suitable for high-speed operation. Not.
【０００４】図９は、従来のプッシュプル回路（以下、
第１の従来例という）の回路図であって、差動段からの
出力信号によって駆動されるＱｎ９と、差動段からの信
号をＱｐ１０、Ｑｐ１１からなるインバータを介してゲ
ートに受けるＱｐ９との直列回路によって構成される。
この回路では出力段のＱｐ９とＱｎ９には、ともにほぼ
０ＶとＶCCの電圧が印加されるため、大きな駆動能力を
有する。しかし、Ｑｐ９とＱｎ９とが同時にオン状態と
なって大きな貫通電流が流れるのを避けることが難し
く、無駄な電流が消費されるという欠点があった。FIG. 9 shows a conventional push-pull circuit (hereinafter, referred to as a push-pull circuit).
FIG. 9 is a circuit diagram of a first conventional example), showing Qn9 driven by an output signal from a differential stage and Qp9 receiving a signal from the differential stage at its gate via an inverter consisting of Qp10 and Qp11. It is composed of a series circuit.
In this circuit, almost 0V and Vcc are applied to both the output stages Qp9 and Qn9, so that they have a large driving capability. However, it is difficult to prevent a large through current from flowing due to the simultaneous ON state of Qp9 and Qn9, and there is a disadvantage that unnecessary current is consumed.
【０００５】この点に対処した回路として図１０に示す
もの（以下、第２の従来例という）が知られている。こ
の回路では、入力信号ＶINと参照信号Ｖref1が入力され
るコンパレータ６の出力信号で駆動されるＱｐ１と、入
力信号ＶINと参照信号Ｖref2が入力されるコンパレータ
７の出力信号で駆動されるＱｎ１との直列回路によって
出力回路が構成される。この回路では、コンパレータ
６、７に入力される参照信号Ｖref1、Ｖref2を適当に選
定することにより、Ｑｐ１とＱｎ１が同時に導通するこ
とがないようにすることができ、貫通電流を０とするこ
とができる。A circuit shown in FIG. 10 (hereinafter, referred to as a second conventional example) is known as a circuit that addresses this point. In this circuit, Qp1 is driven by the output signal of the comparator 6 to which the input signal V IN and the reference signal V ref1 are input, and is driven by the output signal of the comparator 7 to which the input signal V IN and the reference signal V ref2 are input. An output circuit is formed by a series circuit with Qn1. In this circuit, by appropriately selecting the reference signals V ref1 and V ref2 input to the comparators 6 and 7, it is possible to prevent Qp1 and Qn1 from conducting at the same time, and to set the through current to 0. be able to.
【０００６】[0006]
【発明が解決しようとする課題】上述した第１の従来例
では、出力段のＱｐ９のゲート電圧が、インバータの駆
動トランジスタであるＱｐ１１のＶTPやＶCCなどに依存
するため、貫通電流をなくすように作り込むことは困難
である。第２の従来例では、貫通電流をなくすことはで
きるもののコンパレータを用いているため素子数が多く
なりチップ面積が増大するという欠点があった。また、
出力回路のＱｐ１、Ｑｎ１のバイアスがコンパレータの
出力である０ＶとＶCCの二値となるため、アナログ回路
として良好な特性が得られない。また、従来のプッシュ
プル回路は、ＩＣとして作り込んでしまえば動作・特性
は一義的に定まってしまい、後から用途に応じて動作を
変更することは不可能であった。[0005] In the first conventional example described above, Qp9 gate voltage of the output stage, for depends on the V TP and VCC of Qp11 is a driving transistor of an inverter, to eliminate the through current Is difficult to build. In the second conventional example, although a through current can be eliminated, there is a disadvantage that the number of elements increases and the chip area increases because a comparator is used. Also,
Since the biases of Qp1 and Qn1 of the output circuit have two values, that is, 0V and VCC, which are the outputs of the comparator, good characteristics cannot be obtained as an analog circuit. Also, if a conventional push-pull circuit is built as an IC, the operation and characteristics are uniquely determined, and it is impossible to change the operation later according to the application.
【０００７】本発明は、このような従来例の問題点に鑑
みてなされたものであって、その目的は、第１に、少な
い素子数の回路で貫通電流をなくすことができまた多様
な用途に対応することのできるようにすることであり、
第２に、ＩＣ内に作り込まれた後からでも機能や動作を
変更しうるようにすることである。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems of the prior art. The first object of the present invention is to make it possible to eliminate a through current with a circuit having a small number of elements and to realize various applications. Is to be able to respond to
Second, the function and operation can be changed even after the IC is built in the IC.
【０００８】[0008]
【課題を解決するための手段】上記の目的を達成するた
めの本発明によるプッシュプル回路は、高電位側電源線
と低電位側電源線との間にドレインを共通に接続された
ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトラ
ンジスタとの直列回路と、高電位側電源線と前記ｐチャ
ネルＭＯＳトランジスタのゲートとの間、および、低電
位側電源線と前記ｎチャネルＭＯＳトランジスタのゲー
トとの間に接続された第１および第２の抵抗手段と、前
記ｐチャネルＭＯＳトランジスタのゲートと入力端子と
の間に接続された制御ゲートに第１のリファレンス電圧
が印加される第１のアナログスイッチと、前記前記ｎチ
ャネルＭＯＳトランジスタのゲートと入力端子との間に
接続された制御ゲートに第２のリファレンス電圧が印加
される第２のアナログスイッチと、を有するものであ
る。In order to achieve the above object, a push-pull circuit according to the present invention has a drain commonly connected between a high potential power supply line and a low potential power supply line. and a series circuit of a p-channel MOS transistor and n-channel MOS transistor, between the high-potential power supply line and the gate of the p-channel MOS transistors, and a low electrostatic
First and second resistance means connected between the power supply line and the gate of the n-channel MOS transistor; and a control gate connected between the gate of the p-channel MOS transistor and the input terminal. A first analog switch to which one reference voltage is applied, and a second analog switch to which a second reference voltage is applied to a control gate connected between a gate and an input terminal of the n-channel MOS transistor. And
【０００９】[0009]
【発明の実施の形態】図１は、本発明の実施の形態を説
明するための回路図である。電源線ＶCCと接地線ＧＮＤ
との間にプッシュプル動作を行うｐチャネルトランジス
タＱｐとｎチャネルトランジスタＱｎとの直列回路が接
続されており、入力端子とそれぞれのトランジスタのゲ
ートとの間には、制御ゲートにリファレンス電圧ＶU が
入力されているアナログスイッチ３と、制御ゲートにリ
ファレンス電圧ＶL が入力されているアナログスイッチ
４とが接続されている。また、ＱｐのゲートとＶCCとの
間には電位付与手段１が、ＱｎのゲートとＧＮＤとの間
には電位付与手段２が接続されている。FIG. 1 is a circuit diagram for explaining an embodiment of the present invention. Power supply line VCC and ground line GND
A series circuit of a p-channel transistor Qp and an n-channel transistor Qn performing a push-pull operation is connected between them, and a reference voltage VU is input to a control gate between an input terminal and the gate of each transistor. The analog switch 3 is connected to an analog switch 4 to which a reference voltage VL is input to a control gate. A potential applying means 1 is connected between the gate of Qp and VCC, and a potential applying means 2 is connected between the gate of Qn and GND.
【００１０】電位付与手段１、２は抵抗またはＭＯＳト
ランジスタによって構成することができる。また、アナ
ログスイッチ３、４はそれぞれ、ｎチャネルＭＯＳトラ
ンジスタ、ｐチャネルＭＯＳトランジスタによって構成
することができる。このように構成されたプッシュプル
回路においては、アナログスイッチ３、４の制御ゲート
に入力するリファレンス電圧を適当に選定することによ
りＱｐとＱｎとが同時にはオンしないようにすること
が、すなわち、貫通電流が流れないようにすることがで
きる。また、アナログスイッチでは、入力信号ＶINによ
り、インピーダンスが変化し、入力信号に応じた電圧が
Ｑｐ、Ｑｎのゲートに印加されるため、ＱｐとＱｎとに
適切なバイアスを与えることができる。The potential applying means 1 and 2 can be constituted by resistors or MOS transistors. Further, the analog switches 3 and 4 can be configured by an n-channel MOS transistor and a p-channel MOS transistor, respectively. In the push-pull circuit configured as described above, by appropriately selecting the reference voltage to be input to the control gates of the analog switches 3 and 4, it is possible to prevent Qp and Qn from turning on at the same time. Current can be prevented from flowing. In the analog switch, the impedance changes according to the input signal V IN , and a voltage corresponding to the input signal is applied to the gates of Qp and Qn, so that an appropriate bias can be applied to Qp and Qn.
【００１１】また、このように構成されたプッシュプル
回路では、アナログスイッチ３、４に与えるリファレン
ス電圧ＶU 、ＶL に適当な電圧を設定するすることによ
り多様な機能を付与することができる。たとえば、アナ
ログスイッチ３、４の中のいずれか一方を常にオフとな
るようにして、Ｑｐ、Ｑｎのいずれか一方のみを動作さ
せるようにしたり、あるいは、ＱｐとＱｎとが同時にオ
ンすることがあるようにして貫通電流を許容しつつ動作
高速化を図るようにすることができる。さらに、コント
ロール信号によって出力を変更することのできるＤ／Ａ
変換器の出力信号をアナログスイッチの制御ゲートに入
力したり、あるいはＤＩＰスイッチやポリシリコンなど
からなるヒューズにより制御ゲートに入力されるリファ
レンス電圧を決定できるようにして、組み立て後にプッ
シュプル回路の動作を変更ないし決定できるようにする
ことができる。In addition, in the push-pull circuit configured as described above, various functions can be provided by setting appropriate voltages to the reference voltages VU and VL applied to the analog switches 3 and 4. For example, one of the analog switches 3 and 4 is always turned off, and only one of Qp and Qn is operated, or Qp and Qn are simultaneously turned on. In this manner, the operation speed can be increased while allowing the through current. Further, D / A whose output can be changed by a control signal
The output signal of the converter can be input to the control gate of the analog switch, or the reference voltage input to the control gate can be determined by a DIP switch or a fuse made of polysilicon, etc. It can be changed or determined.
【００１２】[0012]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図２は、本発明の第１の実施例を示す
回路図である。ＶCC−ＧＮＤ間にドレインを共通に出力
端子に接続したＱｐ１とＱｎ１との直列回路を接続し、
アナログスイッチであるＱｎ２とＱｐ２とをソースを共
通に入力端子に接続するとともに、ドレインをＱｐ１の
ゲートとＱｎ１のゲートに接続する。また、Ｑｐ１のゲ
ートと電源線ＶCCとの間には、Ｑｎ２がオフしたときに
Ｑｐ１のゲートに電圧を供給するための抵抗Ｒ１が接続
され、Ｑｎ１のゲートと接地線ＧＮＤとの間には、Ｑｐ
２がオフしたときにＱｎ１のゲートに電圧を供給するた
めの抵抗Ｒ２が接続されている。Next, embodiments of the present invention will be described with reference to the drawings. [First Embodiment] FIG. 2 is a circuit diagram showing a first embodiment of the present invention. A series circuit of Qp1 and Qn1 whose drains are commonly connected to an output terminal is connected between VCC and GND,
The sources of the analog switches Qn2 and Qp2 are commonly connected to the input terminal, and the drains are connected to the gates of Qp1 and Qn1. Further, a resistor R1 for supplying a voltage to the gate of Qp1 when Qn2 is turned off is connected between the gate of Qp1 and the power supply line VCC, and between the gate of Qn1 and the ground line GND. Qp
2 is connected to a resistor R2 for supplying a voltage to the gate of Qn1 when turned off.
【００１３】次に、図３を参照して図２に示した本実施
例回路の動作について説明する。図３のＡ、Ｂ、Ｃ、Ｄ
は、それぞれ図２のそれぞれの符号の記入された点での
電位の変化を示す。今、Ｑｐ２、Ｑｎ２のしきい値をＶ
TP、ＶTNとして、ＶL ＋ＶTP＞ＶU −ＶTNとなるように
リファレンス電圧ＶL 、ＶU を定める。入力信号ＶINが
０からＶCCに向かって変化するとき、各部は次のように
動作する。Next, the operation of the circuit of this embodiment shown in FIG. 2 will be described with reference to FIG. A, B, C, D in FIG.
Indicates the change in potential at the point where each symbol is written in FIG. Now, the threshold values of Qp2 and Qn2 are set to V
TP, as V TN, VL + V TP> VU -V TN become as the reference voltage VL, define the VU. When the input signal V IN changes from 0 to V CC, each unit operates as follows.
【００１４】（ａ） ＶIN＝０〜ＶU −ＶTN： アナログスイッチであるＱｎ２はオンしてＱｐ２はオフ
する。従って、Ｂ点は入力信号ＶIN付近の値、Ｃ点はＧ
ＮＤレベルとなる。そのため、ゲート電位がＶINである
Ｑｐ１はオンし、ＧＮＤレベルであるＱｎ１はオフす
る。したがって、出力ＶOUT はほぼ電源電圧ＶCCを維持
する。 （ｂ） ＶIN＝ＶU −ＶTN〜ＶL ＋ＶTP： アナログスイッチであるＱｎ２、Ｑｐ２は共にオフ、従
って、Ｂ、Ｃ点の電位はＶCC、ＧＮＤレベルとなる。そ
のため、Ｑｐ１、Ｑｎ１はともにオフし、出力が不定の
Ｈｉ−Ｚ（ハイ−インピーダンス）状態となる。 （ｃ） ＶIN＝ＶL ＋ＶTP〜ＶCC： Ｑｎ２はオフの状態にとどまりＱｐ２はオンする。従っ
て、Ｂ点はＶCC、Ｃ点はＶIN付近のレベルとなる。その
ため、Ｑｐ１はオフ状態を維持し、Ｑｎ１は入力信号Ｖ
INに応じてオンする。これにより、出力ＶOUT はほぼＧ
ＮＤレベルとなる。(A) V IN = 0 to V U -V TN : Qn2 which is an analog switch is turned on and Qp2 is turned off. Therefore, point B is a value near the input signal V IN and point C is G
ND level. Therefore, Qp1 having a gate potential of V IN turns on, and Qn1 having a GND level turns off. Therefore, the output V OUT substantially maintains the power supply voltage VCC. (B) V IN = V U -V TN to VL + V TP : Both the analog switches Qn2 and Qp2 are off, so the potentials at points B and C are at the VCC and GND levels. Therefore, both Qp1 and Qn1 are turned off, and the output is in an undefined Hi-Z (high-impedance) state. (C) V IN = VL + V TP ~VCC: Qn2 remains in the OFF state Qp2 are turned on. Therefore, point B is at a level near VCC and point C is at a level near VIN . Therefore, Qp1 maintains the off state, and Qn1 receives the input signal V
Turns on according to IN . As a result, the output V OUT becomes almost G
ND level.
【００１５】以上のようにこの回路では、ＶL ＋ＶTP＞
ＶU −ＶTNとリファレンス電圧を設定すれば、貫通電流
を流すことなく導通トランジスタを切換えることができ
る。また、出力トランジスタのゲートレベルはほぼＶIN
であるため、大きなドライブ能力を持つことができる。As described above, in this circuit, VL + VTP >
By setting VU- VTN and the reference voltage, the conduction transistor can be switched without passing through current. The gate level of the output transistor is almost V IN
Therefore, it is possible to have a large drive capacity.
【００１６】［第２の実施例］図４は、本発明の第２の
実施例を示す回路図であって、この実施例は本発明によ
るプッシュプル回路をオペアンプの出力回路に適用した
場合の例である。出力回路部は、差動動作を行うＱｐ
４、Ｑｐ５と、カレントミラーを構成するＱｎ４、Ｑｎ
５と、電流源として働くＱｐ６とによって構成される差
動回路部の出力信号によって駆動される。[Second Embodiment] FIG. 4 is a circuit diagram showing a second embodiment of the present invention. In this embodiment, a push-pull circuit according to the present invention is applied to an output circuit of an operational amplifier. It is an example. The output circuit section performs Qp for performing a differential operation.
4, Qp5 and Qn4, Qn forming a current mirror
5 is driven by an output signal of a differential circuit unit constituted by Qp6 serving as a current source.
【００１７】出力回路部においては、Ｑｐ１、Ｑｎ１
のゲートに電圧を与えるための手段として、抵抗に代え
てゲートにバイアス電圧ＶB1、ＶB2が印加されたトラン
ジスタＱｐ３とＱｎ３が用いられている。また、出力端
子とＧＮＤとの間にはゲートにＶB2が印加されたＱｎ６
が接続されている。このＱｎ６は、例えばこの出力回路
を出力端子を負側の入力端子（ＶIN- ）に接続して、利
得１のボルテージフォロワとして動作させるような場合
に必要となるトランジスタである。この回路では、抵抗
を用いることなく、ＭＯＳのみによって構成しているた
め、先の第１の実施例に比較してレイアウト上有利であ
る。In the output circuit section, Qp1, Qn1
Transistors Qp3 and Qn3 having bias voltages VB1 and VB2 applied to the gates instead of the resistors are used as means for applying a voltage to the gates. Further, between the output terminal and GND, Qn6 with VB2 applied to the gate is applied.
Is connected. This Qn6 is a transistor required when, for example, this output circuit is connected to the negative input terminal (V IN− ) to operate as a voltage follower with a gain of one. Since this circuit is constituted by only the MOS without using the resistor, it is advantageous in layout as compared with the first embodiment.
【００１８】図５（ａ）は、図４の回路に用いられるリ
ファレンス電圧ＶU 、ＶL 形成回路の一例を示す回路図
であり、図５（ｂ）はその動作説明図である。基準電圧
Ｖref に対して、ｐチャネルトランジスタＱｐ７とｎチ
ャネルトランジスタＱｎ７のしきい電圧ＶTP、ＶTNを利
用して２つのリファレンス電圧ＶL 、ＶU を作る。この
時、ＶU −ＶTN≒Ｖref 、ＶL ＋ＶTP≒Ｖref となるた
め、図５（ｂ）に示されるように、ＶTP、ＶTNに依らず
Ｖref で出力段トランジスタのオン、オフが切り換わ
る。そして、出力段トランジスタのゲートには、常にほ
ぼ差動回路の出力信号レベルが入力される。したがっ
て、この回路によれば、アナログ回路として良好な出力
特性を維持しつつ、貫通電流を極めて少なくすることが
できる。FIG. 5A is a circuit diagram showing an example of a circuit for forming the reference voltages VU and VL used in the circuit of FIG. 4, and FIG. 5B is an explanatory diagram of the operation. The reference voltage V ref, the threshold voltage of the p-channel transistor Qp7 and the n-channel transistor Qn7 V TP, by using the V TN 2 single reference voltage VL, making VU. At this time, since the VU -V TN ≒ V ref, VL + V TP ≒ V ref, as shown in FIG. 5 (b), V TP, on the output stage transistor at V ref regardless of the V TN, off Switches. The output signal level of the differential circuit is almost always input to the gate of the output stage transistor. Therefore, according to this circuit, the through current can be extremely reduced while maintaining good output characteristics as an analog circuit.
【００１９】しかし、図５（ａ）のリファレンス電圧形
成回路を用いた場合には、若干の貫通電流が流れる。貫
通電流を完全に０にするには、図６（ａ）に示すリファ
レンス電圧形成回路を用いれば、図６（ｂ）に示される
ように、第１の実施例の場合と同様の動作を行わせるこ
とができる。However, when the reference voltage forming circuit shown in FIG. 5A is used, a slight through current flows. If the reference current forming circuit shown in FIG. 6A is used to completely reduce the shoot-through current to zero, the same operation as in the first embodiment is performed as shown in FIG. 6B. Can be made.
【００２０】［第３の実施例］図７は、本発明の第３の
実施例を示す回路図である。本実施例においては、アナ
ログスイッチとなるＱｎ２、Ｑｐ２に入力するリファレ
ンス電圧ＶU 、ＶL が２チャネル出力のＤ／Ａコンバー
タ５によって与えられる。Ｄ／Ａコンバータ５の出力は
コントロール信号によって変えることができることか
ら、回路を修正することなく（すなわち、マスクを変更
することなく）、Ｑｎ２、Ｑｐ２の導通タイミングを適
宜に設定することにより、多機能の動作を行わせること
が可能になる。Third Embodiment FIG. 7 is a circuit diagram showing a third embodiment of the present invention. In this embodiment, the reference voltages VU and VL input to the analog switches Qn2 and Qp2 are given by a two-channel output D / A converter 5. Since the output of the D / A converter 5 can be changed by the control signal, multi-function can be achieved by appropriately setting the conduction timing of Qn2 and Qp2 without modifying the circuit (that is, without changing the mask). Operation can be performed.
【００２１】例えば、ＩＣの出力が抵抗でプルアップ
（またはプルダウン）されて、オープンドレイン出力と
なる使い方が必要となった場合、Ｑｐ１（またはＱｎ
１）の動作は不要となるから、Ｄ／Ａコンバータ５よ
り、ＶU に０（ＶL にＶCC）を与え、ＶL （またはＶU
）に１／２ＶCCを与える。これにより、Ｑｎ２（Ｑｐ
２）は常にオフすることになり、Ｑｎ１（またはＱｐ
１）のみが動作する回路とすることができる。For example, if the output of the IC is pulled up (or pulled down) by a resistor and needs to be used as an open-drain output, Qp1 (or Qn)
Since the operation of 1) becomes unnecessary, 0 (VL is VCC) is given to VU from the D / A converter 5, and VL (or VU) is given.
)). Thereby, Qn2 (Qp
2) is always turned off, and Qn1 (or Qp
A circuit in which only 1) operates can be provided.
【００２２】また、マイコンによりＤ／Ａコンバータ５
へのコントロール信号を与えるようにして、出力回路の
負荷が軽い場合やスタンバイ時には、ＶU −ＶTN＜ＶL
＋ＶTPとなるＶU 、ＶL を与えて、出力回路がオフ、オ
フ状態となるようにして貫通電流を抑えることができ、
また負荷が重い時や速いスイッチングが必要な場合に
は、ＶU −ＶTN＜ＶL ＋ＶTPとなるＶU 、ＶL を与えれ
ば、貫通電流が流れて消費電流は増加するものの高速な
動作を行わせることができる。このように本発明回路と
マイコン制御を組み合わせることにより、セット組み立
て後においても出力回路の機能を変更することができる
ようになる。A D / A converter 5 is provided by a microcomputer.
VU−V TN <VL when the load of the output circuit is light or during standby.
By giving VU and VL which are + V TP , the output circuit is turned off and off, thereby suppressing the through current.
Further, when the time and fast switching load is heavy required, VU -V TN <VL + V TP become VU, be given a VL, current consumption current to flow through it to perform high-speed operation shall increase Can be. Thus, by combining the circuit of the present invention with the microcomputer control, the function of the output circuit can be changed even after the set is assembled.
【００２３】[0023]
【発明の効果】以上説明したように、本発明は、入力端
子と出力トランジスタのゲートとの間にアナログスイッ
チを接続し、その制御ゲートに適当なリファレンス電圧
を印加するものであるので、本発明によれば、素子数を
増加させることなくすなわちチップ面積を増加させるこ
となく貫通電流の極めて少ない、あるいはコントールさ
れたプッシュプル回路を実現することができる。また、
少ない素子数により多機能の出力回路を実現することが
できる外、出力トランジスタのゲートに入力信号に追随
した電圧を印加することができることから、特性的に安
定したプッシュプル回路を実現することができる。As described above, according to the present invention, an analog switch is connected between an input terminal and the gate of an output transistor and an appropriate reference voltage is applied to its control gate. According to this, it is possible to realize a push-pull circuit with a very small through current or a controlled circuit without increasing the number of elements, that is, without increasing the chip area. Also,
In addition to realizing a multifunctional output circuit with a small number of elements, a voltage following an input signal can be applied to the gate of the output transistor, so that a characteristically stable push-pull circuit can be realized. .
【図１】本発明の実施の形態を説明するための回路図。FIG. 1 is a circuit diagram illustrating an embodiment of the present invention.
【図２】本発明の第１の実施例を示す回路図。FIG. 2 is a circuit diagram showing a first embodiment of the present invention.
【図３】本発明の第１の実施例の動作を説明するための
図。FIG. 3 is a diagram for explaining the operation of the first embodiment of the present invention.
【図４】本発明の第２の実施例を示す回路図。FIG. 4 is a circuit diagram showing a second embodiment of the present invention.
【図５】本発明の第２の実施例に対してリファレンス電
圧を供給する回路の回路図と動作説明図。FIG. 5 is a circuit diagram and operation explanatory diagram of a circuit for supplying a reference voltage to the second embodiment of the present invention.
【図６】本発明の第２の実施例に対してリファレンス電
圧を供給する回路の回路図と動作説明図。FIG. 6 is a circuit diagram and an operation explanatory diagram of a circuit for supplying a reference voltage to the second embodiment of the present invention.
【図７】本発明の第３の実施例を示す回路図。FIG. 7 is a circuit diagram showing a third embodiment of the present invention.
【図８】一般的な出力回路の回路図。FIG. 8 is a circuit diagram of a general output circuit.
【図９】第１の従来例の回路図。FIG. 9 is a circuit diagram of a first conventional example.
【図１０】第２の従来例の回路図。FIG. 10 is a circuit diagram of a second conventional example.
１、２ 電圧付与手段 ３、４ アナログスイッチ ５ Ｄ／Ａコンバータ ６、７ コンパレータ 出力回路部 差動回路部 Ｑｐ、Ｑｐ１〜Ｑｐ１１ ｐチャネルトランジスタ Ｑｎ、Ｑｎ１〜Ｑｎ９ ｎチャネルトランジスタ 1, 2 Voltage applying means 3, 4 Analog switch 5 D / A converter 6, 7 Comparator Output circuit section Differential circuit section Qp, Qp1 to Qp11 P-channel transistor Qn, Qn1 to Qn9 N-channel transistor
Claims (5)
ュプル回路であって、ソースが高電位側電源線に、ドレ
インが出力端子に接続されたｐチャネルＭＯＳトランジ
スタと、ソースが低電位側電源線に、ドレインが前記出
力端子に接続されたｎチャネルＭＯＳトランジスタと、
高電位側電源線と前記ｐチャネルＭＯＳトランジスタの
ゲートとの間に接続された第１の抵抗手段と、低電位側
電源線と前記ｎチャネルＭＯＳトランジスタのゲートと
の間に接続された第２の抵抗手段と、前記ｐチャネルＭ
ＯＳトランジスタのゲートと入力端子との間に接続され
た制御ゲートに第１のリファレンス電圧が印加される第
１のアナログスイッチと、前記ｎチャネルＭＯＳトラン
ジスタのゲートと前記入力端子との間に接続された制御
ゲートに第２のリファレンス電圧が印加される第２のア
ナログスイッチと、を有することを特徴とするプッシュ
プル回路。1. A push-pull comprising an output stage of an analog circuit.
A-pull circuit, the source is a high potential side power supply line, a p-channel MOS transistor having a drain connected to the output terminal, the source low potential side power supply line, n-channel MOS having a drain connected to said output terminal Transistors and
First resistance means connected between a high-potential-side power supply line and the gate of the p-channel MOS transistor, and second resistance means connected between a low-potential-side power supply line and the gate of the n-channel MOS transistor. Resistance means and the p-channel M
A first analog switch to which a first reference voltage is applied to a control gate connected between the gate of the OS transistor and the input terminal, and a first analog switch connected between the gate of the n-channel MOS transistor and the input terminal A second analog switch to which a second reference voltage is applied to a control gate.
ルＭＯＳトランジスタによって構成され、前記第２のア
ナログスイッチがｐチャネルＭＯＳトランジスタによっ
て構成されていることを特徴とする請求項１記載のプッ
シュプル回路。2. The push-pull circuit according to claim 1, wherein said first analog switch is constituted by an n-channel MOS transistor, and said second analog switch is constituted by a p-channel MOS transistor.
定電圧が印加されたＭＯＳトランジスタによって構成さ
れていることを特徴とする請求項１記載のプッシュプル
回路。3. The push-pull circuit according to claim 1, wherein said first and second resistance means are constituted by MOS transistors having a gate to which a constant voltage is applied.
しきい値電圧以下で導通、それ以上の電圧で非導通とな
り、前記第２のアナログスイッチは、第２のしきい値電
圧以下で非導通、それ以上の電圧で導通となるものであ
って、前記第１のしきい値電圧が前記第２のしきい値電
圧以下であることを特徴とする請求項１記載のプッシュ
プル回路。4. The first analog switch conducts below a first threshold voltage and becomes non-conductive above that voltage, and the second analog switch turns off below a second threshold voltage. 2. The push-pull circuit according to claim 1, wherein said first threshold voltage is not more than said second threshold voltage, and said first threshold voltage is not more than said second threshold voltage.
の制御ゲートには、Ｄ／Ａ変換器の出力信号が入力され
ることを特徴とする請求項１記載のプッシュプル回路。5. The push-pull circuit according to claim 1, wherein an output signal of a D / A converter is input to control gates of said first and second analog switches.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34701795A JP2874733B2 (en) | 1995-12-14 | 1995-12-14 | Push-pull circuit |
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| JP34701795A JP2874733B2 (en) | 1995-12-14 | 1995-12-14 | Push-pull circuit |
Publications (2)
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|---|---|
| JPH09167927A JPH09167927A (en) | 1997-06-24 |
| JP2874733B2 true JP2874733B2 (en) | 1999-03-24 |
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ID=18387362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34701795A Expired - Lifetime JP2874733B2 (en) | 1995-12-14 | 1995-12-14 | Push-pull circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874733B2 (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG11201601235SA (en) | 2013-08-19 | 2016-03-30 | Japan Science & Tech Agency | Reconfigurable delay circuit, delay monitor circuit using said delay circuit, variation compensation circuit, variation measurement method, and variation compensation method |
-
1995
- 1995-12-14 JP JP34701795A patent/JP2874733B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH09167927A (en) | 1997-06-24 |
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