JP2868271B2 - Inverter device - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電源と並列に２つの直列接続されたスイッ
チ素子を接続したインバータ装置に関するものである。Description: BACKGROUND OF THE INVENTION The present invention relates to an inverter device in which two series-connected switch elements are connected in parallel with a power supply.

［従来の技術］ 第７図は従来の回路を示し、第８図にその動作波形図
を示す。直流電源Ｅと直列に接続されているスイッチン
グ素子S₁,S₂は、MOS-FETを用いており、この従来の回路
では、スイッチング素子S₂のオンオフ動作によって、ス
イッチング素子S₁の駆動信号を制御するものである。発
振回路１は、ＨレベルとＬレベルの期間を有する矩形波
出力信号V_Bを出力する。スイッチング素子S₁,S₂のそれ
ぞれの駆動信号は、スイッチング素子S₂では発振回路１
の出力信号V_Bがドライブ回路２を介して信号V_OUT2が、
スイッチング素子S₁では、V_Cがドライブ回路３を介して
信号V_OUT1がそれぞれ供給される。[Prior Art] FIG. 7 shows a conventional circuit, and FIG. 8 shows an operation waveform diagram thereof. The switching elements S ₁ and S ₂ connected in series with the DC power supply E use MOS-FETs. In this conventional circuit, the driving signal of the switching element S ₁ is turned on and off by the switching element S _2. To control. Oscillation circuit 1 outputs a square wave output signal V _B having a period of H level and L level. Each drive signal of the switching elements S ₁ and S ₂ is supplied to the oscillation circuit 1 by the switching element S _2.
The output signal V _B of the signal V _OUT2 is
In the switching element S _1, V _C is the signal V _OUT1 through the drive circuit 3 are supplied.

そして、V_Cは、抵抗R₁、ダイオードD₁の直列回路の接
続点Ａの電位であり、ダイオードD₁のカソード電位とな
る。上記接続点Ａは、ドライブ回路３の入力端子とスイ
ッチング素子S₂のドレインに接続されている。E₁,E₂,
E₃,E₄は電源であり、インダクタＬとコンデンサC₁は、
負荷４の共振的な電力を供給するための供給用素子であ
る。そして、コンデンサC₀は直流分カット用であり、コ
ンデンサC₀の容量はコンデンサC₁の容量より非常に大き
くしてある。この従来例では、ドライブ回路２の電源と
して、E₂,E₄の２つの電源を有し、スイッチSW₁,SW₂のオ
ンオフにより、ドライブ回路２の電源、すなわちスイッ
チング素子S₁の駆動電圧を制御しているものである。V _C is the potential at the connection point A of the series circuit of the resistor R ₁ and the diode D ₁ and is the cathode potential of the diode D ₁ . The connection point A is connected to the input terminal and the drain of the switching element S ₂ of the drive circuit 3. E ₁ , E ₂ ,
E ₃ and E ₄ are power supplies, and inductor L and capacitor C ₁ are
It is a supply element for supplying resonant power of the load 4. Then, the capacitor C ₀ is a DC component cut, the capacity of the capacitor C ₀ are very larger than the capacitance of the capacitor C _1. In this conventional example, two power supplies E ₂ and E ₄ are provided as power supplies for the drive circuit 2, and when the switches SW ₁ and SW ₂ are turned on and off, the power supply for the drive circuit 2, that is, the drive voltage for the switching element S ₁ is changed. It is controlling.

今、インダクタＬ、コンデンサＣ、負荷４による共振
回路の共振周波数よりも高い周波数の発振出力V_Bが第８
図（ａ）に示すように出力されるものとする。時刻t₀で
V_BがＨレベルになると、スイッチSW₁がオン、スイッチS
W₂がオフとなり、ドライブ回路２を介してスイッチング
素子S₂はゲート電位E₄で駆動され、同図（ｂ）に示すよ
うにV_OUT2は急速にE₄に上昇し、スイッチング素子S₂も
急速にオン状態に移行する。すると、V_C、V_OUT1も同図
（ｄ）（ｅ）に示すように低下し始める。しかし、この
時、V_Cの方がV_OUT1よりも速く降下する。従って、時刻t
₁においてV_Cはゼロになり、さらに低下する。この時、
ダイオードD₁は順バイアスされ、スイッチング素子S₁は
まだオン状態を維持している。Now, an inductor L, capacitor C, the oscillation output V _B of the frequency higher than the resonant frequency of the resonant circuit by the load 4 8
It is assumed that the output is as shown in FIG. At time t ₀
When V _B becomes H level, the switch SW ₁ is turned on, the switch S
W ₂ is turned off, the switching element S ₂ is driven by the gate potential E ₄ via the drive circuit 2, V _OUT2 as shown in FIG. (B) rapidly rose to E _4, also the switching element S ₂ Quickly transition to the ON state. Then, V _C and V _OUT1 also start to decrease as shown in FIGS. However, at this time, those of V _C drops faster than the V _OUT1. Therefore, at time t
V _C becomes zero at _1, further decreases. At this time,
Diode D ₁ is forward biased, still maintaining the on-state switching element S _1.

また、スイッチング素子S₂の駆動電圧（ゲート・ソー
ス間電圧）は同図（ｂ）に示すようにE₄であり、この駆
動電圧E₄は、スイッチング素子S₂が飽和領域で動作して
同図（ｇ）に示す電流I_Yの定電流源となるような電圧に
設定されているので、電源Ｅ→スイッチング素子S₁→ダ
イオードD₁→スイッチング素子S₂のループでI_Yの一定電
流が、時刻t₁からt₂まで流れる。この一定電流I_Yは、電
源E₄の設定により微少な電流に設定できるので、この間
のスイッチング素子S₁,S₂のストレスも問題にならな
い。また、スイッチング素子S₁には第８図（ｆ）に示す
ように、負荷電流I_LOAD（第８図（ｉ））と、一定電流I
_Y（第８図（ｇ））の合成電流が流れている。また、V_C
は、同図（ｄ）に示すように、ダイオードD₁の順方向降
下電圧V_F1だけ負電位となる。The driving voltage of the switching element S ₂ (gate-source voltage) is E ₄ as shown in FIG. (B), the driving voltage E _4, the switching element S ₂ is operated in the saturation region same because it is set to a voltage such that the constant current source of the current I _Y shown in FIG. (g), the power supply E → loop of the switching element S ₁ → diode D ₁ → switching element S ₂ constant current I _Y , it flows from the time t ₁ to t _2. The constant current I _Y is can be set to a very small current by setting the power supply E _4, also not a problem during this period of stress of the switching element S _1, S _2. Further, as shown in FIG. 8 to the switching element S ₁ (f), the load current I _LOAD (Figure 8 (i)) and a constant current I
The combined current of _Y (FIG. 8 (g)) is flowing. Also, V _C
As shown in FIG. 2 (d), the forward voltage drop V _F1 only negative potential of the diode D _1.

そして、時刻t₂において、V_OUT1は、同図（ｅ）に示
すようにスイッチング素子S₁のスレッショルド電位V_T1
まで降下し、この時点でスイッチング素子S₁はオフす
る。そして、この従来例においては、スイッチング素子
S₂を飽和領域で急速にオンさせて、電源Ｅ→スイッチン
グ素子S₁→ダイオードD₁→スイッチング素子S₂のループ
でI_Yの一定電流を流しているので、V_Cは急速に降下し、
V_OUT1も急速に降下する。従って、発振回路１の出力V_B
がＨレベルになってから、スイッチング素子S₁がオフす
るまでの時間t₂‐t₀は、全体の周期Ｔ（t₇‐t₀）に比べ
て非常に小さく、無視できるものとなり、発振回路１の
出力信号通りにスイッチング素子S₁,S₂の他励制御が可
能となるものである。Then, at time t _2, V _OUT1 is threshold voltage V _T1 of the switching element S ₁ as shown in FIG. (E)
Until dropped, the switching element S ₁ at this time is turned off. In this conventional example, the switching element
Since S ₂ is rapidly turned on in the saturation region, and a constant current of I _Y is flowing in the loop of the power supply E → the switching element S ₁ → the diode D ₁ → the switching element S ₂ , V _C drops rapidly,
V _OUT1 also drops rapidly. Therefore, the output V _B of the oscillation circuit 1
The time t ₂ -t ₀ from the time when the signal becomes H level to the time when the switching element S ₁ is turned off is very small compared to the entire period T (t ₇ -t ₀ ), and becomes negligible. Thus, the separate excitation control of the switching elements S ₁ and S ₂ can be performed in accordance with the output signal of No. 1.

時刻t₂でスイッチング素子S₁がオフすると、インダク
タＬの電流は流れ続けようとし、ダイオードD₂がオンし
て、V₂はＥ→０に反転し、電流I_D2が第８図（ｈ）に示
すように時刻t₃まで流れる。時刻t₂において、スイッチ
SW₁はオフ、スイッチSW₂はオンとなり、V_OUT2は第８図
（ｂ）に示すように急速に上昇する。時刻t₂からt₃の期
間においては、電源E₁→抵抗R₁→スイッチング素子S₂→
ダイオードD₂の経路で電流が流れるので、V_Cは同図
（ｄ）に示すようにほぼダイオードD₂の順方向降下電圧
V_F2分だけ正電位となるが、順方向降下電圧V_F2は低電位
（約0.7V）であるので、V_OUT1はＬレベルを維持して、
スイッチング素子S₁はオフ状態を維持する。やがて、イ
ンダクタＬの電流は共振によって反転し、ダイオードD₁
を介してスイッチング素子S₂に流れる。この時、ダイオ
ードD₁がオンしてため、V_Cは第８図（ｄ）に示すよう
に、ダイオードD₁の順方向降下電圧V_F1分だけ負電位と
なるため、V_OUT1は同図（ｅ）に示すようにＬレベルを
保つことになる。When the switching element S ₁ at time t ₂ is turned off, the inductor L of the current is tries to continue flowing, the diode D ₂ is turned on, V ₂ is inverted to E → 0, the current I _D2 is Figure 8 (h) It flows until the time t _3, as shown in FIG. At time t _2, switch
SW ₁ is turned off, the switch SW ₂ is turned on, V _OUT2 rises rapidly as shown in Figure No. 8 (b). In the time t ₂ period t _3, the power supply E ₁ → resistor R ₁ → switching element S ₂ →
Since the current flows through a path of the diode D _2, V _C is the forward voltage drop of approximately diode D ₂ as shown in (d) of FIG.
Although the potential becomes positive by the amount of V _F2 , since the forward drop voltage V _F2 is low (about 0.7 V), V _OUT1 maintains the L level,
Switching element S ₁ is kept off. Eventually, the current in the inductor L is inverted by resonance, and the diode D ₁
Flowing through the switching element S ₂ through. In this case, since the diode D ₁ is turned on, V _C, as shown in Figure No. 8 (d), since the forward voltage drop V _F1 amount corresponding negative potential of the diode D _1, V _OUT1 the drawing ( The L level is maintained as shown in e).

時刻t₄で、V_BがＬレベルに反転し、V_OUT2は第８図
（ｂ）に示すように低下し始め、時刻t₅でV_OUT2がスイ
ッチング素子S₂のスレッショルド電位V_T2まで降下し、
この時点でスイッチング素子S₂はオフし、インダクタＬ
に流れていた電流は流れ続けようとし、スイッチング素
子S₁に逆向きに流れる。そして、V₂は同図（ｃ）に示す
ようにゼロからＥに反転する。この後、ダイオードD₁は
オフし、V_C,,V_OUT1は同図（ｄ）（ｅ）に示すように上
昇し始め、時刻t₆において完全なＨレベルとなる。この
時、スイッチング素子S₁には、まだ逆向きの電流が流れ
ている。その後、スイッチング素子S₁には共振電流が流
れ続ける。時刻t₇で再び、V_BがＬレベルからＨレベルに
反転し、前述の動作を繰り返して、負荷４に同図（ｉ）
に示すような電流（交流電力）を供給する。At time t _4, the V _B inverted to L level, V _OUT2 begins to decrease as shown in Figure No. 8 (b), V _OUT2 at time t ₅ is lowered to the threshold voltage V _T2 of the switching element S ₂ ,
At this point, the switching element S ₂ is turned off, and the inductor L
And tries to continue to flow though current flows in and flows in the opposite direction to the switching element S _1. Then, V ₂ is inverted to E from zero as shown in FIG. (C). Thereafter, the diode D ₁ is turned off, the V _C ,, V _OUT1 begins to rise as shown in FIG. (D) (e), the complete H level at time t _6. At this time, the switching element S _1, still current in the opposite direction is flowing. Thereafter, the switching element S ₁ continues resonance current flows. Again at the time t _7, the V _B inverted from L level to H level, by repeating the above-described operation, the drawing load 4 (i)
(AC power) is supplied.

以上のように、第７図で示した回路においては、スイ
ッチング素子S₂の動作に、スイッチング素子S₁の動作が
従う関係となる構成において、低電位側のスイッチング
素子S₂をターンオンさせる場合に、スイッチング素子S₂
を定電流源となる飽和領域で駆動し、ある一定の定電流
を電源Ｅ→スイッチング素子S₁→ダイオードD₁→スイッ
チング素子S₂のループで流しているので、安定で、同時
オンによる過大な短絡電流が流れることはなく、インバ
ータ装置内の発振回路の出力通りに他励制御が可能とな
るものである。As described above, in the circuit shown in FIG. 7, the operation of the switching element S _2, in the configuration having such a relation that the operation of the switching element S ₁ is followed, when turning on the low-potential side switching element S ₂ , Switching element S ₂
Is driven in the saturation region, which is a constant current source, and a constant current flows through the loop of the power supply E → the switching element S ₁ → the diode D ₁ → the switching element S ₂ , so that it is stable and excessive due to simultaneous ON. The short-circuit current does not flow, and the separate excitation control can be performed according to the output of the oscillation circuit in the inverter device.

［発明が解決しようとする課題］ しかしながら、従来例においては、以下のような問題
があった。それはFETからなるスイッチング素子S₂のド
レイン・ソース間の寄生容量C₂に起因するものであり、
第９図を参照しながら説明する。前述のように時刻t₂に
おいてスイッチング素子S₂はオフし、インダクタＬの電
流は流れ続けようとし、この共振のエネルギーでV₂は瞬
時にＥより０に反転する。ここで、上記接続点Ａの直流
電源Ｅのグランドより見た電位をV_Aとすると、V_Aはスイ
ッチング素子S₂のドレイン・ソース間の寄生容量C₂のた
めに、時刻t₂においては、Ｅの電位の寄生容量C₂が充電
されているため、第９図（ｅ）に示すようにほぼＥの電
位になっている（厳密にはE-V_F1）。そして、その後、V
_OUT2は、スイッチSW₁がオン、スイッチSW₂はオフするの
で、同図（ｂ）に示すように急速にE₂まで上昇するが、
瞬時にE₂になってスイッチング素子S₂が完全にオンする
のではなく、徐々に完全なオン状態へ移行するため、寄
生容量C₂の電荷は、スイッチング素子S₂を介して徐々に
放電されながら0Vに低下する。[Problems to be Solved by the Invention] However, the conventional example has the following problems. This is due to the parasitic capacitance C ₂ between the drain and source of the switching element S ₂ composed of FET,
This will be described with reference to FIG. The switching element S ₂ is turned off at time t ₂ as described above, the inductor L of the current and tries to continue to flow, V ₂ at an energy of this resonance is inverted to 0 from E instantly. Here, when the potential seen from the ground of the DC power source E of the connection point A and V _A, V _A is due to the parasitic capacitance C ₂ between the drain and source of the switching element S _2, in the time t _2, the since the parasitic capacitance C ₂ of the E potential is charged, are substantially E of potential as shown in FIG. 9 (e) (strictly EV _F1). And then V
_OUT2, the switch SW ₁ is turned on, the switch SW ₂ is turned off so that, rises rapidly to E ₂ as shown in FIG. (B),
Instantaneously rather than switching element S ₂ is turned completely turned E _2, to migrate gradually to full on state, the charge of the parasitic capacitance C ₂ is gradually discharged via the switching element S ₂ While dropping to 0V.

従って、V_AとV₂とでは、第９図（ｅ）（ｄ）に示すよ
うに0Vに低下する速度に差が生じる。つまり、V_AはV₂に
比べて0Vに低下するのが遅くなる。そして、時刻t₂から
時刻t₂′の間はダイオードD₁の逆回復時間があるため、
同図（ｆ）に示すようにほぼ0Vとなる。V_AとV₂の電位の
差異の影響は出ないが、時刻t₂′で完全にダイオードD₁
がオフした場合においても、同図（ｅ）に示すように、
寄生容量C₂の電荷が完全に放電されずにV_Aがいくらかの
電位E₀を持っていると、V_CはE₀の電位だけ急速に上昇
し、寄生容量C₂の電荷がスイッチング素子S₂を介して放
電されるにつれて、V_A,V_Cともに低下し、時刻t₂″とも
に0Vになる。従って、この時刻t₂′からt₂″において
は、同図（ｂ）（ｃ）に示すように、スイッチング素子
S₁,S₂が共にオン状態になる期間が生じる。そのため、
同図（ｇ）（ｂ）に示すように、電源Ｅを介してスイッ
チング素子S₁,S₂に大きな短絡電流I_Xが流れるという問
題があった。尚、時刻t₂″からt₇までの動作は、第７図
の従来例の時刻t₂からt₇までの動作と同じなので省略す
る。Thus, in the V _A and V _2, a difference occurs in the speed drops to 0V, as shown in FIG. 9 (e) (d). That, V _A is slower to drop to 0V compared to V _2. Since the period from time t ₂ at time t ₂ 'there is a reverse recovery time of the diode D _1,
It becomes almost 0 V as shown in FIG. There is no effect of the difference between the potentials of V _A and V ₂ , but at time t ₂ ′, the diode D ₁
Is turned off, as shown in FIG.
When V _A charge is not completely discharged in the parasitic capacitance C ₂ has some potential E _0, V _C rises rapidly just potential of E _0, the charge of the parasitic capacitance C ₂ is the switching device S ₂ , both V _A and V _C decrease, and both at time t ₂ ″ become 0 V. Therefore, from this time t ₂ ′ to t ₂ ″, FIGS. As shown, the switching element
A period occurs in which both S ₁ and S ₂ are turned on. for that reason,
As shown in FIGS. 1G and 1B, there is a problem that a large short-circuit current _IX flows through the switching elements S ₁ and S ₂ via the power supply E. The operation from time t ₂ ″ to t ₇ is the same as the operation from time t ₂ to t _{7 in} the conventional example of FIG.

このように、従来例においては、低電位側のスイッチ
ング素子S₂の寄生容量C₂に起因するV₂とV_Aの電位の差異
により、スイッチング素子S₁,S₂の同時オンによる破壊
が発生し、信頼性が低下するという問題があった。As described above, in the conventional example, the switching elements S ₁ and S ₂ are simultaneously turned on due to the difference between the potentials of V ₂ and _VA caused by the parasitic capacitance C ₂ of the switching element S ₂ on the low potential side, and thus the destruction occurs. However, there is a problem that reliability is reduced.

本発明は、上述の点に鑑みて提供したものであって、
安定で、スイッチング素子の同時オンによる過大な短絡
電流が流れることなく、他励制御が可能なインバータ装
置を提供することを目的としたものである。The present invention has been provided in view of the above points,
It is an object of the present invention to provide an inverter device that is stable and that can perform separate excitation control without causing an excessive short-circuit current due to simultaneous turning on of switching elements.

［課題を解決するための手段］ 本発明は、直流電源と並列に、高電位側のスイッチン
グ素子と、このスイッチング素子と順方向となるダイオ
ードと、低電位側のスイッチング素子との直列回路を接
続し、上記ダイオードと低電位側のスイッチング素子の
接続点と高電位側のスイッチング素子の制御端子とを接
続し、両スイッチング素子を交互にオンオフ制御するよ
うにしたインバータ装置において、上記高電位側のスイ
ッチング素子がターンオフする時に、上記ダイオードの
アノードとカソードの２点の電位がほぼ同じように降下
若しくはカソード側を早く降下させる制御手段を備えた
ものである。Means for Solving the Problems The present invention connects a series circuit of a high-potential-side switching element, a diode in a forward direction with the switching element, and a low-potential-side switching element in parallel with a DC power supply. In the inverter device, a connection point between the diode and the low-potential-side switching element and a control terminal of the high-potential-side switching element are connected so that both switching elements are alternately turned on and off. When the switching element is turned off, there is provided control means for causing the potentials at the two points of the anode and the cathode of the diode to fall almost in the same manner or to quickly fall on the cathode side.

［作用］ 而して、高電位側のスイッチング素子をターンオフさ
せる時に、低電位側のスイッチング素子の寄生容量に起
因して生じるダイオードのアノードとカソードの２点の
電位を制御手段により、ほぼ同じように降下若しくはカ
ソード側を早く降下させるようにして低電位側のスイッ
チング素子の寄生容量に充電される電荷の影響を無く
し、両スイッチング素子の同時オンによる過大な短絡電
流を防止するようにしている。[Operation] When the switching element on the high potential side is turned off, the potential at the two points of the anode and the cathode of the diode caused by the parasitic capacitance of the switching element on the low potential side is substantially the same by the control means. In this case, the influence of the electric charge charged to the parasitic capacitance of the switching element on the low potential side is eliminated by preventing the switching element from falling down or the cathode side quickly, thereby preventing an excessive short-circuit current due to the simultaneous turning on of both switching elements.

［実施例１］ 以下、本発明の一実施例を図面を参照して説明する。
本発明は、第７図で示した従来例において、低電位側の
MOS-FETからなるスイッチング素子S₂の寄生容量に起因
するV₂の電位とＡ点の電位の降下の速度の違いから生じ
る影響をなくす手段を付加したものである。これによっ
て、低電位側のスイッチング素子がオンにもかかわら
ず、V_Cが上昇して高電位側のスイッチング素子もオンし
て同時オンによる過大な短絡電流が流れることを防ぎ、
安定で同時オンによる過大な短絡電流が流れることのな
い他励制御可能としているものである。Embodiment 1 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
The present invention is different from the conventional example shown in FIG.
Is obtained by adding a means for eliminating the influence arising from the velocity differences of the drop of the potential of the point A of the V ₂ due to the parasitic capacitance of the switching element S ₂ consisting of MOS-FET. As a result, even though the switching element on the low potential side is on, it is possible to prevent the rising of V _{C and} the switching element on the high potential side from also turning on, so that an excessive short-circuit current due to simultaneous turning on flows.
This enables stable excitation without excessive short-circuit current caused by simultaneous ON.

以下、具体的に説明する。第１図に具体回路図を示
し、第２図にその動作波形図を示している。本実施例に
おいては、低電位側のスイッチング素子S₂と、それに順
方向になるようにＡ点とスイッチング素子S₂の間にダイ
オードD₃を接続したものである。これによりスイッチン
グ素子S₂の寄生容量C₂に起因するスイッチング素子S₂の
両端電圧Vs₂の電位と、Ａ点の電位V_Aの降下の速度の違
いから生じるスイッチング素子S₁,S₂の同時オンを防止
したものである。尚、上記ダイオードD₃にて制御手段を
構成している。Hereinafter, a specific description will be given. FIG. 1 shows a specific circuit diagram, and FIG. 2 shows its operation waveform diagram. In the present embodiment, which are connected to the low potential side switching element S _2, it diode D ₃ between the point A and the switching element S ₂ so that the forward direction. As a result, the switching element S ₂ and the switching element S ₁ , S ₂ are simultaneously generated due to the difference between the potential of the voltage Vs ₂ across the switching element S ₂ caused by the parasitic capacitance C ₂ of the switching element S ₂ and the speed of drop of the potential VA at the point _A. This is one that is turned on. Incidentally, constitute a control unit in the diode D _3.

次に、本実施例において、特徴となる部分のみ第２図
を参照しながら説明する。今、インダクタＬ、コンデン
サC₁、負荷４による共振回路の共振周波数よりも高い周
波数の発振出力V_Bが発振回路１から第２図（ａ）に示す
ように出力されるものとする。時刻t₀でV_BがＨレベルと
なると、スイッチSW₁がオン、スイッチSW₂がオフとな
り、同図（ｂ）に示すように、ドライブ回路２を介して
スイッチング素子S₂はゲート電位E₄で駆動される。この
時、Ａ点の電位は、スイッチング素子S₁がオンしいてる
ので、同図（ｅ）に示すようにＥ＋E₁の電位となり、ま
た、スイッチング素子S₂の両端間の電位も、スイッチン
グ素子S₂のドレイン・ソース間の寄生容量C₂がＥ＋E₁に
充電されるので、同図（ｆ）に示すようにＥ＋E₁の電位
になっている。Next, in this embodiment, only the characteristic portions will be described with reference to FIG. Now, an inductor L, a capacitor C _1, the oscillation output V _B of the frequency higher than the resonant frequency of the resonant circuit by the load 4 is assumed to be output as shown in FIG. 2 (a) from the oscillator circuit 1. When V _B becomes H level at time t _0, switch SW ₁ is turned on, the switch SW ₂ is turned off, as shown in FIG. (B), the switching element S ₂ via the drive circuit 2 to the gate potential E ₄ Driven by At this time, the potential at the point A, the switching element S ₁ is being correct on, becomes a potential of E + E ₁ as shown in FIG. (E), also the potential across the switching element S _2, the switching element S since the parasitic capacitance C ₂ between the _second drain and source is charged in the E + E _1, it has a potential of E + E ₁ as shown in FIG. (f).

そして、時刻t₀からt₁まで、スイッチング素子S₂がオ
ン状態に移行するにつれ、V_Cは同図（ｇ）に示すように
E₁より0Vに低下するので、V_A、Vs₂も共に同図（ｅ）
（ｆ）に示すようにＥ＋E₁からＥに低下する。そして、
時刻t₁からt₂の間の動作は第７図で示した従来例と同じ
動作である。Then, from time t ₀ to t _1, as the switching element S ₂ is shifted to the ON state, V _C, as shown in FIG. (G)
Since falls to 0V than E _1, V _A, Vs ₂ also both FIG (e)
As shown in (f) decreases from E + E ₁ to E. And
Operation between the time t ₁ of t ₂ is the same operation as the prior art example shown in Figure 7.

時刻t₂において、第２図（ｃ）に示すようにスイッチ
ング素子S₁がオフすると、インダクタＬの電流は流れ続
けようとし、この共振のエネルギーでV₂は同図（ｄ）に
示すように瞬時にＥより0Vになる。ここで、スイッチン
グ素子S₂の両端電圧Vs₂は、そのドレイン・ソース間の
寄生容量C₂が時刻t₂においては、Ｅの電位に充電されて
いるので、ほぼＥの電位になる。そして、V_Aはダイオー
ドD₃が第１図に示すように接続されているので、ダイオ
ードD₃が逆バイアスされてオフ状態となり、スイッチン
グ素子S₂の両端電圧Vs₂の影響を受けない。そして、こ
の時点ではダイオードD₁が逆回復時であって、逆向きに
導通しているので、V_AはV₂と同様に同図（ｅ）に示すよ
うにＥより０に反転し、V_Cは同図（ｇ）に示すように0V
となる。In time t _2, the switching element S ₁ as shown in FIG. 2 (c) is turned off, the inductor L of the current and tries to continue to flow, V ₂ at the energy of the resonance, as shown in (d) of FIG. It becomes 0V from E instantly. Here, the voltage Vs ₂ across the switching element S ₂ becomes almost the potential E because the drain-source parasitic capacitance C ₂ is charged to the potential E at the time t ₂ . Then, since the V _A diode D ₃ is connected as shown in FIG. 1, turned off the diode D ₃ is reverse biased, not affected by the voltage across Vs ₂ of the switching element S _2. Then, a time of the diode D ₁ is reverse recovery at this time, since the conducting reversed, V _A is inverted to 0 from E as shown in FIG similarly to V ₂ (e), V _C is 0V as shown in FIG.
Becomes

そして、時刻t₂からt₂′の間は、ダイオードD₁がまだ
逆回復時であるので、V_Cはほぼ0Vでスイッチング素子S₁
はオフしており、Vs₂はスイッチング素子S₂が徐々に完
全にオンに以降するので、寄生容量C₂の電荷はスイッチ
ング素子S₂を介して放電され、低下していく。また、
V_A,V₂は共にまだ共振電流がダイオードD₂を介して流れ
ているので、共にほぼ0Vとなっている。Then, between time t ₂ of t ₂ ', since the diode D ₁ is at still reverse recovery, V _C is the switching element S ₁ at approximately 0V
Is turned off and the Vs ₂ is thereafter gradually fully on the switching element S _2, the charge of the parasitic capacitance C ₂ is discharged via the switching element S _2, decreases. Also,
Both V _A and V ₂ are almost 0 V because the resonance current is still flowing through the diode D ₂ .

時刻t₂′でダイオードD₁が完全にオフした時点におい
て、第２図（ｆ）に示すように、寄生容量C₂の電荷が完
全に放電されずにV_Aがいくらかの電位E₀を持っており、
その後、時刻t₂″で完全に放電されて0Vとなる。そし
て、この時刻t₂′とt₂″において、V_A,V₂はともにほぼ0
Vとなって、Vs₂より低い電位となっているが、V_Cに関し
てはダイオードD₃があるため、Vs₂の影響を受けず、第
７図の従来例で示したようにVs₂分だけ急速に上昇する
ということはなく、ダイオードD₂がオフしているので、
電源E₁→抵抗R₁→C₃の経路で、C₃が充電される。ここ
で、C₃は、ドライブ回路３の入力端子やダイオードD₁の
寄生容量をまとめた容量成分である。従って、抵抗R₁の
値を適切に設定すれば、この時刻t₂′からt₂″の間にお
いて、V_Cが上昇する電位は非常に小さいものなので、ス
イッチング素子S₁はオフ状態を維持する。At the time the diode D ₁ at time t ₂ 'is completely turned off, as shown in FIG. 2 (f), with some potential E ₀ is V _A charge may not be completely discharged in the parasitic capacitance C ₂ And
Thereafter, the battery is completely discharged at time t ₂ ″ and becomes 0 V. At times t ₂ ′ and t ₂ ″, both V _A and V ₂ are almost 0.
Is by V, but which is lower than Vs ₂ potential, because of the diode D ₃ with respect to V _C, without influence of Vs _2, only ₂ minutes Vs as shown in the conventional example of FIG. 7 Since it does not rise rapidly and the diode D ₂ is off,
C ₃ is charged through the path of power supply E ₁ → resistance R ₁ → C ₃ . Here, C ₃ is the capacitance component summarizing the parasitic capacitance of the input terminal and the diode D ₁ of the drive circuit 3. Therefore, by appropriately setting the value of the resistor R _1, between the t ₂ "from time t ₂ ', because they are potential V _C rises is very small, the switching element S ₁ is kept off .

その後、時刻t₂′からt₃の間において、Vs₂≦E₁とな
ると、電源E₁→抵抗R₁→スイッチング素子S₂→ダイオー
ドD₂の経路で電流が流れ出し、そのうち、V_Cは第２図
（ｇ）に示すようにほぼダイオードD₂の順方向降下電圧
V_F2分だけ正電位となって一定となる。これ以後時刻t₃
までは、E₁→R₁→C₃の充電経路はない。そして、順方向
降下電圧V_F2は低電位（約0.7V）であるので、V_OUT1は第
２図（ｃ）に示すようにＬレベルを維持してスイッチン
グ素子S₁はオフ状態を維持する。Thereafter, in a period from time t ₂ 'of t _3, when the Vs ₂ ≦ E _1, electric current flows in a path of the power supply E ₁ → resistor R ₁ → switching element S ₂ → diode D _2, of which, V _C is the almost diode D ₂ of the forward voltage drop as shown in FIG. 2 (g)
The potential becomes positive by V _F2 and becomes constant. After this time t ₃
Until then, there is no charging path of E ₁ → R ₁ → C ₃ . Then, the forward voltage drop V _F2 because it is a low potential (about 0.7 V), V _OUT1 switching element S ₁ maintains the L level as shown in FIG. 2 (c) is kept off.

やがて、インダクタＬの電流は共振によって反転し、
ダイオードD₁を介してスイッチング素子S₂を流れる。こ
の時、ダイオードD₁がオンしているため、V_Cは第２図
（ｇ）に示すようにダイオードD₁の順方向降下電圧V_F1
分だけ負電位となるため、V_OUT1はＬレベルを保ち、ス
イッチング素子S₁はオフ状態を維持する。Eventually, the current in the inductor L is inverted by resonance,
Through the switching element S ₂ via the diode D _1. At this time, the diode D ₁ is turned on, V _C is the forward voltage drop V _F1 of the diode D ₁ as shown in FIG. 2 (g)
Since the partial comprising only negative potential, V _OUT1 keeps the L level, the switching element S ₁ is kept off.

時刻t₄でV_Bが第２図（ａ）に示すようにＬレベルに反
転した後、時刻t₇で再びＬレベルよりＨレベルに反転す
るまでの動作は第７図の従来例と同じであり、この繰り
返しで動作する。そして、負荷４には第２図（ｋ）に示
すような電流（交流電力）を供給するものである。After at time t ₄ is V _B inverted to L level as shown in FIG. 2 (a), the operation until inverted to H level from L level again at time t ₇ is the same as that of the conventional example of FIG. 7 Yes, it works with this repetition. The load 4 supplies a current (AC power) as shown in FIG. 2 (k).

以上のように、第１図で示した回路においては、スイ
ッチング素子S₂とそれに順方向になるように点Ａとスイ
ッチング素子S₂の間にダイオードD₃を接続することによ
って、スイッチング素子S₂の寄生容量C₂に起因するスイ
ッチング素子S₂の両端電圧Vs₂の電位Ａ点の電位V_Aの降
下の速度の違いから生じるスイッチング素子S₁,S₂の同
時オンを防止できるので、従来例のような不都合は発生
しなくなる。As described above, in the circuit shown in Figure 1, by connecting a diode D ₃ between the points A and the switching element S ₂ so as to forward it to the switching element S _2, the switching element S ₂ since the simultaneous oN of the parasitic capacitance switching element S ₁ resulting from the speed difference potential drop of V _a potential point a of the voltage across Vs ₂ of the switching element S ₂ due to the C _2, S ₂ of the can be prevented, conventional Such inconveniences do not occur.

［実施例２］ 第３図は実施例２を示し、ハーフブリッジ構成におい
ても、本発明が適用できることを示すもので、スイッチ
ング素子S₁とS₂がダイオードD₁を介して直列に接続され
る構成に適用できるものである。この実施例でも先の実
施例と同様の効果がある。[Example 2] Figure 3 shows a second embodiment, even in the half-bridge arrangement, an indication that the present invention can be applied, the switching element S ₁ and S ₂ are connected in series through the diode D ₁ It is applicable to the configuration. This embodiment has the same effect as the previous embodiment.

［実施例３］ 第４図に実施例３を示す。発振回路１は、タイマー用
のIC1a（NEC製μPD5555等）と、抵抗R₇,R₈、コンデンサ
C₄,C₅より無安定発振回路を構成して得ている。抵抗R₇,
R₈、コンデンサC₄の定数により、IC1aの３番の出力端子
から出力される方形波の周波数とオンデューティが決定
される。スイッチング素子S₂の駆動回路であるドライブ
回路２は、NPN型のトラスジスタQ₁とPNP型のトランジス
タQ₂と抵抗R₆により構成される。同様に、スイッチング
素子S₁の駆動回路であるドライブ回路３も、NPN型のト
ランジスタQ₃とPNP型のトランジスタQ₄により構成され
る。抵抗R₁,R₂はそれぞれスイッチング素子S₁,S₂のゲー
ト抵抗である。発振回路１及びトライブ回路２の電源
は、抵抗R₃、コンデンサC₆、ツエナーダイオードZD₁に
より構成され、電源Ｅより抵抗R₃を介して、コンデンサ
C₆の両端電圧E₂として得られる。ツエナーダイオードZD
₁は、過電圧保護と電源の安定化のためのものである。Third Embodiment FIG. 4 shows a third embodiment. The oscillation circuit 1 is composed of a timer IC 1a (such as μPD5555 manufactured by NEC), resistors R ₇ and R ₈ , and a capacitor.
It is obtained by constructing an unstable oscillation circuit from C ₄ and C ₅ . Resistance R ₇ ,
R _8, the constant of the capacitor C _4, the frequency and the ON duty of the square wave output from the output terminal of the third of the IC1a is determined. Drive circuit 2 which is a driving circuit of the switching element S ₂ is constituted as Torasujisuta Q _1, transistor Q ₂ of PNP type NPN type by resistor R _6. Similarly, the drive circuit 3 is a driving circuit of the switching element S ₁ is also constituted by transistors Q ₄ of the transistor Q ₃ and a PNP NPN type. The resistors R ₁ and R ₂ are the gate resistors of the switching elements S ₁ and S ₂ , respectively. Power of the oscillation circuit 1 and Tribe circuit 2, resistors R _3, capacitor C _6, is constituted by a Zener diode ZD _1, via a resistor R ₃ from the power source E, a capacitor
It is obtained as the voltage E ₂ across C ₆ . Zener diode ZD
₁ is for overvoltage protection and power supply stabilization.

ドライブ回路３の電源は、抵抗R₄、コンデンサC₃によ
って構成され、スイッチング素子S₂がオンしている間
に、電源Ｅの抵抗R₄とR₅の分圧分の電圧E₁がコンデンサ
C₃に蓄積されるものである。そして、抵抗R₉,R₁₀、ツエ
ナーダイオードZD₂、FETQ₅が、スイッチング素子S₂をタ
ーンオンする場合に、スイッチング素子S₂を定電流源と
し、ある定電流を電源Ｅ→スイッチング素子S₁→ダイオ
ードD₁→スイッチング素子S₂のループに流れるように駆
動電圧（S₂のゲート・ソース間電圧）を制御する制御部
５である。抵抗R₉とR₁₀の直列回路がダイオードD₂に並
列に接続され、抵抗R₁₀に並列にツエナーダイオードZD₂
が接続され、FETQ₅のゲートは上記抵抗R₉とR₁₀の接続点
Ｄに接続され、FETQ₅のソースはグランドラインに、ド
レインはスイッチング素子S₂のゲートに接続されてい
る。また、先の実施例と同様に、ダイオードD₃がＡ点と
スイッチング素子S₂との間に挿入接続してある。他の構
成については、第１図に示した構成と同じである。The power supply of the drive circuit 3 is constituted by a resistor R ₄ and a capacitor C _{3. While} the switching element S ₂ is turned on, a voltage E _{1 corresponding} to a divided voltage of the resistors R ₄ and R ₅ of the power supply E is connected to the capacitor.
It is intended to be stored in C _3. The resistor R _9, R _10, zener diode ZD _2, FETs Q _5, when turning on the switching element S _2, the switching element S ₂ to a constant current source, there a constant current power supply E → the switching element S ₁ → diode D ₁ → a control unit 5 for controlling the driving voltage (the gate-source voltage of S ₂₎ to flow in a loop of the switching element S _2. A series circuit of a resistor R ₉ and R ₁₀ are connected in parallel with the diode D _2, tree in parallel to the resistor R ₁₀ Zener diode ZD ₂
There are connected, the gate of the FETs Q ₅ is connected to the connection point D of the resistor R ₉ and R _10, the source of the FETs Q ₅ to the ground line, the drain is connected to the gate of the switching element S _2. Also, as in the previous embodiment, the diode D ₃ is are inserted and connected between the point A and the switching element S _2. The other configuration is the same as the configuration shown in FIG.

本実施例における制御部５について、動作波形図を示
す第２図を参照しながら説明する。時刻t₀でV_BがＨレベ
ルとなると、抵抗R₆を介してトランジスタQ₁は順バイア
ス、トランジスタQ₂は逆バイアスされ、Q₁はオン、Q₂は
オフとなって、Q₁を介して電圧E₂が抵抗R₂を介してスイ
ッチング素子S₂のゲートに印加される。しかし、この
時、制御部５において、抵抗R₉,R₁₀、ツエナーダイオー
ドZD₂の設定により、V₂がほぼゼロになるまで、換言す
れば、抵抗R₉を介してある程度のツエナー電流がツエナ
ーダイオードZD₂に流れている間においてはFETQ₅をツエ
ナーダイオードZD₂のツエナー電圧でバイアスし、Q₅を
電流I₀の定電流源としている。The control section 5 in the present embodiment will be described with reference to FIG. 2 showing an operation waveform diagram. When V _B becomes H level at time t _0, transistor Q ₁ is forward biased via the resistor R _6, transistor Q ₂ is reverse biased, Q ₁ is turned on, Q ₂ is turned off, via the Q ₁ the voltage E ₂ is applied to the gate of the switching element S ₂ via the resistor R ₂ Te. However, at this time, the control unit 5 sets the resistors R ₉ and R ₁₀ and the Zener diode ZD ₂ until a certain amount of Zener current flows through the resistor R ₉ until V ₂ becomes almost zero. in the while flowing in diode ZD ₂ biases the FETs Q ₅ in Zener diode ZD ₂ zener voltage, and the Q ₅ and the constant current source of the current I _0.

従って、この時FETQ₅は定電流源として動作し、スイ
ッチング素子S₂の駆動電圧V_OUT2は、 V_OUT2＝E₂‐R₂・I₀ となる。従って、 I₀＝（E₂‐E₄）／R₂ と設定すると、駆動電圧V_OUT2をスイッチング素子S₂
が飽和領域で動作して、I_Yの定電流源となるような電圧
E₄に設定できる。Therefore, at this time FETs Q ₅ operates as a constant current source, the driving voltage V _OUT2 of the switching element S ₂ becomes _{V OUT2 = E 2 -R 2 ·} I 0. Therefore, if I ₀ = (E ₂ −E ₄ ) / R ₂ is set, the drive voltage V _{OUT2 is changed} to the switching element S ₂
Operates in the saturation region and becomes a constant current source for I _Y
It can be set to E _4.

従って、時刻t₀において、ゲート電位E₄でスイッチン
グ素子S₂は駆動され、V_OUT2は急速に上昇し、以後、V₂
がほぼゼロになるまで、E₄を維持する。そして、スイッ
チング素子S₂は急速にオン状態に移行する。すると、V_C
が低下し始め、ドライブ回路３のトランジスタQ₃はオフ
へ、Q₄はオン状態に移行し始め、V_OUT1は抵抗R₁、Q₄を
介してＬレベルに低下し始める。時刻t₁において、V_Cは
ゼロになり、更に低下する。この時、ダイオードD₁は順
バイアスされ、スイッチング素子S₁はまだオン状態を維
持するので、電源Ｅ→スイッチング素子S₁→ダイオード
D₁→スイッチング素子S₂のループで上記I_Yの一定電流が
流れ始める。Thus, at time t _0, the switching element S ₂ in the gate potential E ₄ is driven, V _OUT2 is rapidly increased, thereafter, V ₂
Approximately until zero, to maintain the E _4. Then, the switching element S ₂ is rapidly shifts to the ON state. Then V _C
, The transistor Q ₃ of the drive circuit 3 turns off, the transistor Q ₄ starts to turn on, and V _OUT1 starts to drop to the L level via the resistors R ₁ and Q ₄ . At time t _1, V _C becomes zero, further decreases. At this time, the diode D ₁ is forward-biased, and the switching element S ₁ is still maintained in the ON state. Therefore, the power supply E → the switching element S ₁ → the diode
D ₁ → The constant current of I _Y starts to flow in the loop of the switching element S ₂ .

この後、V₂は、Ｅ→０に徐々に反転するが、前述の通
り、FETQ₅をツエナーダイオードZD₂のツエナー電圧でバ
イアスし、FETQ₅を電流I₀の定電流源として、V_OUT1＝E₄
の状態がV₂がほぼゼロになるまで維持され、電源Ｅ→ス
イッチング素子S₁→ダイオードD₁→スイッチング素子S₂
のループでI_Yの一定電流が流れ続ける。そして、時刻t₂
において、V_OUT1がスイッチング素子S₁のスレッショル
ド電位V_T1まで降下し、この時点でスイッチング素子S₁
はオフし、その後、オフ状態を維持する。時刻t₁でスイ
ッチング素子S₁がオフすると、インダクタＬの電流が流
れ続けようとし、ダイオードD₂がオンする。この時、接
続点Ｄ、すなわち、FETQ₅のゲート電位は完全にゼロに
なり、Q₅はオフし、V_OUT1はトランジスタQ₁、抵抗R₂を
介して急速に電圧E₂まで上昇する。その後、時刻t₄で、
V_BがＬレベルに反転し、時刻t₅でスイッチング素子S₂が
オフするまで、実施例１と同様の動作を行う。Thereafter, V ₂ is gradually inverted E → 0, as described above, the FETs Q ₅ and biased Zener diode ZD ₂ zener voltage, the FETs Q ₅ as a constant current source of the current I _0, V _OUT1 = E ₄
Is maintained until the state becomes V ₂ substantially zero, the power supply E → the switching element S ₁ → diode D ₁ → switching element S ₂
A constant current of I _Y continues to flow in the loop. And time t ₂
In, V _OUT1 is lowered to the threshold voltage V _T1 of the switching element S _1, the switching element S ₁ at this point
Turns off, and then maintains the off state. When the switching element S ₁ is turned off at time t _1, the current of the inductor L and tries to continue to flow, the diode D ₂ is turned on. At this time, the connection point D, i.e., the gate potential of FETs Q ₅ is completely zero, Q ₅ is turned off, V _OUT1 transistors Q _1, via a resistor R ₂ increases rapidly to the voltage E _2. Then, at time t _4,
Is V _B inverted to L level at time t ₅ to the switching element S ₂ is turned off, the same operation as in Example 1.

スイッチング素子S₂がオフし、インダクタＬに流れて
いた電流は流れ続けようとし、スイッチング素子S₁に逆
向きに流れる。そして、V₂はゼロから電圧Ｅに反転する
と同時に、FETQ₅はI₀の定電流となるが、V_BがＬレベル
であるため、トランジスタQ₁がオフ、トランジスタQ₂が
オンとなるので、V_OUT1はＬレベルを維持して、スイッ
チング素子S₂はオフ状態を維持する。その後、ダイオー
ドD₁はオフし、コンデンサC₃の両端電圧E₁が抵抗R₃を介
してドライブ回路３に入力されるために、V_Cは急速に上
昇し、トランジスタQ₃はオン状態へ、トランジスタQ₄は
オフ状態に移行するので、V_OUT1も急速にトランジスタQ
₃、抵抗R₁を介して電圧E₁に上昇し、時刻t₆において、
完全なＨレベルとなる。この時、スイッチング素子S₁に
は、まだ逆向きの電流が流れている。その後、スイッチ
ング素子S₁には共振電流が流れ続ける。時刻t₇で再びV_B
がＬレベルよりＨレベルに反転し、前述の動作を繰り返
して、負荷４に第２図（ｋ）に示すような交流電力を得
るものであり、本実施例においては、抵抗R₇,R₈を可変
にすることによって、負荷４に任意の出力を得ることも
できる。Switching element S ₂ is turned off, current flowing in the inductor L is tries to continue to flow, flowing in the opposite direction to the switching element S _1. Then, at the same time V ₂ is inverted from zero to the voltage E, FETs Q ₅ is a constant current of I _0, since the V _B is at L level, the transistor Q ₁ is off, the transistor Q ₂ is turned on, V _OUT1 is maintained to L level, the switching element S ₂ is maintained in an oFF state. Thereafter, the diode D ₁ is turned off, because the voltage across E ₁ of the capacitor C ₃ is input to the drive circuit 3 via the resistor R _3, V _C is rapidly increased, the transistor Q ₃ to the ON state, since the transistor Q ₄ is shifted to the off state, V _OUT1 also rapidly transistor Q
_3, through a resistor R ₁ increases the voltage E _1, at time t _6,
It becomes a complete H level. At this time, the switching element S _1, still current in the opposite direction is flowing. Thereafter, the switching element S ₁ continues resonance current flows. V _B again at time t ₇
Is inverted from the L level to the H level, and the above operation is repeated to obtain AC power as shown in FIG. 2 (k) for the load 4. In the present embodiment, the resistors R ₇ and R _{8 are used.} Can be varied to obtain an arbitrary output from the load 4.

以上のように、第４図に示した回路においても、第１
図で示した実施例と同様の効果を得ることができる。As described above, in the circuit shown in FIG.
The same effect as that of the embodiment shown in the drawing can be obtained.

［実施例４］ 第５図に実施例４を示す。本実施例は、寄生容量C₂に
影響されるＡ点の電位V_AとV₂の電位がほぼ同じに降下す
るように制御する制御部６を付加したものである。この
制御部６を付加することによって、比較器CPによってＡ
点とV₂の電位を比較し、V_Aの方がV₂の電位より大きい場
合には、トランジスタQ₆がオンして制御部５を不動作に
し、スイッチング素子S₂を完全に駆動するようにしたも
のである。この場合の各部の波形を第６図に示す。Fourth Embodiment FIG. 5 shows a fourth embodiment. In this embodiment, a control unit 6 for controlling the potentials V _A and V _{2 at} the point A, which are affected by the parasitic capacitance C ₂ , to drop substantially the same is added. By adding this control unit 6, A
Comparing the potential of the point and V _2, when the direction of V _A is greater than the potential V ₂ is such that the transistor Q ₆ is a control unit 5 turns on the non-operation, to fully drive the switching element S ₂ It was made. FIG. 6 shows the waveform of each part in this case.

制御部６により、時刻t₂で第６図（ｄ）に示すよう
に、スイッチング素子S₁がオフし、V₂がＥから０に瞬時
に反転すると同時に、V_Aの方がV₂より大きくなって比較
器CPの出力はＬレベルかたＨレベルとなって、トランジ
スタQ₆がオンし、Q₅のゲート・ソース間がＬレベルとな
って、Q₅がオフとなる。従って、制御部５は不動作とな
り、スイッチング素子S₂の駆動電圧V_OUT2は、第６図
（ｂ）に示すようにE₂になり、スイッチング素子S₂を完
全にオンさせる。これにより、寄生容量C₂の電荷はスイ
ッチング素子S₂を介して急速に放電され、V_Aは第６図
（ｅ）に示すように急速にＥ→０に反転する。The control unit 6, as shown in Figure 6 at time t ₂ (d), and the switching element S ₁ is turned off at the same time V ₂ is reversed instantaneously from 0 to E, who V _A is greater than V ₂ is the output of the comparator CP becomes L level how the H level, the transistor Q ₆ is turned on, the gate-source of Q ₅ is at the L level, Q ₅ is turned off. Accordingly, the control unit 5 becomes inoperative, the drive voltage V _OUT2 of the switching element S ₂ will become E ₂ as shown in FIG. 6 (b), to fully turn on the switching element S _2. Thus, the charge of the parasitic capacitance C ₂ is rapidly discharged via the switching element S _2, V _A is inverted to rapidly E → 0 as shown in Figure No. 6 (e).

従って、時刻t₂′においては、V_Aは0Vになっているの
で、V_Cは同図（ｆ）に示すように上昇することなく、従
来のように、V_AとV₂の降下速度の違いから生じるスイッ
チング素子S₁,S₂の同時オンを防止でき、従来のような
不都合は発生しないものである。Thus, at time t ₂ ', since V _A is in the 0V, V _C without rises as shown in FIG. (F), as in the prior art, the descending speed of the V _A and V ₂ Simultaneous ON of the switching elements S ₁ and S ₂ caused by the difference can be prevented, and the conventional inconvenience does not occur.

［発明の効果］ 本発明は上述のように、直流電源と並列に、高電位側
のスイッチング素子と、このスイッチング素子と順方向
となるダイオードと、低電位側のスイッチング素子との
直列回路を接続し、上記ダイオードと低電位側のスイッ
チング素子の接続点と高電位側のスイッチング素子の制
御端子とを接続し、両スイッチング素子を交互にオンオ
フ制御するようにしたインバータ装置において、上記高
電位側のスイッチング素子がターンオフする時に、上記
ダイオードのアノードとカソードの２点の電位がほぼ同
じように降下若しくはカソード側を早く降下させる制御
手段を備えたものであるから、高電位側のスイッチング
素子をターンオフさせる時に、低電位側のスイッチング
素子の寄生容量に起因して生じるダイオードのアノード
とカソードの２点の電位を制御手段により、ほぼ同じよ
うに降下若しくはカソード側を早く降下させるようにし
て低電位側のスイッチング素子の寄生容量に充電される
電荷の影響を無くし、両スイッチング素子の同時オンに
よる過大な短絡電流を防止するようにしているものであ
り、そのため、安定で、且つ同時オンによる過大な短絡
電流が流れることがないので、信頼性の向上したインバ
ータ装置を提供でき、また、インバータ装置内に設けら
れるスイッチング素子駆動用の発振回路の出力信号通り
にインバータ装置を他励制御できるものであり、更に
は、直列インバータにおいて、他励制御をする場合に必
要となる高電位側のスイッチング素子への駆動信号を伝
達する、例えばフォトカップラ、若しくはトランスとい
ったレベルシフト回路が不要になり、回路が安価且つ簡
略になるという効果を奏するものである。[Effects of the Invention] As described above, the present invention connects a series circuit of a high-potential-side switching element, a diode in a forward direction to the switching element, and a low-potential-side switching element in parallel with the DC power supply. In the inverter device, a connection point between the diode and the low-potential-side switching element and a control terminal of the high-potential-side switching element are connected so that both switching elements are alternately turned on and off. When the switching element is turned off, there is provided control means for causing the potentials at the two points of the anode and the cathode of the diode to fall almost in the same manner or to quickly drop the cathode side. Therefore, the switching element on the high potential side is turned off. Sometimes, the anode and diode of the diode, which are caused by the parasitic capacitance of the switching element on the low potential side, The control means lowers the potentials at the two points of the sword in almost the same manner or causes the cathode side to fall quickly to eliminate the influence of the electric charge charged to the parasitic capacitance of the switching element on the low potential side, and to simultaneously operate both switching elements. An excessive short-circuit current due to ON is prevented, and therefore, an excessive short-circuit current due to stable and simultaneous ON does not flow, so that an inverter device with improved reliability can be provided. The inverter device can be separately excited according to an output signal of an oscillation circuit for driving a switching element provided in the inverter device.Furthermore, in a serial inverter, a high potential side required for separately excited control is provided. A level shift circuit that transmits a drive signal to the switching element, such as a photocoupler or a transformer, It becomes essential, in which an effect that the circuit is inexpensive and simplified.

また、請求項２では、高電位側のスイッチング素子の
制御端子と低電位側のスイッチング素子の間に、低電位
側のスイッチング素子にカソード側を接続した第２のダ
イオードで上記制御手段を構成していることで、ダイオ
ードという１つの部品構成で上記効果を容易に達成する
ことができるものである。According to a second aspect of the present invention, the control means is constituted by a second diode having a cathode connected to the low-potential-side switching element between the control terminal of the high-potential-side switching element and the low-potential-side switching element. By doing so, the above effect can be easily achieved with a single component configuration of a diode.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の実施例１のブロック回路図、第２図は
同上の動作波形図、第３図は同上の実施例２のブロック
回路図、第４図は同上の実施例３の具体回路図、第５図
は同上の実施例４の具体回路図、第６図は同上の動作波
形図、第７図は従来例のブロック回路図、第８図は同上
の動作波形図、第９図は同上の動作波形図である。 Ｅは直流電源、D₁はダイオード、S₁は高電位側のスイッ
チング素子、S₂は低電位側のスイッチング素子、D₃は第
２のダイオードである。FIG. 1 is a block circuit diagram of the first embodiment of the present invention, FIG. 2 is an operation waveform diagram of the above embodiment, FIG. 3 is a block circuit diagram of the above embodiment 2, and FIG. FIG. 5 is a specific circuit diagram of Example 4 of the above, FIG. 6 is an operation waveform diagram of the above example, FIG. 7 is a block circuit diagram of a conventional example, FIG. The figure is an operation waveform diagram of the above. E is a direct current power source, D ₁ a diode, the switching element S ₁ is high potential side, the S ₂ switching element on the low potential side, D ₃ is a second diode.

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H02M 7/42 - 7/98 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁶ , DB name) H02M 7/42-7/98

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】直流電源と並列に、高電位側のスイッチン
グ素子と、そのスイッチング素子と順方向となるダイオ
ードと、低電位側のスイッチング素子との直列回路を接
続し、上記ダイオードと低電位側のスイッチング素子の
接続点と高電位側のスイッチング素子の制御端子とを接
続し、両スイッチング素子を交互にオンオフ制御するよ
うにしたインバータ装置において、上記高電位側のスイ
ッチング素子がターンオフする時に、上記ダイオードの
アノードとカソードの２点の電位がほぼ同じように降下
若しくはカソード側を早く降下させる制御手段を備えた
ことを特徴とするインバータ装置。1. A series circuit of a high-potential-side switching element, a diode in the forward direction with the switching element, and a low-potential-side switching element is connected in parallel with the DC power supply. In the inverter device, which connects the connection point of the switching element and the control terminal of the switching element on the high potential side, and turns on and off the switching elements alternately, when the switching element on the high potential side is turned off, An inverter device comprising a control means for causing the potentials at two points of an anode and a cathode of a diode to fall in substantially the same manner or to quickly fall on a cathode side. 【請求項２】高電位側のスイッチング素子の制御端子と
低電位側のスイッチング素子の間に、低電位側のスイッ
チング素子にカソード側を接続した第２のダイオードで
上記制御手段を構成したことを特徴とする請求項１記載
のインバータ装置。2. The control means comprising a second diode having a cathode connected to the low-potential-side switching element, between the control terminal of the high-potential-side switching element and the low-potential-side switching element. The inverter device according to claim 1, wherein: