JP2865284B2 - 薄膜半導体デバイス - Google Patents
薄膜半導体デバイスInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、基板上に薄膜半導体素子を集積化した集積
回路、イメージセンサ、表示デバイス、バイオセンサ、
温度センサ、圧力センサなどの薄膜半導体デバイスに関
するものである。 従来の技術 基板上に複数種類の薄膜半導体素子を設けて有機的に
機能するデバイスは公知である。たとえば、石英ガラス
基板上に、600℃以上の熱CVDで製膜した多結晶シリコン
を用いたTFTによる駆動回路とスイッチ素子とを形成
し、さらに、300℃以下のプラズマCVDで製膜した非晶質
シリコンを用いたPINフォトダイオードアレイを形成し
接続した一次元イメージセンサが知られている。また、
ホウケイ酸ガラス基板上にプラズマCVDで１μｍ以上の
膜厚の非晶質シリコンの真性半導体層を持つPINフォト
ダイオードアレイを形成した後、0.3μｍ以下の膜厚の
非晶質シリコンの真性半導体層を持つTFTアレイをスイ
ッチ素子として形成した一次元イメージセンサなども知
られている。さらにTFTのソース電極およびドレイン電
極とオーミック接触を取るため製膜した薄い不純物半導
体層を電極形成時のフォトエッチング工程で除去するこ
とは、TFTの作製上必要であるため、従来より行なわれ
ている。 発明が解決しようとする問題点 従来の技術は、TFTとフォトダオードのような複数の
種類の素子を同一基板上に形成するのに、それぞれの素
子に対して製膜やフォトエッチングの工程を直列的にく
り返し行なうものであった。したがって工程数が非常に
多くなり、不良率が高く、また製造コストも高くなる第
１の欠点があった。また第２の欠点としては、後の製膜
工程で先に形成された素子の半導体薄膜が損傷を受け、
特性が劣化するという欠点があった。たとえば、TFTの
半導体膜をプラズマCVDで製膜する時、先に形成したフ
ォトダイオードの電極金属がプラズマのイオン衝撃によ
りフォトダイオードの半導体接合部に拡散して特性を劣
化させていた。 そこで、本発明は、このような従来技術における問題
点を解決することを目的とする。 問題点を解決するための手段 上記問題点を解決するため本発明は、基板上に、同時
に製膜した真性半導体層を有するとともに互いに接続さ
れて機能する複数種類の素子を形成し、前記素子のうち
少なくとも１種類のプレーナ型光導電素子の真性半導体
層を部分的に除去してその膜厚を0.02μｍ以上0.2μｍ
以下に小さくしたものである。 また本発明は、基板上に、同時に製膜した真性半導体
層を有するとともに互いに接続されて機能する複数種類
の素子を形成し、前記素子のうち少なくとも１種類の素
子の真性半導体層の膜厚を部分的に除去し、プラズマエ
ッチングによって部分的に除去した真性半導体層の表面
を大気中にさらすこと無く、その上にプラズマCVDで製
膜した絶縁保護膜を形成したものである。 さらに本発明は、基板上に、同時に製膜した真性半導
体層を有するとともに互いに接続されて機能する複数種
類の素子を形成し、前記素子のうち少なくとも１種類の
素子の真性半導体層の膜厚を部分的に除去し、レーザ光
を照射して結晶化処理されてなるものである。 作用 このような薄膜半導体デバイスは、複数の種類の素子
を同一基板上に形成するのにすべての素子をいずれも真
性半導体層を主とする素子で構成するとともに、この真
性半導体層を１回の製膜で同時に堆積し、その後、電極
などの形成の過程で、各素子が最適な膜厚になるよう真
性半導体層をエッチングによって部分的に除去すること
によって得られる。このような製法が可能な素子は、非
晶質半導体薄膜や多結晶シリコン半導体薄膜を用いたPI
N接合ダイオード、ショットキー接合型ダイオード、電
界効果型トランジスタや非晶質半導体の光導電素子など
を組み合わせたデバイスであり、真性半導体層としては
100ppm以下の微量のＰやＢなどを含む弱いＮ型や弱いＰ
型のように、Ｉ層と実質的に同じように機能する材料も
含まれる。非晶質半導体の中で最も良い素子特性が得ら
れるのは、光CVDやプラズマCVDで作製した水素化非晶質
シリコン、水素化非晶質ゲルマニウムなどであり、PIN
フォトダイオード、電界効果型トランジスタ、光導電素
子の３種類について、いずれも良好な素子を同時に形成
することができる。 このように本発明によると、真性半導体層を同時に製
膜することにより膜質の劣化や接合部の劣化の無い半導
体素子が同一基板上に形成され、膜厚を最適化するため
真性半導体層を部分的に除去していわゆる超薄膜化した
光導電素子は、電圧パルス応答と光パルス応答が速くな
り、イメージセンサなどに最適な薄膜半導体デバイスと
して機能する。 実施例 本発明の代表的な実施例の構造断面図を第１図に示
す。ホウケイ酸ガラスなどの透光性基板１の上に蒸着後
フォトエッチングしたCr,NiCr,Moなどのゲート電極２を
設け、その上にSi3N4,SiO2などのゲート絶縁膜３を設
け、このゲート絶縁膜３の近くに別にIn2O3,SnO2,ITO
（インジウム・スズ・オキサイド）などの透明電極４を
形成する。この上に光CVDやプラズマCVDによって厚さ0.
6μｍ〜２μｍの水素化非晶質シリコンの真性半導体層
５を製膜し、次に、この真性半導体層５とオーミック接
触するAl,Mg,Al−Mg合金などを真空蒸着した後フォトエ
ッチングして同時に形成した電界効果型トランジスタ
（FET）のドレイン電極６およびソース電極７と、ソー
ス電極７に連続したショットキー型フォトダイオードの
オーミック電極８とを設ける。フォトエッチングの工程
を減らすため、ソース電極７、ドレイン電極６、および
オーミック電極８をマスクとして真性半導体層をCF4とO
2の混合ガラス中でプラズマエッチングし、厚さ0.2μｍ
以下の超薄膜化真性半導体層９をゲート絶縁膜３の上に
形成する。さらにプラズマCVDやスパッタリングでSiO2,
Si3N4,SiO2とSi3N4の多層膜、シリコンオキシナイトラ
イドなどの絶縁保護膜10を全面に着け、Al配線用のコン
タクトホール11を設ける。 FETの活性層となる超薄膜化真性半導体層９は、製膜
の初期の高品質の半導体膜からなるため、キャリアの移
動度が大きく、ドレイン電流の大きいFETが得られる。
また初期の製膜速度を小さくして高品質化することもで
きる。しかし、層９の厚さが0.02μｍ以下に薄くなる
と、エッチングにより発生した界面準位によるキャリア
の再結合により移動度が減少するため、この超薄膜化真
性半導体層９の膜厚は0.02μ〜0.2μｍとなる必要があ
る。 界面準位を減少させる方法として、プラズマエッチン
グした超薄膜化真性半導体層９の表面を空気中にさらす
ことなく、同じプラズマCVD装置で連続してSiO2,Si3N4
などの絶縁保護膜10を形成することも有効である。原料
ガスはSiO2の場合はN2OとSiH4の混合ガスを用い、Si3N4
の場合はNH4やN2とSiH4の混合ガスを用いる。すると、R
Fグロー放電によりいずれも水素化された良質の絶縁保
護膜10が得られる。またプラズマエッチングした表面を
H2中の放電により水素プラズマ処理すれば、表面のSi原
子の未結合手が励起したＨ原子と結合して安定化し、界
面準位を減少させることができる。また、このような水
素プラズマ処理は、真性半導体層５のプラズマエッチン
グと連続して行なうことができる。非晶質シリコンから
なる超薄膜化真性半導体層９にArレーザやエキシマレー
ザを照射してレーザアニールすると、結晶化により約1c
m2/V・secの移動度が10〜200cm2/V・secに向上するほ
か、エッチングによって発生した歪と界面準位を除去で
きる効果が得られる。以上のような、水素プラズマ処
理、レーザアニール、連続した絶縁膜の形成プロセスな
どは、いずれも本発明による真性半導体層５の部分的除
去と組み合わせたときに効果が大きい。 オーミック電極８は透明電極４とともに真性半導体層
５をはさむサンドイッチ型のフォトダイオードを構成し
ている。すなわち、透明電極４と真性半導体層５の間の
ショットキバリアによる内部電界が発生する。透明電極
４を通して真性半導体層５に入射した光によって励起し
た電子は、オーミック電極８からソース電極７にたま
り、FETのスイッチ素子のオン・オフにより信号電流と
して読み出しができる。このため、第１図の実施例の素
子を複数個直線状に配列すれば、画像情報を時系列で読
み出す一次元イメージセンサとして機能する。本実施例
に示す薄膜のFETは飽和ドレイン電圧が大きいため、５
〜10Vの逆バイアス電圧をフォトダイオードに印加する
必要がある。また、安定な耐圧を得るため、真性半導体
層５は0.6μｍ〜２μｍの厚さが必要である。そこで超
薄膜化真性半導体層９の膜厚0.02μｍ〜0.1μｍと著し
く膜厚が異なるため、独立して膜厚を最適化できる本発
明が有効となる。多結晶Si薄膜を用いる場合も、ほぼ同
様の効果が得られる。 第２図は、IP接合またはIN接合を持つフォトダイオー
ドとFETを同時に形成した実施例を示すものである。こ
こでは、ゲート電極２と同じCrMoなどの金属蒸着膜でフ
ォトダイオードの下部電極12を形成して工程を減らすと
ともに、フォトダイオードの窓側の透明電極13とFETの
ソースまたはドレインとなる透明電極14,15を同時に形
成し、透明電極13,14,15と真性半導体層５との間に、安
定な拡散電位を得るため薄いＰ型またはＮ型の不純物半
導体層16,17を設けたものである。この不純物半導体層1
6,17のゲート部分は、真性半導体層５の一部を除去する
ときに同時に除かれる。 本実施例のものは、素子側から光を入射するため原稿
に接近して用いる完全密着型イメージセンサに応用で
き、FET部の真性半導体層５の超薄膜化によって、しゃ
光膜が無い場合でもFETが入射光の影響を受けないよう
にすることができる。また、不純物半導体層16,17と透
明電極13,14,15のような拡散しやすい原子を持つ層と
を、真性半導体層５の製膜の後の工程で形成するため、
拡散が起きず、真性半導体層５の膜質が改善され、フォ
トダイオードの暗電流の低減にも効果がある。下部電極
12にCrを用い、かつ真性半導体層５に水素非晶質シリコ
ンを用いる場合は、その間の電位障壁は比較的小さく、
良好である。 第３図は、フォトダイオードの下部電極とFETのゲー
ト電極を共通膜にして接続した実施例を示すものであ
る。本例によると、フォトダイオードの光電流をゲート
に蓄積し、これを増巾して信号処理することができる。
ここで18はゲート電極、19はソース電極、20はドレイン
電極、21は透明電極、22,23,24は不純物半導体層、25は
下部電極、26は絶縁膜、27は絶縁保護膜である。 第４図に示す実施例は、第１図のFETのソース電極７
に、電極30を対向させてギャップセルを形成し、超薄膜
化真性半導体層29を用いた高速光応答の光導電素子と、
超薄膜化真性半導体層28を用いたFETを、一つの基板上
に同時に形成し接続したデバイスに関するものである。
ここで、超薄膜化真性半導体層29の膜厚が0.1μｍ以下
になると0.3μｍの場合の約10倍に光応答を速くでき
る。本例によると、最も単純な工程で製造でき、受光素
子のショートもほとんど発生しない。また光は基板側と
素子側のどちら側からでも入射でき、読み取る原稿に受
光素子を近接させた２次元密着型イメージセンサなどに
も応用することが容易である。また超薄膜化真性半導体
層29の絶縁保護膜10として多孔質でしゃ光性の薄膜を用
いれば、表面吸着した水分により暗電流の変化する湿度
センサを実現することができるほかに、絶縁保護膜10と
して熱伝導率が良くしゃ光性の薄膜を用れば、温度上昇
による暗電流の増加を応用した温度センサアレイを実現
できるなどの利点がある。 発明の効果 以上のように本発明によれば、従来技術の欠点をすべ
て解決し、一つの基板上に複数の機能を持つ半導体素子
を少ない工程で形成できる。また、それぞれの半導体素
子の高耐圧化や高速応答などの性能を独立して高めるこ
とができる。さらに、素子形成過程での特性劣化を除く
ことができる。
回路、イメージセンサ、表示デバイス、バイオセンサ、
温度センサ、圧力センサなどの薄膜半導体デバイスに関
するものである。 従来の技術 基板上に複数種類の薄膜半導体素子を設けて有機的に
機能するデバイスは公知である。たとえば、石英ガラス
基板上に、600℃以上の熱CVDで製膜した多結晶シリコン
を用いたTFTによる駆動回路とスイッチ素子とを形成
し、さらに、300℃以下のプラズマCVDで製膜した非晶質
シリコンを用いたPINフォトダイオードアレイを形成し
接続した一次元イメージセンサが知られている。また、
ホウケイ酸ガラス基板上にプラズマCVDで１μｍ以上の
膜厚の非晶質シリコンの真性半導体層を持つPINフォト
ダイオードアレイを形成した後、0.3μｍ以下の膜厚の
非晶質シリコンの真性半導体層を持つTFTアレイをスイ
ッチ素子として形成した一次元イメージセンサなども知
られている。さらにTFTのソース電極およびドレイン電
極とオーミック接触を取るため製膜した薄い不純物半導
体層を電極形成時のフォトエッチング工程で除去するこ
とは、TFTの作製上必要であるため、従来より行なわれ
ている。 発明が解決しようとする問題点 従来の技術は、TFTとフォトダオードのような複数の
種類の素子を同一基板上に形成するのに、それぞれの素
子に対して製膜やフォトエッチングの工程を直列的にく
り返し行なうものであった。したがって工程数が非常に
多くなり、不良率が高く、また製造コストも高くなる第
１の欠点があった。また第２の欠点としては、後の製膜
工程で先に形成された素子の半導体薄膜が損傷を受け、
特性が劣化するという欠点があった。たとえば、TFTの
半導体膜をプラズマCVDで製膜する時、先に形成したフ
ォトダイオードの電極金属がプラズマのイオン衝撃によ
りフォトダイオードの半導体接合部に拡散して特性を劣
化させていた。 そこで、本発明は、このような従来技術における問題
点を解決することを目的とする。 問題点を解決するための手段 上記問題点を解決するため本発明は、基板上に、同時
に製膜した真性半導体層を有するとともに互いに接続さ
れて機能する複数種類の素子を形成し、前記素子のうち
少なくとも１種類のプレーナ型光導電素子の真性半導体
層を部分的に除去してその膜厚を0.02μｍ以上0.2μｍ
以下に小さくしたものである。 また本発明は、基板上に、同時に製膜した真性半導体
層を有するとともに互いに接続されて機能する複数種類
の素子を形成し、前記素子のうち少なくとも１種類の素
子の真性半導体層の膜厚を部分的に除去し、プラズマエ
ッチングによって部分的に除去した真性半導体層の表面
を大気中にさらすこと無く、その上にプラズマCVDで製
膜した絶縁保護膜を形成したものである。 さらに本発明は、基板上に、同時に製膜した真性半導
体層を有するとともに互いに接続されて機能する複数種
類の素子を形成し、前記素子のうち少なくとも１種類の
素子の真性半導体層の膜厚を部分的に除去し、レーザ光
を照射して結晶化処理されてなるものである。 作用 このような薄膜半導体デバイスは、複数の種類の素子
を同一基板上に形成するのにすべての素子をいずれも真
性半導体層を主とする素子で構成するとともに、この真
性半導体層を１回の製膜で同時に堆積し、その後、電極
などの形成の過程で、各素子が最適な膜厚になるよう真
性半導体層をエッチングによって部分的に除去すること
によって得られる。このような製法が可能な素子は、非
晶質半導体薄膜や多結晶シリコン半導体薄膜を用いたPI
N接合ダイオード、ショットキー接合型ダイオード、電
界効果型トランジスタや非晶質半導体の光導電素子など
を組み合わせたデバイスであり、真性半導体層としては
100ppm以下の微量のＰやＢなどを含む弱いＮ型や弱いＰ
型のように、Ｉ層と実質的に同じように機能する材料も
含まれる。非晶質半導体の中で最も良い素子特性が得ら
れるのは、光CVDやプラズマCVDで作製した水素化非晶質
シリコン、水素化非晶質ゲルマニウムなどであり、PIN
フォトダイオード、電界効果型トランジスタ、光導電素
子の３種類について、いずれも良好な素子を同時に形成
することができる。 このように本発明によると、真性半導体層を同時に製
膜することにより膜質の劣化や接合部の劣化の無い半導
体素子が同一基板上に形成され、膜厚を最適化するため
真性半導体層を部分的に除去していわゆる超薄膜化した
光導電素子は、電圧パルス応答と光パルス応答が速くな
り、イメージセンサなどに最適な薄膜半導体デバイスと
して機能する。 実施例 本発明の代表的な実施例の構造断面図を第１図に示
す。ホウケイ酸ガラスなどの透光性基板１の上に蒸着後
フォトエッチングしたCr,NiCr,Moなどのゲート電極２を
設け、その上にSi3N4,SiO2などのゲート絶縁膜３を設
け、このゲート絶縁膜３の近くに別にIn2O3,SnO2,ITO
（インジウム・スズ・オキサイド）などの透明電極４を
形成する。この上に光CVDやプラズマCVDによって厚さ0.
6μｍ〜２μｍの水素化非晶質シリコンの真性半導体層
５を製膜し、次に、この真性半導体層５とオーミック接
触するAl,Mg,Al−Mg合金などを真空蒸着した後フォトエ
ッチングして同時に形成した電界効果型トランジスタ
（FET）のドレイン電極６およびソース電極７と、ソー
ス電極７に連続したショットキー型フォトダイオードの
オーミック電極８とを設ける。フォトエッチングの工程
を減らすため、ソース電極７、ドレイン電極６、および
オーミック電極８をマスクとして真性半導体層をCF4とO
2の混合ガラス中でプラズマエッチングし、厚さ0.2μｍ
以下の超薄膜化真性半導体層９をゲート絶縁膜３の上に
形成する。さらにプラズマCVDやスパッタリングでSiO2,
Si3N4,SiO2とSi3N4の多層膜、シリコンオキシナイトラ
イドなどの絶縁保護膜10を全面に着け、Al配線用のコン
タクトホール11を設ける。 FETの活性層となる超薄膜化真性半導体層９は、製膜
の初期の高品質の半導体膜からなるため、キャリアの移
動度が大きく、ドレイン電流の大きいFETが得られる。
また初期の製膜速度を小さくして高品質化することもで
きる。しかし、層９の厚さが0.02μｍ以下に薄くなる
と、エッチングにより発生した界面準位によるキャリア
の再結合により移動度が減少するため、この超薄膜化真
性半導体層９の膜厚は0.02μ〜0.2μｍとなる必要があ
る。 界面準位を減少させる方法として、プラズマエッチン
グした超薄膜化真性半導体層９の表面を空気中にさらす
ことなく、同じプラズマCVD装置で連続してSiO2,Si3N4
などの絶縁保護膜10を形成することも有効である。原料
ガスはSiO2の場合はN2OとSiH4の混合ガスを用い、Si3N4
の場合はNH4やN2とSiH4の混合ガスを用いる。すると、R
Fグロー放電によりいずれも水素化された良質の絶縁保
護膜10が得られる。またプラズマエッチングした表面を
H2中の放電により水素プラズマ処理すれば、表面のSi原
子の未結合手が励起したＨ原子と結合して安定化し、界
面準位を減少させることができる。また、このような水
素プラズマ処理は、真性半導体層５のプラズマエッチン
グと連続して行なうことができる。非晶質シリコンから
なる超薄膜化真性半導体層９にArレーザやエキシマレー
ザを照射してレーザアニールすると、結晶化により約1c
m2/V・secの移動度が10〜200cm2/V・secに向上するほ
か、エッチングによって発生した歪と界面準位を除去で
きる効果が得られる。以上のような、水素プラズマ処
理、レーザアニール、連続した絶縁膜の形成プロセスな
どは、いずれも本発明による真性半導体層５の部分的除
去と組み合わせたときに効果が大きい。 オーミック電極８は透明電極４とともに真性半導体層
５をはさむサンドイッチ型のフォトダイオードを構成し
ている。すなわち、透明電極４と真性半導体層５の間の
ショットキバリアによる内部電界が発生する。透明電極
４を通して真性半導体層５に入射した光によって励起し
た電子は、オーミック電極８からソース電極７にたま
り、FETのスイッチ素子のオン・オフにより信号電流と
して読み出しができる。このため、第１図の実施例の素
子を複数個直線状に配列すれば、画像情報を時系列で読
み出す一次元イメージセンサとして機能する。本実施例
に示す薄膜のFETは飽和ドレイン電圧が大きいため、５
〜10Vの逆バイアス電圧をフォトダイオードに印加する
必要がある。また、安定な耐圧を得るため、真性半導体
層５は0.6μｍ〜２μｍの厚さが必要である。そこで超
薄膜化真性半導体層９の膜厚0.02μｍ〜0.1μｍと著し
く膜厚が異なるため、独立して膜厚を最適化できる本発
明が有効となる。多結晶Si薄膜を用いる場合も、ほぼ同
様の効果が得られる。 第２図は、IP接合またはIN接合を持つフォトダイオー
ドとFETを同時に形成した実施例を示すものである。こ
こでは、ゲート電極２と同じCrMoなどの金属蒸着膜でフ
ォトダイオードの下部電極12を形成して工程を減らすと
ともに、フォトダイオードの窓側の透明電極13とFETの
ソースまたはドレインとなる透明電極14,15を同時に形
成し、透明電極13,14,15と真性半導体層５との間に、安
定な拡散電位を得るため薄いＰ型またはＮ型の不純物半
導体層16,17を設けたものである。この不純物半導体層1
6,17のゲート部分は、真性半導体層５の一部を除去する
ときに同時に除かれる。 本実施例のものは、素子側から光を入射するため原稿
に接近して用いる完全密着型イメージセンサに応用で
き、FET部の真性半導体層５の超薄膜化によって、しゃ
光膜が無い場合でもFETが入射光の影響を受けないよう
にすることができる。また、不純物半導体層16,17と透
明電極13,14,15のような拡散しやすい原子を持つ層と
を、真性半導体層５の製膜の後の工程で形成するため、
拡散が起きず、真性半導体層５の膜質が改善され、フォ
トダイオードの暗電流の低減にも効果がある。下部電極
12にCrを用い、かつ真性半導体層５に水素非晶質シリコ
ンを用いる場合は、その間の電位障壁は比較的小さく、
良好である。 第３図は、フォトダイオードの下部電極とFETのゲー
ト電極を共通膜にして接続した実施例を示すものであ
る。本例によると、フォトダイオードの光電流をゲート
に蓄積し、これを増巾して信号処理することができる。
ここで18はゲート電極、19はソース電極、20はドレイン
電極、21は透明電極、22,23,24は不純物半導体層、25は
下部電極、26は絶縁膜、27は絶縁保護膜である。 第４図に示す実施例は、第１図のFETのソース電極７
に、電極30を対向させてギャップセルを形成し、超薄膜
化真性半導体層29を用いた高速光応答の光導電素子と、
超薄膜化真性半導体層28を用いたFETを、一つの基板上
に同時に形成し接続したデバイスに関するものである。
ここで、超薄膜化真性半導体層29の膜厚が0.1μｍ以下
になると0.3μｍの場合の約10倍に光応答を速くでき
る。本例によると、最も単純な工程で製造でき、受光素
子のショートもほとんど発生しない。また光は基板側と
素子側のどちら側からでも入射でき、読み取る原稿に受
光素子を近接させた２次元密着型イメージセンサなどに
も応用することが容易である。また超薄膜化真性半導体
層29の絶縁保護膜10として多孔質でしゃ光性の薄膜を用
いれば、表面吸着した水分により暗電流の変化する湿度
センサを実現することができるほかに、絶縁保護膜10と
して熱伝導率が良くしゃ光性の薄膜を用れば、温度上昇
による暗電流の増加を応用した温度センサアレイを実現
できるなどの利点がある。 発明の効果 以上のように本発明によれば、従来技術の欠点をすべ
て解決し、一つの基板上に複数の機能を持つ半導体素子
を少ない工程で形成できる。また、それぞれの半導体素
子の高耐圧化や高速応答などの性能を独立して高めるこ
とができる。さらに、素子形成過程での特性劣化を除く
ことができる。
【図面の簡単な説明】
第１図〜第４図は、本発明の第１〜第４の実施例を示す
構造断面図である。 １……透光性基板、５……真性半導体層、9,28,29……
超薄膜化真性半導体層、10……絶縁保護膜、13,14,15,2
1……透明電極、16,17,24……不純物半導体層
構造断面図である。 １……透光性基板、５……真性半導体層、9,28,29……
超薄膜化真性半導体層、10……絶縁保護膜、13,14,15,2
1……透明電極、16,17,24……不純物半導体層
フロントページの続き
(56)参考文献 特開 昭60−74673（ＪＰ，Ａ)
特開 昭58−178564（ＪＰ，Ａ)
特開 昭54−130883（ＪＰ，Ａ)
特開 昭60−136259（ＪＰ，Ａ)
特開 昭57−91517（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.6，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 27/146
Claims (1)
- (57)【特許請求の範囲】 １．基板上に、同時に製膜した真性半導体層を有すると
ともに互いに接続されて機能する複数種類の素子を形成
し、前記素子のうち少なくとも１種類のプレーナ型光導
電素子の真性半導体層を部分的に除去してその膜厚を0.
02μｍ以上0.2μｍ以下に小さくしたことを特徴とする
薄膜半導体デバイス。 ２．基板上に、同時に製膜した真性半導体層を有すると
ともに互いに接続されて機能する複数種類の素子を形成
し、前記素子のうち少なくとも１種類の素子の真性半導
体層の膜厚を部分的に除去し、プラズマエッチングによ
って部分的に除去した真性半導体層の表面を大気中にさ
らすこと無く、その上にプラズマCVDで製膜した絶縁保
護膜を形成したことを特徴とする薄膜半導体デバイス。 ３．基板上に、同時に製膜した真性半導体層を有すると
ともに互いに接続されて機能する複数種類の素子を形成
し、前記素子のうち少なくとも１種類の素子の真性半導
体層の膜厚を部分的に除去し、レーザ光を照射して結晶
化処理されてなることを特徴とする薄膜半導体デバイ
ス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052310A JP2865284B2 (ja) | 1986-03-10 | 1986-03-10 | 薄膜半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61052310A JP2865284B2 (ja) | 1986-03-10 | 1986-03-10 | 薄膜半導体デバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62209862A JPS62209862A (ja) | 1987-09-16 |
| JP2865284B2 true JP2865284B2 (ja) | 1999-03-08 |
Family
ID=12911208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61052310A Expired - Lifetime JP2865284B2 (ja) | 1986-03-10 | 1986-03-10 | 薄膜半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865284B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331168A (ja) * | 1986-07-25 | 1988-02-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPH0690372B2 (ja) * | 1987-08-26 | 1994-11-14 | シャープ株式会社 | 液晶表示素子 |
| JPH01217421A (ja) * | 1988-02-26 | 1989-08-31 | Seikosha Co Ltd | 非晶質シリコン薄膜トランジスタアレイ基板およびその製造方法 |
| JPH06101563B2 (ja) * | 1988-07-19 | 1994-12-12 | 工業技術院長 | 薄膜電界効果トランジスタとその製造方法 |
| JP2978176B2 (ja) * | 1989-03-23 | 1999-11-15 | 松下電器産業株式会社 | アクティブマトリクス基板の製造方法及び表示装置の製造方法 |
| WO1992006490A1 (en) * | 1990-10-05 | 1992-04-16 | General Electric Company | Device self-alignment by propagation of a reference structure's topography |
| JP4961111B2 (ja) * | 2005-02-28 | 2012-06-27 | 富士フイルム株式会社 | 光電変換膜積層型固体撮像素子とその製造方法 |
Family Cites Families (7)
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| JPS5791517A (en) * | 1980-11-28 | 1982-06-07 | Toshiba Corp | Manufacture of semiconductor device |
| JPS58178564A (ja) * | 1982-04-13 | 1983-10-19 | Seiko Epson Corp | 薄膜トランジスタ |
| JP2530117B2 (ja) * | 1983-05-06 | 1996-09-04 | セイコーエプソン株式会社 | 薄膜トランジスタの製造方法 |
| JPS60136259A (ja) * | 1983-12-24 | 1985-07-19 | Sony Corp | 電界効果型トランジスタの製造方法 |
| JPS6142961A (ja) * | 1984-08-07 | 1986-03-01 | Matsushita Electric Ind Co Ltd | 薄膜電界効果トランジスタとその製造方法 |
| JPH0732245B2 (ja) * | 1986-01-24 | 1995-04-10 | キヤノン株式会社 | フオトセンサの製造方法 |
-
1986
- 1986-03-10 JP JP61052310A patent/JP2865284B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62209862A (ja) | 1987-09-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
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