JP2865026B2

JP2865026B2 - 比較器

Info

Publication number: JP2865026B2
Application number: JP7188301A
Authority: JP
Inventors: 寛長谷川
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 1999-03-08
Anticipated expiration: 2014-03-08
Also published as: US5821780A; JPH0918300A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は比較器に関し、特に低電
圧動作に好適な比較器に関する。

【０００２】

【従来の技術】近年、低電源電圧で動作できる高速で低
消費電力な、差動動作型の比較器が必要になっている。
この種の比較器は、比較器応用装置、例えばＡ／Ｄ変換
器やメモリ等、比較器を応用した集積回路にも用いられ
る。

【０００３】従来、差動動作型の比較器としては、以下
の方法がよく知られている。図６に、従来の差動増幅器
（アンプ）を用いた比較器の構成を示す。

【０００４】図６を参照して、この比較器は、第１の入
力電圧Ｖ１と第２の基準電圧Ｖ１ｒの差電圧（＝Ｖ１−
Ｖ１ｒ）と、第２の入力電圧Ｖ２と第２の基準電圧Ｖ２
ｒの差電圧（＝Ｖ２−Ｖ２ｒ）と、の大小を比較し、比
較結果に応じてデジタル値“１”または“０”を出力す
るものであり、差動動作を行なう比較器である。

【０００５】すなわち、図６を参照して、第１の入力電
圧Ｖ１と第１の基準電圧Ｖ１ｒとはそれぞれ第１、第２
のスイッチＳＷ１、ＳＷ２を介して節点Ｎ１に共通接続
され、第２の入力電圧Ｖ２と第２の基準電圧Ｖ２ｒとは
それぞれ第３、第４のスイッチＳＷ３、ＳＷ４を介して
節点Ｎ２に共通接続され、節点Ｎ１、Ｎ２はそれぞれ第
１、第２のコンデンサＣ１、Ｃ２を介して節点Ｎ３、Ｎ
４に接続され、節点Ｎ３、Ｎ４は差動増幅器（ＡＭＰ）
601の差動入力端子に接続され、差動増幅器（ＡＭＰ）6
01の差動出力端Ｎ５、Ｎ６は、第３、第４のコンデンサ
Ｃ３、Ｃ４を介して節点Ｎ７、Ｎ８にそれぞれ接続され
ると共に、第５、第６のスイッチＳＷ５、ＳＷ６を介し
て節点Ｎ３、Ｎ４に帰還され、節点Ｎ７、Ｎ８は差動ラ
ッチ回路（ＤＬＡＴ）602に接続されると共に、第７、
第８のスイッチＳＷ７、ＳＷ８を介して所定のバイアス
電位に接続される。

【０００６】差動動作は、同相のノイズに対して強いと
いう特徴がある。しかし、実際には、第１の基準電圧Ｖ
１ｒと第２の基準電圧Ｖ２ｒを等しくすれば、内部回路
が差動構成であっても、見かけ上、第１の入力電圧Ｖ１
と第２の入力電圧Ｖ２の大小を比較することになる。こ
こでは、以下説明の簡単化のため、第１の基準電圧Ｖ１
ｒと第２の基準電圧Ｖ２ｒとを等しくし、ともに基準電
圧Ｖｃｏｍとする。

【０００７】図６を参照して、従来の比較器の動作を以
下に説明する。

【０００８】まず、比較準備期間（オートゼロ期間）
に、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ６、ＳＷ
７、ＳＷ８はオン状態（「導通状態」あるいは「閉状
態」ともいう）とし、スイッチＳＷ２、ＳＷ４はオフ状
態（「非導通状態」あるいは「開状態」ともいう）とす
る。

【０００９】差動増幅器601には、スイッチＳＷ５、Ｓ
Ｗ６により帰還がかかり、その入力電圧（節点Ｎ３、Ｎ
４の電位）と出力電圧（節点Ｎ５、Ｎ６の電位）が等し
くなるように、入力電圧はバイアスされる。

【００１０】第１、第２のコンデンサＣ１、Ｃ２にはそ
れぞれ第１、第２の入力電圧Ｖ１、Ｖ２の電圧成分が充
電される。

【００１１】同時に、差動増幅器（ＡＭＰ）601のオフ
セット電圧があれば、第１〜第４のコンデンサＣ１〜Ｃ
４に充電される。

【００１２】次に、比較期間に、スイッチＳＷ１、ＳＷ
３、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８はオフし、スイッ
チＳＷ２、ＳＷ４はオンする。

【００１３】すると、差動増幅器（ＡＭＰ）601の２つ
の入力電圧は、そのバイアス点からそれぞれ差電圧ΔＶ
１（＝Ｖ１−Ｖｃｏｍ）、および差電圧ΔＶ２（＝Ｖ２
−Ｖｃｏｍ）だけコンデンサＣ１、Ｃ２の容量結合を介
して変化する。

【００１４】このとき、差動増幅器（ＡＭＰ）601は、
ΔＶ１−ΔＶ２の差電圧を次段の差動ラッチ（ＤＬＡ
Ｔ）602が動作できるよう十分に増幅する。

【００１５】この十分に増幅された出力は、第３、第４
のコンデンサＣ３、Ｃ４の容量結合を介して差動ラッチ
（ＤＬＡＴ）602に入力され、差動ラッチ602は相補のデ
ジタル値Ｑ、ＱＢを出力する。

【００１６】なお、ここではスイッチＳＷ１、ＳＷ３
と、スイッチＳＷ２、ＳＷ４とのオン／オフを逆にして
も同様の比較動作をする。また、コンデンサの容量結合
は差電圧信号変化分しか伝えないため、オートゼロ期間
に充電された差動増幅器のオフセット電圧はキャンセル
される。

【００１７】

【発明が解決しようとする課題】しかしながら、図６に
示した前記従来の比較器には以下のような問題点があっ
た。

【００１８】まず、前記従来例では、差動動作を実現す
るために差動増幅器を用いているが、電源電圧が低下す
ると差動増幅器の増幅度や動作速度等の特性が大きく劣
化する。

【００１９】これは、差動増幅器が、電源と接地間にト
ランジスタを多数段縦積みにした構成とされ、低電圧動
作時には１つのトランジスタに十分な電圧がかからない
ことによる。そのため、差動増幅器による比較器は、低
電源電圧では十分な分解能が得られないという問題があ
る。

【００２０】また、差動増幅器は、電流源により常に電
流を消費しており（例えば差動対トランジスタの共通接
続点は定電流源に接続される）、このため消費電力が大
きいという問題もある。

【００２１】さらに、図６に示すように、前記従来の比
較器では、オートゼロ期間にスイッチを用いて帰還をか
けて動作バイアス点を決めているが、このような動作バ
イアス点の設定方式の場合、低電源電圧では、スイッチ
の導通抵抗（オン抵抗）が非常に大きいため、オートゼ
ロ期間として長い時間期間が必要とされ、このため比較
器の動作速度が大きく低下するという問題がある。

【００２２】従って、本発明の目的は、上記問題点を解
消し、低電源電圧でも高速に動作し、かつ低消費電力な
差動動作の比較器を提供することにある。

【００２３】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、第１の入力信号をサンプリングする第１
のサンプリング手段と、該サンプリングされた第１の入
力信号電圧を増幅する第１の増幅手段と、第２の入力信
号をサンプリングする第２のサンプリング手段と、該サ
ンプリングされた第２の入力信号電圧を増幅する第２の
増幅手段と、前記サンプリングされた前記第１、第２の
電圧を所定のパルス電圧により前記第１、第２の増幅手
段の所定の動作点領域にまで変位させる制御手段と、を
備え、前記第１、第２の増幅手段の出力をラッチして出
力することを特徴とする比較器を提供する。

【００２４】本発明は、好ましくは、前記第１の入力信
号として、第１の入力電圧と第１の基準電圧とが供給さ
れ、前記第１のサンプリング手段が、前記第１の入力電
圧と前記第１の基準電圧との差分を出力し、前記第２の
入力信号として、第２の入力電圧と第２の基準電圧とが
供給され、前記第２のサンプリング手段が、前記第２の
入力電圧と前記第２の基準電圧との差分を出力すること
を特徴とする。

【００２５】また、本発明は、好ましくは、前記第１、
第２の増幅手段がともに反転増幅器（「第１、第２の反
転増幅器」という）からなり、前記第１の反転増幅器の
出力端が容量を介して第２の反転増幅器の入力端に帰還
されると共に、前記第２の反転増幅器の出力端が容量を
介して前記第１の反転増幅器の入力端に帰還されること
を特徴とする。

【００２６】さらに、本発明は、好ましくは、前記第
１、第２の反転増幅器がともに、トランジスタと、該ト
ランジスタの出力端のプリチャージを制御するスイッチ
からなり、該トランジスタがオン状態時にプリチャージ
された該トランジスタの出力端の電荷を放電するように
動作することを特徴とする。

【００２７】そして、本発明は、好ましくは、前記第１
の基準電圧と前記第２の基準電圧とを互いに同一電位と
したことを特徴とする。

【００２８】本発明は、好ましくは、前記第１、第２の
サンプリング手段がともに、所定のバイアス電位にリセ
ットされた後、第１及び第２のスイッチの開閉により入
力電圧と基準電圧との差電圧をサンプリングするコンデ
ンサを備え、所定のバイアス電位にリセットされた前記
第１、第２の増幅手段の入力端に対して、前記入力電圧
と前記基準電圧との差電圧に対応する電圧変化を伝達す
るスイッチをそれぞれ備え、前記第１、第２の増幅手段
の入力端がそれぞれ所定の容量を介してパルス電圧源に
接続されてなることを特徴とする。

【００２９】また、本発明は、第１の入力電圧端子（Ｖ
１）と、該第１の入力電圧端子に一側が接続された第１
のスイッチ（ＳＷ１ａ）と、第１の基準電圧端子（Ｖ１
ｒ）と、該第１の基準電圧端子に一側が接続された第２
のスイッチ（ＳＷ２ａ）と、前記第１のスイッチと前記
第２のスイッチとの他側に共通接続された第１のコンデ
ンサ（Ｃ１ａ）と、前記第１のコンデンサ（Ｃ１ａ）の
他端と、第１バイアス電圧源（Ｖｂ１）を接続する第３
のスイッチ（ＳＷ３ａ）と、前記第１のコンデンサ（Ｃ
１ａ）の他端と、第２バイアス電圧源（Ｖｂ２）に一端
が接続された第５のスイッチ（ＳＷ５ａ）の他端と、を
接続する第４のスイッチ（ＳＷ４ａ）と、前記第５のス
イッチ（ＳＷ５ａ）の他端とパルス電圧源（Ｖｓｔｅ
ｐ）とを接続する第２のコンデンサ（Ｃ２ａ）と、前記
第５のスイッチ（ＳＷ５ａ）の他端と前記第２のコンデ
ンサ（Ｃ２ａ）の接続点（節点Ｎ３ａ）を入力とする第
１の増幅手段（ＡＭＰ１ａ）と、第２の入力電圧端子
（Ｖ２）と、該第２の入力電圧端子に一側が接続された
第６のスイッチ（ＳＷ１ｂ）と、第２の基準電圧端子
（Ｖ２ｒ）と、該第２の基準電圧端子に一側が接続され
た第７のスイッチ（ＳＷ２ｂ）と、前記第６のスイッチ
（ＳＷ１ｂ）と前記第７のスイッチ（ＳＷ２ｂ）との他
側に共通接続された第３のコンデンサ（Ｃ１ｂ）と、前
記第３のコンデンサ（Ｃ１ｂ）の他端と、前記第１バイ
アス電圧源（Ｖｂ１）を接続する第８のスイッチ（ＳＷ
３ｂ）と、前記第３のコンデンサ（Ｃ１ｂ）の他端と、
前記第２バイアス電圧源（Ｖｂ２）に一端が接続された
第１０のスイッチ（ＳＷ５ｂ）の他端とを接続する第９
のスイッチ（ＳＷ４ｂ）と、前記第１０のスイッチ（Ｓ
Ｗ５ｂ）の他端と前記パルス電圧源とを接続する第４の
コンデンサ（Ｃ２ｂ）と、前記第１０のスイッチ（ＳＷ
５ｂ）の他端と前記第４のコンデンサ（Ｃ２ｂ）の接続
点（節点Ｎ３ｂ）を入力とする第２の増幅手段（ＡＭＰ
１ｂ）と、前記第１の増幅手段（ＡＭＰ１ａ）の出力端
と前記節点（Ｎ３ｂ）を接続する第５のコンデンサ（Ｃ
３ｂ）と、前記第２の増幅手段（ＡＭＰ１ｂ）の出力端
と前記節点（Ｎ３ａ）を接続する第６のコンデンサ（Ｃ
３ａ）と、前記第１及び第２の増幅手段（ＡＭＰ１ａ、
ＡＭＰ１ｂ）の出力端を差動入力とする差動ラッチ手段
と、を有することを特徴とする比較器を提供する。な
お、要素に後続する括弧内の名称は、本発明を明瞭化さ
せるために挿入されたものであり、本発明を何等限定す
るものではない。

【００３０】本発明は、好ましくは、前記第１の増幅手
段（ＡＭＰ１ａ）が、前記節点（Ｎ３ａ）を入力とする
第１のトランジスタ（Ｔ１ａ）と、前記第１のトランジ
スタ（Ｔ１ａ）の出力と第３バイアス電圧源を接続する
第１１のスイッチ（ＳＷ６ａ）と、からなり、前記第２
の増幅手段（ＡＭＰ１ｂ）が、前記節点（Ｎ３ｂ）を入
力とする第２のトランジスタ（Ｔ１ｂ）と、前記第２の
トランジスタ（Ｔ１ｂ）の出力と前記第３バイアス電圧
源を接続する第１２のスイッチ（ＳＷ６ｂ）と、からな
ることを特徴とする。

【００３１】そして、本発明は、好ましくは、前記第１
のトランジスタ（Ｔ１ａ）の出力と第４バイアス電圧源
を接続する第７のコンデンサ（Ｃ４ａ）と、前記第２の
トランジスタ（Ｔ１ｂ）の出力と前記第４バイアス電圧
源を接続する第８のコンデンサ（Ｃ４ｂ）と、を有する
ことを特徴とする。

【００３２】さらに、本発明は、好ましくは、前記第
３、第８のスイッチ（ＳＷ３ａ、ＳＷ３ｂ）の組と、前
記第５、第１０のスイッチ（ＳＷ５ａ、ＳＷ５ｂ）の組
について、いずれか一方の組で代用することを特徴とす
る。

【００３３】また、本発明は、好ましくは、前記各スイ
ッチが、ＭＩＳ電界効果トランジスタで構成されたこと
を特徴とする。

【００３４】本発明は、好ましくは、前記増幅手段（Ａ
ＭＰ１ａ、ＡＭＰ１ｂ）が、バイポーラトランジスタを
含むことを特徴とする。

【００３５】本発明は、前記比較器をダミー比較器とし
て備え、前記ダミー比較器の前記第１の入力電圧と前記
第２の入力電圧の差電圧は所望の最小分解能電圧に設定
され、且つ前記第１、第２の基準電圧は共に前記第２の
入力電圧に共通接続され、前記ダミー比較器の出力を入
力とし、該出力の反転を検出した際にカウンタにおける
クロックの計数を停止する計数制御回路を備え、前記カ
ウンタは所定の制御信号により前記クロックの計数を開
始し、更に、前記カウンタの出力を入力とするＤ／Ａ変
換器を備え、前記Ｄ／Ａ変換器から出力される電圧に基
づき電源電圧が可変されるドライバ回路から前記ダミー
比較器に前記パルス電圧が供給され、前記パルス電圧の
振幅を調整することを特徴とする比較器の調整回路を提
供する。

【００３６】

【作用】本発明の原理・作用を以下に説明する。なお、
以下では本発明の好適な態様を示す図１を参照する。

【００３７】第１の入力電圧（Ｖ１）の信号経路とし
て、第１のスイッチ（ＳＷ１ａ）と第２のスイッチ（Ｓ
Ｗ２ａ）と第１のコンデンサ（Ｃ１ａ）と第３のスイッ
チ（ＳＷ３ａ）により、第１の入力電圧（Ｖ１）と第１
の基準電圧（Ｖ１ｒ）との差電圧ΔＶａを第１バイアス
電圧源（Ｖｂ１）の電圧を基準電位にして生成する。

【００３８】第５のスイッチ（ＳＷ５ａ）により第２の
コンデンサ（Ｃ２ａ）の一端は第２バイアス電圧源（Ｖ
ｂ２）の電圧にリセットされる。

【００３９】第４のスイッチ（ＳＷ４ａ）により上記の
差電圧ΔＶａを第２のコンデンサ（Ｃ２ａ）の一端の電
圧に加算した後、パルス電圧源（Ｖｓｔｅｐ）のパルス
電圧（またはステップ状電圧）を第２のコンデンサ（Ｃ
２ａ）の他端に印加し、第２のコンデンサ（Ｃ２ａ）の
一端の電位を増幅手段（ＡＭＰ１ａ）の動作点にレベル
シフトする。

【００４０】差動動作のために、第２の入力電圧（Ｖ
２）も上記第１の入力電圧（Ｖ１）の信号経路と同様に
して構成される（なお、第２の入力電圧経路は参照符号
において「ｂ」で第１の入力電圧経路と区別されてい
る）。

【００４１】第１のスイッチ（ＳＷ１ｂ）と第２のスイ
ッチ（ＳＷ２ｂ）と第１のコンデンサ（Ｃ１ｂ）と第３
のスイッチ（ＳＷ３ｂ）により、第２の入力電圧（Ｖ
２）と第２の基準電圧（Ｖ２ｒ）との差電圧ΔＶｂを第
１バイアス電圧源（Ｖｂ１）の電圧を基準電位にして生
成する。

【００４２】第５のスイッチ（ＳＷ５ｂ）により第２の
コンデンサ（Ｃ２ｂ）の一端は第２バイアス電圧源（Ｖ
ｂ２）の電圧にリセットされる。

【００４３】第４のスイッチ（ＳＷ４ｂ）により上記の
差電圧ΔＶｂを第２のコンデンサ（Ｃ２ｂ）の一端の電
圧に加算した後、パルス電圧源（Ｖｓｔｅｐ）のパルス
電圧（またはステップ状電圧）を第２のコンデンサ（Ｃ
２ｂ）の他端に印加し、第２のコンデンサ（Ｃ２ｂ）の
一端の電位を増幅手段（ＡＭＰ１ｂ）の動作点にレベル
シフトする。

【００４４】本発明によれば、パルス電圧源（Ｖｓｔｅ
ｐ）のパルス電圧（またはステップ状電圧）を用いて比
較すべき差電圧ΔＶａ、ΔＶｂをそれぞれ増幅手段（Ａ
ＭＰ１ａ、ＡＭＰ１ｂ）の動作点へレベルシフトするの
で、オートゼロ動作が不要となり高速動作できる。

【００４５】差電圧ΔＶａとΔＶｂの大小関係により、
パルス電圧源（Ｖｓｔｅｐ）によるレベルシフト中およ
びレベルシフト後、増幅手段（ＡＭＰ１ａ、ＡＭＰ１
ｂ）の出力間に増幅された電圧差が生じる。

【００４６】増幅手段（ＡＭＰ１ａ、ＡＭＰ１ｂ）の出
力を差動ラッチ回路（ＤＬＡＴ）に入力し、比較結果に
応じたデジタル値Ｑ、ＱＢを得る。

【００４７】第３のコンデンサ（Ｃ３ａ、Ｃ３ｂ）は、
増幅手段（ＡＭＰ１ａ、ＡＭＰ１ｂ）の出力間の電圧差
（節点Ｎ４ａ、Ｎ４ｂ間の電位）を入力にフィードバッ
クして、さらに電圧差を大きくするようにはたらく。た
だし、この第３のコンデンサ（Ｃ３ａ、Ｃ３ｂ）の容量
成分がなくとも比較器として動作できる。

【００４８】本発明（請求項３、４）の作用を以下に説
明する。

【００４９】図２を参照して、本発明においては、上記
第１、第２の増幅手段をトランジスタとスイッチで構成
し、ダイナミック動作のインバータを構成している。す
なわち、上記増幅手段（ＡＭＰ１ａ）を第１のトランジ
スタ（Ｔ１ａ）と第６のスイッチ（ＳＷ６ａ）で構成
し、上記増幅手段（ＡＭＰ１ｂ）を第１のトランジスタ
（Ｔ１ｂ）と第６のスイッチ（ＳＷ６ｂ）で構成する。

【００５０】第４バイアス電圧源についた第４ａコンデ
ンサと第４ｂコンデンサはダイナミック動作に必要なコ
ンデンサ成分で、ふつう寄生容量で代用される。第３バ
イアス電圧源はダイナミック動作のためのプリチャージ
電圧を与える。

【００５１】本発明は結合コンデンサとパルス電圧によ
り増幅器の最適な動作点へ差電圧成分をレベルシフトす
るので、増幅器としてオートゼロ動作の困難なダイナミ
ック動作のインバータを用いることができる。

【００５２】ダイナミック動作のインバータにより、こ
の増幅回路は入力容量が小さく高速であり、充電電流と
放電電流以外の電流消費はないので低消費電力である。

【００５３】また、このインバータの入力トランジスタ
は出力端子の電荷を放電するだけに使用されるのでトラ
ンジスタの縦積み個数を最小で１個にすることができ、
低電源電圧動作できる。

【００５４】請求項４に記載の本発明の作用を以下に説
明する。

【００５５】上記スイッチＳＷ３ａ、ＳＷ３ｂの役割
は、スイッチＳＷ５ａ、ＳＷ５ｂで代用でき、逆にスイ
ッチＳＷ５ａ、ＳＷ５ｂの役割は、スイッチＳＷ３ａ、
ＳＷ３ｂで代用できる。この結果、スイッチの寄生容量
を低減することができ、比較器の動作速度を向上でき
る。

【００５６】請求項５に記載の発明の作用を以下に説明
する。

【００５７】請求項１〜４のいずれか１に記載の比較器
において、スイッチをＭＩＳＦＥＴで構成することによ
り、容易に理想的なスイッチが得られる。また、増幅手
段ＡＭＰ１ａ、ＡＭＰ１ｂの入力トランジスタをバイポ
ーラトランジスタで構成することにより、バイポーラト
ランジスタのもつ高精度な素子精度と高い伝達コンダク
タンスを利用できる。

【００５８】

【実施例】図面を参照して、本発明の実施例を以下に説
明する。なお、本実施例は、差動型構成とされるため、
説明の明瞭のため、第１の入力電圧（Ｖ１）の信号経路
の各要素の参照符号は、名前の末尾に「ａ」を付加し、
第２の入力電圧（Ｖ２）の信号経路の参照符号は、各要
素の名前の末尾に「ｂ」を付加して区別し（例えば「Ｓ
Ｗ１ａ」と「ＳＷ１ｂ」）、要素名（例えば「ＳＷ
１」）は、第１、第２の入力電圧の信号経路について同
一のものを用いるものとする。

【００５９】

【実施例１】図１に本発明の一実施例の構成を示す。

【００６０】図１を参照して、本実施例に係る比較器
は、第１の入力電圧Ｖ１と第１の基準電圧Ｖ１ｒとの差
電圧ΔＶａ（＝Ｖ１−Ｖ１ｒ）と、第２の入力電圧Ｖ２
と第２の基準電圧Ｖ２ｒとの差電圧ΔＶｂ（＝Ｖ２−Ｖ
２ｒ）の大小を比較判定し、その結果に応じてデジタル
値Ｑ、ＱＢを出力する。

【００６１】基準電圧Ｖ１ｒとＶ２ｒを共通の基準電圧
Ｖｃｏｍにすることで、第１の入力電圧Ｖ１と第２の入
力電圧Ｖ２を直接比較できる。差動ラッチデジタル出力
Ｑ、ＱＢは相補出力であり、判定結果が有効なときに互
いに逆のデジタル値を出力する。

【００６２】図１を参照して、第１の入力電圧Ｖ１の信
号経路として、第１の入力電圧Ｖ１と第１の基準電圧Ｖ
１ｒはそれぞれ第１、第２のスイッチＳＷ１ａ、ＳＷ２
ａを介して第１の節点Ｎ１ａに接続され、第１の節点Ｎ
１ａは第１のコンデンサＣ１ａを介して第２の節点Ｎ２
ａに接続され、第２の節点Ｎ２ａは第３のスイッチＳＷ
３ａを介して第１のバイアス電源Ｖｂ１に接続されると
共に、第４のスイッチＳＷ４ａを介して第３の節点Ｎ３
ａに接続され、第３の節点Ｎ３ａには第５のスイッチＳ
Ｗ５ａを介して第２のバイアス電源Ｖｂ２に接続される
と共に、第２のコンデンサＣ２ａの一側端子が接続さ
れ、第２のコンデンサＣ２ａの他側端子はパルス電源
（Ｖｓｔｅｐ）に接続されている。第３の節点Ｎ３ａは
増幅手段（ＡＭＰ１ａ）101に接続され、増幅手段（Ａ
ＭＰ１ａ）101の出力（第４の節点Ｎ４ａ）が差動ラッ
チ（ＤＬＡＴ）103の一の入力端に接続される。

【００６３】差動動作のために、第２の入力電圧Ｖ２も
上記第１の入力電圧Ｖ１の信号経路と同様にして構成さ
れる。第２の入力電圧Ｖ２と第２の基準電圧Ｖ２ｒは、
それぞれ第１、第２のスイッチＳＷ１ｂ、ＳＷ２ｂを介
して第１の節点Ｎ１ｂに接続され、第１の節点Ｎ１ｂは
第１のコンデンサＣ１ｂを介して第２の節点Ｎ２ｂに接
続され、第２の節点Ｎ２ｂは第３のスイッチＳＷ３ｂを
介して第１のバイアス電源Ｖｂ１に接続されると共に、
第４のスイッチＳＷ４ｂを介して第３の節点Ｎ３ｂに接
続され、第３の節点Ｎ３ｂには第５のスイッチＳＷ５ｂ
を介して第２のバイアス電源Ｖｂ２に接続されると共
に、第２のコンデンサＣ２ｂの一側端子が接続され、第
２のコンデンサＣ２ｂの他側端子はパルス電源（Ｖｓｔ
ｅｐ）に接続されている。第３の節点Ｎ３ｂは増幅手段
（ＡＭＰ１ｂ）102に接続され、増幅手段（ＡＭＰ１
ｂ）102の出力（第４の節点Ｎ４ｂ）が差動ラッチ（Ｄ
ＬＡＴ）103の一の入力端に接続される。

【００６４】第３のコンデンサＣ３ａ、Ｃ３ｂは増幅手
段ＡＭＰ１ａ、ＡＭＰ１ｂの出力Ｎ４ａ、Ｎ４ｂを相手
の入力端である節点Ｎ３ｂ、節点Ｎ３ａに帰還する。

【００６５】図１を参照して、図１の比較器の動作を以
下に説明する。

【００６６】期間Ｔ１では、第１のスイッチＳＷ１ａ、
ＳＷ１ｂと、第３のスイッチＳＷ３ａ、ＳＷ３ｂをオン
することにより、第２の節点Ｎ２ａ、Ｎ２ｂを第１のバ
イアス電圧Ｖｂ１でリセット（初期化）するとともに、
入力電圧Ｖ１、Ｖ２をそれぞれ第１のコンデンサＣ１
ａ、Ｃ１ｂに充電してサンプリングする。

【００６７】期間Ｔ２では、第２のスイッチＳＷ２ａ、
ＳＷ２ｂをオン、第１のスイッチＳＷ１ａ、ＳＷ１ｂ
と、第３のスイッチＳＷ３ａ、ＳＷ３ｂをオフすること
により、基準電圧Ｖ１ｒ、Ｖ２ｒがそれぞれ第１のコン
デンサＣ１ａ、Ｃ１ｂに印加され、第２の節点Ｎ２ａ、
Ｎ２ｂにはそれぞれ差電圧ΔＶａ（＝Ｖ１−Ｖ１ｒ）と
差電圧ΔＶｂ（＝Ｖ２−Ｖ２ｒ）分の電圧変化が生じ
る。

【００６８】また、期間Ｔ１または期間Ｔ２の間に、第
５のスイッチＳＷ５ａ、ＳＷ５ｂにより第３の節点Ｎ３
ａ、Ｎ３ｂは第２のバイアス電圧Ｖｂ２でリセットされ
る。

【００６９】もし、期間Ｔ１、Ｔ２の後に、第４のスイ
ッチＳＷ４ａ、ＳＷ４ｂをオンすると差電圧ΔＶａ、Δ
Ｖｂ分はそれぞれ第３の節点Ｎ３ａと第３の節点Ｎ３ｂ
に電圧変化ΔＶａ１、ΔＶｂ１を生じさせる。

【００７０】このとき、差電圧ΔＶａ、ΔＶｂの大小関
係は、ΔＶａ１、ΔＶｂ１と変化しても保持される。

【００７１】この電圧変化ΔＶａ１、ΔＶｂ１を後述の
期間Ｔ３で比較することもできるが、特に第１、第２の
バイアス電圧Ｖｂ１、Ｖｂ２を個別に設ける必要がなけ
れば、第１、第２のバイアス電圧Ｖｂ１、Ｖｂ２をとも
にＶｃとして互いに一致させることができる。なお、単
一のバイアス電源とした方が実際的であるため、以下で
は、第１、第２のバイアス電圧Ｖｂ１、Ｖｂ２を共通バ
イアス電圧Ｖｃとして一致させた場合を例に説明する。

【００７２】第１、第２のバイアス電圧Ｖｂ１、Ｖｂ２
をＶｃとして互いに一致させたときには、期間Ｔ１で第
４のスイッチＳＷ４ａ、ＳＷ４ｂをオンすることで、第
２の節点Ｎ２ａ、Ｎ２ｂと、第３の節点Ｎ３ａ、Ｎ３ｂ
を共通電圧Ｖｃでリセットできる。

【００７３】また、第３のスイッチＳＷ３ａ、ＳＷ３ｂ
と第５のスイッチＳＷ５ａ、ＳＷ５ｂのいずれか一方の
スイッチを不要にすることができる。

【００７４】期間Ｔ１、Ｔ２の間、第４のスイッチＳＷ
４ａ、ＳＷ４ｂをオンしていることにより、第３の節点
Ｎ３ａ、Ｎ３ｂ（または第２の節点Ｎ２ａ、Ｎ２ｂ）の
電圧変化ΔＶａ１、ΔＶｂ１はそれぞれ近似的に次式
（１）で与えられる。

【００７５】

【数１】

【００７６】ただし、上式（１）において、容量Ｃｐ１
ａ、Ｃｐ１ｂは第３の節点Ｎ３ａ、Ｎ３ｂと第２の節点
Ｎ２ａ、Ｎ２ｂにそれぞれ付加されている寄生コンデン
サ容量を示している。

【００７７】期間Ｔ３では、第４のスイッチＳＷ４ａ、
ＳＷ４ｂをオフした後、パルス電圧源Ｖｓｔｅｐにより
パルス電圧（ステップ状電圧）Ｖｓｔｅｐを第２のコン
デンサＣ２ａ、Ｃ２ｂのそれぞれの一側端に与えること
により、第３の節点Ｎ３ａ、Ｎ３ｂの電圧はステップ電
圧変化ΔＶｓｔｅｐ分だけ共通バイアス電圧Ｖｃからレ
ベルシフトする。

【００７８】このとき、第３の節点Ｎ３ａとＮ３ｂの電
圧は、好ましくは、電圧変化ΔＶａ１とΔＶｂ１の大小
関係を保持したまま、増幅手段ＡＭＰ１ａ、ＡＭＰ１ｂ
の最適な動作点Ｖａｍｐまで速やかにレベルシフトされ
る。

【００７９】このときの第３の節点Ｎ３ａ、Ｎ３ｂの電
圧Ｖ（Ｎ３ａ）、Ｖ（Ｎ３ａ）は近似的に次式（２）で
与えられる。

【００８０】

【数２】

【００８１】ただし、上式（２）において、Ｃｐ２ａ、
Ｃｐ２ｂは第３の節点Ｎ３ａ、Ｎ３ｂに付加されている
寄生コンデンサ容量を示している。

【００８２】したがって、上式（２）により、レベルシ
フト後のＶ（Ｎ３ａ）、Ｖ（Ｎ３ｂ）が増幅手段ＡＭＰ
１ａ、ＡＭＰ１ｂの最適な動作点Ｖａｍｐ付近になるよ
うに各パラメータを設定できる。例えば、パルス電圧Ｖ
ｓｔｅｐとして特別な電圧信号源を用意するかわりに、
デジタル信号の制御クロック信号を用いることもでき
る。

【００８３】第４のスイッチＳＷ４ａ、ＳＷ４ｂをオフ
した後、パルス電圧Ｖｓｔｅｐを与えることにより、上
式（２）の右辺第１項の分母に第１のコンデンサＣ１
ａ、Ｃ１ｂの影響が入らなくなり、ΔＶｓｔｅｐ信号の
伝達効率を改善している。

【００８４】また、第４のスイッチＳＷ４ａ、ＳＷ４ｂ
をオフすることにより、この時点で次の動作における第
２の節点Ｎ２ａ、Ｎ２ｂのリセットを第３のスイッチＳ
Ｗ３ａ、ＳＷ３ｂにより開始することができ、高速動作
の場合に都合がよい。

【００８５】期間Ｔ３において、レベルシフト中または
その後、電圧変化ΔＶａ１とΔＶｂ１との大小関係によ
り、増幅手段ＡＭＰ１ａ、ＡＭＰ１ｂの間の出力電圧差
は増幅度分の差を生じる。

【００８６】ここで、増幅手段として、第１、第２の反
転増幅器ＡＭＰ１ａ、ＡＭＰ１ｂを用い、第１の反転増
幅器ＡＭＰ１ａの出力を第２の反転増幅器ＡＭＰ１ｂの
入力へ、第２の反転増幅器ＡＭＰ１ｂの出力を第１の反
転増幅器ＡＭＰ１ａの入力へ、それぞれ第３の結合コン
デンサＣ３ｂ、Ｃ３ａを用いてフィードバックすると、
反転増幅器ＡＭＰ１ａとＡＭＰ１ｂの間の出力電圧差は
さらに拡大される。

【００８７】これらの第３の結合コンデンサＣ３ｂ、Ｃ
３ａは寄生容量により代用可能である。

【００８８】また、第３の結合コンデンサＣ３ｂ、Ｃ３
ａの容量成分を設けなくても、比較器としては動作可能
である。

【００８９】差動ラッチ（ＤＬＡＴ）103の入力オフセ
ットが無視できるほど十分増幅された反転増幅器ＡＭＰ
１ａとＡＭＰ１ｂの間の出力電圧差により差動ラッチ
（ＤＬＡＴ）103を駆動し、デジタル相補出力Ｑ、ＱＢ
を得る。

【００９０】ここで、本実施例の比較器の制約として、
差電圧ΔＶａ（＝Ｖ１−Ｖ１ｒ）と差電圧ΔＶｂ（＝Ｖ
２−Ｖ２ｒ）において、その両方がともに大きすぎる場
合に、その差電圧を増幅手段ＡＭＰ１ａ、ＡＭＰ１ｂの
最適な動作点Ｖａｍｐにレベルシフトすることができな
くなることが挙げられる。

【００９１】しかしながら、比較器を使った多くの応用
では、通常、入力電圧Ｖ１と入力電圧Ｖ２のどちらか一
方は既知の比較参照用電圧であるため、基準電圧Ｖ１ｒ
またはＶ２ｒのどちらか一方の設定を適切に行うことに
より、上記の制約は実用上問題にならない。

【００９２】

【実施例２】図２に本発明の第２の実施例の構成を示
す。

【００９３】本実施例は、図１の前記第１の実施例の増
幅手段ＡＭＰ１ａをトランジスタＴ１ａとスイッチＳＷ
６ａ、増幅手段ＡＭＰ１ｂをトランジスタＴ１ｂとスイ
ッチＳＷ６ｂによる、ダイナミック動作のインバータで
構成したものである。

【００９４】結合コンデンサとパルス電圧により増幅手
段ＡＭＰ１ａ、ＡＭＰ１ｂの最適な動作点へ差電圧成分
をレベルシフトするように構成されるため、増幅器とし
てオートゼロ動作の困難なダイナミック動作のインバー
タを用いることができる。

【００９５】図２においては、第４のコンデンサＣ４
ａ、Ｃ４ｂは図示されていないが、これはダイナミック
動作に必要なコンデンサ（容量）成分は、通常、寄生容
量で代用されるためである。

【００９６】インバータを構成するトランジスタＴ１
ａ、Ｔ１ｂのコレクタ端子に第６スイッチＳＷ６ａ、Ｓ
Ｗ６ｂを介して接続される第３バイアス電圧源Ｖｂ３
は、ダイナミック動作のためのプリチャージ電圧を与え
る。

【００９７】ダイナミック動作のインバータにより、増
幅回路は入力容量が小さく動作が高速であり、充電電流
と放電電流以外の電流消費はないので低消費電力であ
る。

【００９８】また、このインバータの入力トランジスタ
は出力端子の電荷を放電するだけに用いられるため、ト
ランジスタの縦積み個数を最小で１個（スイッチの個数
は含まない）にすることができ、低電源電圧動作でき
る。

【００９９】本実施例では、インバータのトランジスタ
Ｔ１ａ、Ｔ１ｂとしてバイポーラトランジスタを用いて
いるが、電界効果型トランジスタ（ＦＥＴ）等も用いる
ことができる。

【０１００】

【実施例３】図３に本発明の第３の実施例の構成を示
す。

【０１０１】本実施例においては、図２に示した前記実
施例のさらに詳細な構成例を示すものである。

【０１０２】図３を参照して、本実施例は、図２のスイ
ッチと差動ラッチＤＬＡＴをＭＯＳＦＥＴで構成し、増
幅段のトランジスタＴ１ａ、Ｔ１ｂをバイポーラトラン
ジスタで構成したものである。このような構成は、Ｂｉ
ＣＭＯＳプロセス技術等で作製することができる。

【０１０３】本実施例の比較器はバイポーラトランジス
タとＭＯＳＦＥＴの特徴をうまく活用している。これ
は、ＭＯＳＦＥＴは理想的なスイッチ特性を有している
一方、バイポーラトランジスタは高いトランスコンダク
タンス（高ｇｍ）と高い素子精度を有しているためであ
る。

【０１０４】また、バイポーラトランジスタはＭＯＳＦ
ＥＴよりも電力を消費すると考えられがちであるが、本
実施例では、バイポーラトランジスタＴ１ａ、Ｔ１ｂは
プリチャージされた電荷の放電動作にのみ用いられてい
るため、消費電力の増加はない。

【０１０５】また、パルス電圧Ｖｓｔｅｐによるレベル
シフト以前では、バイポーラトランジスタＴ１ａ、Ｔ１
ｂのベース電圧はバイポーラトランジスタの順方向バイ
アス電圧Ｖ_F以下であるため、ベース電流の影響を受け
ない。

【０１０６】入力電圧範囲を広くとれるように、図２の
第１のスイッチＳＷ１ａはＮチャネルＭＯＳＦＥＴＭ
Ｎ１ａとＰチャネルＭＯＳＦＥＴＭＰ１ａからなる相
補型アナログスイッチ（「パストランジスタ」ともい
う）を用いている。第１のスイッチＳＷ１ｂ、第２のス
イッチＳＷ２ａ、ＳＷ２ｂも同様にして、ＭＮ１ｂとＭ
Ｐ１ｂ、ＭＮ２ａとＭＰ２ａ、ＭＮ２ｂとＭＰ２ｂのア
ナログスイッチからなる。

【０１０７】第２の節点Ｎ２ａ、Ｎ２ｂと第３の節点Ｎ
３ａ、Ｎ３ｂのリセット用バイアス電圧として接地電位
（ＧＮＤ）を用いている。

【０１０８】この結果、図２の第３のスイッチＳＷ３
ａ、ＳＷ３ｂ、第４のスイッチＳＷ４ａ、ＳＷ４ｂ、第
５のスイッチＳＷ５ａ、ＳＷ５ｂはすべてＮチャネルＭ
ＯＳＦＥＴで構成することが可能とされ、寄生容量を低
減している。

【０１０９】また、第３のスイッチＳＷ３ａ、ＳＷ３ｂ
の役割を第５のスイッチＳＷ５ａ、ＳＷ５ｂで代用する
ことができ、第３のスイッチＳＷ３ａ、ＳＷ３ｂを取り
去った場合、さらに寄生容量を低減することができる。

【０１１０】図３には、図２の差動ラッチＤＬＡＴの詳
細な構成の一例も示してある。

【０１１１】この差動ラッチは、ＭＯＳＦＥＴであるＭ
Ｎ１０ａ、ＭＮ１０ｂ、ＮＭ１１ａ、ＭＮ１１ｂ、ＭＮ
１２ａ、ＭＮ１２ｂ、ＭＰ１３ａ、ＭＰ１３ｂ、ＭＰ１
４ａ、ＭＰ１４ｂと、インバータＩＮＶ１０ａ、ＩＮＶ
１０ｂ、ＩＮＶ１１ａ、ＩＮＶ１１ｂと、論理積（ＡＮ
Ｄ）ゲートＡＮＤ１０ａ、ＡＮＤ１０ｂとから構成され
ている。

【０１１２】ＭＯＳＦＥＴＭＮ１０ａ、ＭＮ１０ｂは
差動ラッチの入力トランジスタである。入力（ゲート電
位）がＭＯＳＦＥＴＭＮ１０ａ、ＭＮ１０ｂのしきい
値電圧Ｖｔより大きいとき、（ＭＮ１０ａの入力電圧）
＞（ＭＮ１０ｂの入力電圧）ならばラッチ出力Ｑは
“１”、ＱＢは“０”となり、（ＭＮ１０ａの入力電
圧）＜（ＭＮ１０ｂの入力電圧）ならばラッチ出力Ｑは
“０”、ＱＢは“１”となる。

【０１１３】ＭＯＳＦＥＴＭＮ１２ａ、ＭＮ１２ｂ
と、ＭＯＳＦＥＴＭＰ１３ａ、ＭＰ１３ｂは、両方と
もオフ（非導通）することで差動ラッチをリセット状態
にし、両方ともオン（導通）することで差動ラッチをラ
ッチ状態にする。

【０１１４】ＭＯＳＦＥＴＭＮ１２ａ、ＭＮ１２ｂ
と、ＭＯＳＦＥＴＭＰ１３ａ、ＭＮ１３ｂがオンのと
き、ＭＯＳＦＥＴＭＮ１１ａ、ＭＮ１１ｂは互いにそ
れぞれの入出力を接続した２つのインバータによるラッ
チを構成し、ＭＯＳＦＥＴＭＰ１４ａ、ＭＰ１４ｂも
互いにそれぞれの入出力を接続した２つのインバータに
よるラッチを構成する。

【０１１５】インバータＩＮＶ１０ａはラッチの出力を
バッファ（増強）する。

【０１１６】インバータＩＮＶ１１ａ、ＩＮＶ１１ｂと
論理積回路ＡＮＤ１０ａ、ＡＮＤ１０ｂは差動出力Ｑ、
ＱＢがともに“１”のとき（例えばリセットのとき）、
出力Ｑ、ＱＢを“０”にする。

【０１１７】図４に、図３に示す本実施例に係る比較器
の各節点の動作波形を説明するためのタイミングチャー
トの一例を示す。

【０１１８】図４において、Ｐ１、Ｐ１Ｂは第１のスイ
ッチ（ＭＯＳＦＥＴＭＮ１ａ、ＭＰ１ａからなる相補
型アナログスイッチと、ＭＯＳＦＥＴＭＮ１ｂ、ＭＰ
１ｂからなる相補型スイッチ）のオン／オフ、Ｐ２、Ｐ
２Ｂは第２のスイッチ（ＭＯＳＦＥＴＭＮ２ａ、ＭＰ
２ａからなる相補型アナログスイッチと、ＭＯＳＦＥＴ
ＭＮ２ｂ、ＭＰ２ｂからなる相補型スイッチ）のオン
／オフ、Ｐ３は第３のＮ型ＭＯＳＦＥＴスイッチＭＮ３
ａ、ＭＮ３ｂのオン／オフ、Ｐ４は第４のＮ型ＭＯＳＦ
ＥＴスイッチＭＮ４ａ、ＭＮ４ｂのオン／オフ、Ｐ５は
第５のＮ型ＭＯＳＦＥＴスイッチＭＮ５ａ、ＭＮ５ｂの
オン／オフ、Ｐ６は第６のＰ型ＭＯＳＦＥＴスイッチＭ
Ｐ６ａ、ＭＰ６ｂのオン／オフ、Ｐ７は差動ラッチ回路
におけるＭＯＳＦＥＴスイッチＭＮ１２ａ、ＭＮ１２
ｂ、ＭＰ１３ａ、ＭＰ１３ｂのオン／オフを制御するク
ロック信号である。Ｐ１Ｂ、Ｐ２ＢはそれぞれＰ１、Ｐ
２の反転（逆相）クロック信号である。

【０１１９】期間Ｔは１回の比較動作の１周期である。
期間Ｔ１では、入力電圧Ｖ１、Ｖ２のサンプリングと各
端子（節点）のリセットを行う。

【０１２０】期間Ｔ２では、差電圧ΔＶａ（＝Ｖ１−Ｖ
１ｒ）と、差電圧ΔＶｂ（＝Ｖ２−Ｖ２ｒ）を上式
（１）にしたがって、ΔＶａ１、ΔＶｂ１として生成す
る。

【０１２１】期間Ｔ３ではパルス電圧源のパルス電圧Ｖ
ｓｔｅｐにより、上式（２）にしたがって第３の節点Ｎ
３ａ、Ｎ３ｂの電圧Ｖ（Ｎ３ａ）、Ｖ（Ｎ３ａ）をトラ
ンジスタＴ１ａ、Ｔ１ｂの最適な動作点、すなわちしき
い値電圧Ｖｔ近くまでレベルシフトし、第４の節点Ｎ４
ａの電圧Ｖ（Ｎ４ａ）と第４の節点Ｎ４ｂの電圧Ｖ（Ｎ
４ｂ）との電圧差を増幅、拡大し、差動ラッチを駆動し
て比較判定出力Ｑ、ＱＢを得る。

【０１２２】図４では、Ｐ１〜Ｐ７、Ｑ、ＱＢはデジタ
ル信号、パルス電圧Ｖｓｔｅｐと第４の節点Ｎ４ａ、Ｎ
４ｂの電圧Ｖ（Ｎ４ａ）、Ｖ（Ｎ４ｂ）はアナログ信号
として概略を示してある。

【０１２３】この場合のＶ（Ｎ４ａ）、Ｖ（Ｎ４ｂ）、
Ｑ、ＱＢは、入力信号が、Ｖ１＞Ｖ２のときの波形であ
る。

【０１２４】Ｖ１＞Ｖ２のとき、期間３のパルス電圧Ｖ
ｓｔｅｐ印加後は、はじめＶ（Ｎ３ａ）＜Ｖ（Ｎ３ｂ）
であるため、トランジスタＴ１ａ、Ｔ１ｂのディスチャ
ージ（放電）は、トランジスタＴ１ａよりもトランジス
タＴ１ｂのほうが大きく、第４の節点Ｎ４ａの電圧Ｖ
（Ｎ４ａ）より第４の節点Ｎ４ｂの電圧Ｖ（Ｎ４ｂ）の
ほうが速く下降する。

【０１２５】フィードバックコンデンサＣ３ａ、Ｃ３ｂ
により、第４の節点Ｎ４ａの電圧Ｖ（Ｎ４ａ）と第４の
節点Ｎ４ｂの電圧Ｖ（Ｎ４ｂ）の差はさらに拡大する。

【０１２６】この結果、差動ラッチの入力トランジスタ
ＭＮ１０ａ、ＭＮ１０ｂにおいて、トランジスタＭＮ１
０ａよりトランジスタＭＮ１０ｂのほうが早くオフする
ため、Ｑは“１”、ＱＢは“０”となる。

【０１２７】なお、図４のタイミングチャートは一例で
あり、例えばＰ３はＰ５と同一にすることもできるし、
各クロック信号Ｐ１〜Ｐ７のタイミングを少しずらして
スイッチに起因する誤差を小さくすることもできる。

【０１２８】また、Ｐ１とＰ２を逆にして、基準電圧Ｖ
１ｒ、Ｖ２ｒを先にサンプリングし、その後入力電圧Ｖ
１、Ｖ２をサンプリングしてもよい。ただし、この場
合、Ｑ、ＱＢが逆になる。

【０１２９】

【実施例４】図５に、本発明に係る比較器のためのパル
ス制御回路の一実施例を示す。

【０１３０】上述したように本発明に係る比較器は、パ
ルス電圧Ｖｓｔｅｐが必要とされる。このパルス電圧Ｖ
ｓｔｅｐを、上記実施例で説明した比較器の外部（すな
わち比較器を用いた応用装置の外部）から直接供給して
もよいが、このパルス電圧Ｖｓｔｅｐは、増幅器のしき
い値電圧付近または動作点付近に正確にレベルシフトす
るための電圧であり、比較器の性能を最大限に活用する
ためには、パルス電圧Ｖｓｔｅｐの電圧精度が要求され
る。

【０１３１】パルス電圧Ｖｓｔｅｐの電圧は、上式
（２）より決定できるが、製造プロセス変動などによ
り、Ｃ２ａ、Ｃ２ｂ、Ｃ３ａ、Ｃ３ｂ、Ｃｐ２ａ、Ｃｐ
２ｂなどが変化すると、電圧Ｖｓｔｅｐを調整する必要
がある。

【０１３２】しかし、比較器応用装置に調整用のダミー
比較器を設けてその出力を観測しながら装置の外部から
パルス電圧Ｖｓｔｅｐを調整するのは、調整の手間がか
かる。

【０１３３】図５では、パルス電圧Ｖｓｔｅｐの調整を
比較器応用装置内で自動調整するための一実施例であ
る。

【０１３４】図５を参照して、パルス制御回路は、応用
装置で用いられる単数または複数の比較器（ＣＭＰ）50
1と、比較器（ＣＭＰ）501と同様のダミー比較器（ＤＵ
ＭＣＭＰ）502と、それらにパルス電圧を供給する駆動
回路（ＩＮＶＰ）503と、駆動回路（ＩＮＶＰ）503のた
めに駆動基準電圧Ｖｓｔｅｐを供給する可変電圧電源
（ＶＶＳ）504と、可変電圧電源（ＶＶＳ）504の制御電
圧Ｖｒｅｆを出力するＤ／Ａ変換器（ＤＡＣ）505と、
ダミー比較器（ＤＵＭＣＭＰ）502の出力Ｑにより計数
動作を制御され計数結果をＤ／Ａ変換器（ＤＡＣ）505
に供給する計数制御回路（ＣＮＴＬ）506とから構成さ
れている。計数制御回路（ＣＮＴＬ）506はカウンタ507
（ＣＮＴ）と、フリップフロップ（ＦＦ）508と分周回
路509と、インバータ（ＰＲＳ）510、アンドゲート511
から構成されている。

【０１３５】図５の詳細を以下に説明する。

【０１３６】本実施例では、比較器としては、図３に示
す前記第３の実施例のものを用いるものと仮定する。ま
た、Ｄ／Ａ変換器（ＤＡＣ）505としては抵抗ストリン
グＤ／Ａ変換器等を用いることができる。

【０１３７】校正リセット信号ＣＡＬＲＳＴによりカウ
ンタ（ＣＮＴ）507とフリップフロップ（ＦＦ）508をリ
セットする。

【０１３８】カウンタ（ＣＮＴ）507の初期値データ
は、Ｄ／Ａ変換器（ＤＡＣ）505に入力され、可変電圧
電源（ＶＶＳ）504の入力制御電圧Ｖｒｅｆが発生す
る。

【０１３９】この例では、可変電圧電源（ＶＶＳ）504
は降圧電源であり、電源電圧Ｖｄｄより低い電圧を発生
する。

【０１４０】可変電圧電源（ＶＶＳ）504は、差動増幅
器ＯＰＡＭＰとトランジスタＭＰにより出力電圧Ｖｓｔ
ｅｐが入力制御電圧Ｖｒｅｆと等しくなるように動作す
る。

【０１４１】可変電圧電源（ＶＶＳ）504の出力Ｖｓｔ
ｅｐは駆動用インバータ（ＩＮＶＰ）503の電源電圧と
なるので、駆動用インバータ（ＩＮＶＰ）503の入力に
通常の振幅Ｖｄｄのクロック信号ＣＬＫを入力すると、
駆動用インバータ（ＩＮＶＰ）503の出力振幅はＶｓｔ
ｅｐとなり、比較器（ＣＭＰ）501とダミー比較器（Ｄ
ＵＭＣＭＰ）502へ供給される。

【０１４２】ダミー比較器（ＤＵＭＣＭＰ）502の入力
には必要な最小分解能の電圧ｄＶを与えておく。

【０１４３】カウンタ（ＣＮＴ）507の初期値データと
して可変電圧電源（ＶＶＳ）504が発生するＶｓｔｅｐ
を低めにしておくと、十分なレベルシフトがされないた
めに、ダミー比較器（ＤＵＭＣＭＰ）502は動作せず、
そのデジタル出力Ｑは“０”のままである。すると、比
較動作に同期したクロック信号ＳＹＳＣＬＫを分周回路
（ＰＲＳ）509で分周したクロック信号が、カウンタ
（ＣＮＴ）507に入力され、カウンタ（ＣＮＴ）507の出
力データはＤ／Ａ変換器（ＤＡＣ）505の出力Ｖｒｅｆ
をＤ／Ａ変換器（ＤＡＣ）505の１ＬＳＢ分の電圧だけ
上昇させるように変化する。

【０１４４】この結果、パルス電圧ＶｓｔｅｐはＤ／Ａ
変換器（ＤＡＣ）505の１ＬＳＢ分の電圧だけ上昇す
る。

【０１４５】このようにして、ダミー比較器（ＤＵＭＣ
ＭＰ）502が正常動作してデジタル出力Ｑが“１”とな
るまでカウンタ（ＣＮＴ）507の出力データは変化を続
け、パルス電圧Ｖｓｔｅｐは少しずつ上昇する。

【０１４６】そして、パルス電圧Ｖｓｔｅｐが適切な電
圧に到達してダミー比較器（ＤＵＭＣＭＰ）502の出力
Ｑが“１”を出力するようになると、フリップフロップ
（ＦＦ）508の出力Ｑが“１”になることにより、カウ
ンタ（ＣＮＴ）507へのクロック信号がゲートされて停
止し、カウント動作も停止する。

【０１４７】以上の動作により、パルス電圧Ｖｓｔｅｐ
が適切な電圧に調整され、すべての比較器（ＣＭＰ）に
供給される。

【０１４８】再調整を要する場合には、校正リセット信
号ＣＡＬＲＳＴにより再リセットすればよい。

【０１４９】比較動作に同期したクロック信号ＳＹＳＣ
ＬＫを分周するのはＤＡＣや可変電圧電源（ＶＶＳ）50
4に要求されるセトリング時間を緩和するためである。

【０１５０】また、上記各実施例に係る比較器は半導体
集積回路のメモリのセンスアンプとしても用いることが
できる。すなわち、メモリセルの差動セル信号である差
動のビット線信号対を本実施例に係る比較器の入力電圧
Ｖ１、Ｖ２として入力し、基準電圧Ｖ１ｒ、Ｖ２ｒとし
てビット線のプリチャージ電圧を与えることにより、本
実施例の比較器は、メモリセル信号を増幅しメモリの記
憶していたデジタル値を検出するためのセンスアンプと
して用いられる。

【０１５１】この場合、比較器の動作期間Ｔ１でＶ１
ｒ、Ｖ２ｒをサンプリングし、期間Ｔ２でＶ１、Ｖ２を
サンプリングすると動作速度を速くできる。

【０１５２】以上、本発明を上記実施例に即して説明し
たが、本発明は上記態様にのみ限定されず、本発明の原
理に準ずる各種態様を含むことは勿論である。

【０１５３】

【発明の効果】以上説明したように、本発明の比較器に
よれば、結合コンデンサとパルス電圧により増幅器の最
適な動作点へ差電圧成分をレベルシフトするように構成
したことにより、差動増幅器のようなオートゼロ動作が
不要とされると共に、低電源電圧でも高速に動作すると
いう利点を有する。

【０１５４】また、本発明の比較器は、結合コンデンサ
とパルス電圧により増幅器の最適な動作点へ差電圧成分
をレベルシフトするように構成したため、増幅器として
オートゼロ動作の困難なダイナミック動作のインバータ
を用いることができ、低電源電圧で動作し、かつ低消費
電力化を好適に達成する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の第２の実施例の構成を示す図である。

【図３】本発明の第３の実施例の構成を示す図である。

【図４】本発明の第３の実施例の動作の一例を説明する
タイミングチャートである。

【図５】本発明の一実施例に係るパルス制御回路の構成
を示す図である。

【図６】従来例を示す図である。

【符号の説明】

101、102、ＡＭＰ１ａ、ＡＭＰ１ｂ増幅手段または反
転増幅器 103、602、ＤＬＡＴ差動ラッチ 501ＣＭＰ比較器 502、ＤＵＭＣＭＰダミー比較器 503、ＩＮＶＰパルス駆動インバータ 504、ＶＶＳ可変電圧電源 505、ＤＡＣＤ／Ａ変換器 506、ＣＮＴＬ計数制御回路 507、ＣＮＴカウンタ 508、ＦＦフリップフロップ 509、ＰＲＳ分周回路 510 インバータ 511 アンドゲート 601、ＡＭＰ差動増幅器ＡＮＤ１０ａ、ＡＮＤ１０ｂ論理積（ＡＮＤ）ゲートＣ１ａ〜Ｃ３ａ、Ｃ１ｂ〜Ｃ３ｂ、Ｃ１〜Ｃ４コンデ
ンサＣＡＬＲＳＴ校正リセット信号ＩＮＶ１０ａ、ＩＮＶ１１ａ、ＩＮＶ１０ｂ、ＩＮＶ１
１ｂインバータＭＮ１ＮチャネルＭＯＳＦＥＴＭＮ１ａ〜ＮＮ１２ａ、ＭＮ１ｂ〜ＭＮ１２ｂＮチャ
ネルＭＯＳＦＥＴＭＰ、ＭＰ１ＰチャネルＭＯＳＦＥＴＭＰ１ａ〜ＭＰ１４ａ、ＭＰ１ｂ〜ＭＰ１４ｂＰチャ
ネルＭＯＳＦＥＴＮ１ａ〜Ｎ４ａ、Ｎ１ｂ〜Ｎ４ｂ、Ｎ１〜Ｎ８端子
（ノード）ＯＰＡＭＰ差動増幅器Ｐ１〜Ｐ７、Ｐ１Ｂ、Ｐ２Ｂ制御クロック信号Ｑ、ＱＢ差動ラッチの相補デジタル出力ＳＷ１ａ〜ＳＷ６ａ、ＳＷ１ｂ〜ＳＷ６ｂ、ＳＷ１〜Ｓ
Ｗ８スイッチＳＹＳＣＬＫ、ＣＬＫクロック信号Ｔ比較器の比較周期Ｔ１、Ｔ２、Ｔ３比較器の各動作期間Ｔ１ａ、Ｔ１ｂトランジスタまたはバイポーラトラン
ジスタＶ０、Ｖ０＋ｄＶ基準電圧Ｖ１、Ｖ２入力電圧Ｖ１ｒ、Ｖ２ｒ入力基準電圧Ｖｓｔｅｐパルス（ステップ状）電圧Ｖｂ１、Ｖｂ２、Ｖｂ３バイアス電圧Ｖｄｄ電源電圧Ｖｒｅｆ制御電圧Ｖ（Ｎ４ａ）、Ｖ（Ｎ４ｂ）端子Ｎ４ａ、Ｎ４ｂの電
圧

Claims

(57)【特許請求の範囲】

【請求項１】第１の入力電圧端子（Ｖ１）と、該第１の入力電圧端子に一側が接続された第１のスイッ
チ（ＳＷ１ａ）と、第１の基準電圧端子（Ｖ１ｒ）と、該第１の基準電圧端子に一側が接続された第２のスイッ
チ（ＳＷ２ａ）と、前記第１のスイッチと前記第２のスイッチとの他側に共
通接続された第１のコンデンサ（Ｃ１ａ）と、前記第１のコンデンサ（Ｃ１ａ）の他端と、第１バイア
ス電圧源（Ｖｂ１）を接続する第３のスイッチ（ＳＷ３
ａ）と、前記第１のコンデンサ（Ｃ１ａ）の他端と、第２バイア
ス電圧源（Ｖｂ２）に一端が接続された第５のスイッチ
（ＳＷ５ａ）の他端と、を接続する第４のスイッチ（Ｓ
Ｗ４ａ）と、前記第５のスイッチ（ＳＷ５ａ）の他端とパルス電圧源
（Ｖｓｔｅｐ）とを接続する第２のコンデンサ（Ｃ２
ａ）と、前記第５のスイッチ（ＳＷ５ａ）の他端と前記第２のコ
ンデンサ（（Ｃ２ａ）の接続点（節点Ｎ３ａ）を入力と
する第１の増幅手段（ＡＭＰ１ａ）と、第２の入力電圧端子（Ｖ２）と、該第２の入力電圧端子に一側が接続された第６のスイッ
チ（ＳＷ１ｂ）と、第２の基準電圧端子（Ｖ２ｒ）と、該第２の基準電圧端子に一側が接続された第７のスイッ
チ（ＳＷ２ｂ）と、前記第６のスイッチ（ＳＷ１ｂ）と前記第７のスイッチ
（ＳＷ２ｂ）との他側に共通接続された第３のコンデン
サ（Ｃ１ｂ）と、前記第３のコンデンサ（Ｃ１ｂ）の他端と、前記第１バ
イアス電圧源（Ｖｂ１）を接続する第８のスイッチ（Ｓ
Ｗ３ｂ）と、前記第３のコンデンサ（Ｃ１ｂ）の他端と、前記第２バ
イアス電圧源（Ｖｂ２）に一端が接続された第１０のス
イッチ（ＳＷ５ｂ）の他端とを接続する第９のスイッチ
（ＳＷ４ｂ）と、前記第１０のスイッチ（ＳＷ５ｂ）の他端と前記パルス
電圧源とを接続する第４のコンデンサ（Ｃ２ｂ）と、前記第１０のスイッチ（ＳＷ５ｂ）の他端と前記第４の
コンデンサ（Ｃ２ｂ）の接続点（節点Ｎ３ｂ）を入力と
する第２の増幅手段（ＡＭＰ１ｂ）と、前記第１の増幅手段（ＡＭＰ１ａ）の出力端と前記節点
（Ｎ３ｂ）を接続する第５のコンデンサ（Ｃ３ｂ）と、前記第２の増幅手段（ＡＭＰ１ｂ）の出力端と前記節点
（Ｎ３ａ）を接続する第６のコンデンサ（Ｃ３ａ）と、前記第１及び第２の増幅手段（ＡＭＰ１ａ、ＡＭＰ１
ｂ）の出力端を差動入力とする差動ラッチ手段と、を有することを特徴とする比較器。
【請求項２】前記第１の増幅手段（ＡＭＰ１ａ）が、前記節点（Ｎ３ａ）を入力とする第１のトランジスタ
（Ｔ１ａ）と、前記第１のトランジスタ（Ｔ１ａ）の出力と第３バイア
ス電圧源を接続する第１１のスイッチ（ＳＷ６ａ）と、
からなり、前記第２の増幅手段（ＡＭＰ１ｂ）が、前記節点（Ｎ３ｂ）を入力とする第２のトランジスタ
（Ｔ１ｂ）と、前記第２のトランジスタ（Ｔ１ｂ）の出力と前記第３バ
イアス電圧源を接続する第１２のスイッチ（ＳＷ６ｂ）
と、からなることを特徴とする請求項１記載の比較器。
【請求項３】前記第１のトランジスタ（Ｔ１ａ）の出力
と第４バイアス電圧源を接続する第７のコンデンサ（Ｃ
４ａ）と、前記第２のトランジスタ（Ｔ１ｂ）の出力と前記第４バ
イアス電圧源を接続する第８のコンデンサ（Ｃ４ｂ）
と、を有することを特徴とする請求項２記載の比較器。
【請求項４】前記第３、第８のスイッチ（ＳＷ３ａ、Ｓ
Ｗ３ｂ）の組と、前記第５、第１０のスイッチ（ＳＷ５
ａ、ＳＷ５ｂ）の組について、いずれか一方の組で代用
することを特徴とする請求項１記載の比較器。
【請求項５】前記各スイッチが、ＭＩＳ電界効果トラン
ジスタで構成されたことを特徴とする請求項１〜４のい
ずれか一に記載の比較器。
【請求項６】前記第１、第２の増幅手段（ＡＭＰ１ａ、
ＡＭＰ１ｂ）が、バイポーラトランジスタを含むことを
特徴とする請求項１〜４のいずれか一に記載の比較器。
【請求項７】前記請求項１記載の比較器におけるパルス
前記電圧源の出力パルス電圧の大きさを自動調整する回
路であって、前記比較器をダミー比較器として備え、前記ダミー比較
器の前記第１の入力電圧と前記第２の入力電圧の差電圧
は所望の最小分解能電圧に設定され、且つ前記第１、第
２の基準電圧は共に前記第２の入力電圧に共通接続さ
れ、前記ダミー比較器の出力を入力とし、該出力の反転を検
出した際にカウンタにおけるクロックの計数を停止する
計数制御回路を備え、前記カウンタは所定の制御信号により前記クロックの計
数を開始し、更に、前記カウンタの出力を入力とするＤ／Ａ変換器を
備え、前記Ｄ／Ａ変換器から出力される電圧に基づき電源電圧
が可変されるドライバ回路から前記ダミー比較器に前記
パルス電圧が供給され、前記パルス電圧の振幅を調整す
ることを特徴とする比較器の調整回路。