JP2863726B2 - Coded transmission method - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、デジタル情報を
伝送あるいは送受信する場合の符号化伝送方式に係り、
特に信号伝送品質が低下した場合においても高い誤り訂
正能力を要求されるデジタル情報伝送システムの誤り訂
正符号の設定方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a coded transmission system for transmitting or transmitting digital information.
In particular, the present invention relates to a method for setting an error correction code of a digital information transmission system that requires a high error correction capability even when signal transmission quality is deteriorated.

【０００２】[0002]

【従来の技術】周知のように、デジタル情報の伝送にお
いては、伝送中に発生した符号誤りを除去することが重
要であり、このために、誤り訂正符号や、信号を並べ替
えて処理するインターリーブ方式等の、各種の誤り訂正
方式が数多く提案されている。特に、信号伝送品質が低
下した場合にも十分な誤り訂正能力を発揮するものとし
て、２つあるいは２種類以上の誤り訂正符号とインター
リーブ処理とを組み合わせた積符号や連接符号等が提案
されている。2. Description of the Related Art As is well known, in the transmission of digital information, it is important to remove a code error generated during the transmission. For this purpose, an error correction code or an interleave for rearranging and processing signals is used. A number of various error correction schemes such as a scheme have been proposed. In particular, product codes or concatenated codes combining two or more types of error correction codes and interleave processing have been proposed as those that exhibit sufficient error correction capability even when signal transmission quality is degraded. .

【０００３】このような積符号や連接符号等では、イン
ターリーブ処理によって２組の誤り訂正符号でのデータ
の組合わせを変えることによって誤り訂正能力を向上す
るとともに、第１の符号による復号後にバースト状の誤
りが残っていても、第２の符号で孤立誤りとすることに
よって誤り訂正を可能としているものである。このよう
なインターリーブのバースト誤りに対する効果について
は、G.D.Forney, Jr著“Burst-Correcting Codes for t
he Classic Bursty Channel,”IEEE Trans. Commun. Te
chnol.，vol.COM-19, Oct. 1971, pp.772-781 に述べら
れている。In such a product code or concatenated code, the error correction capability is improved by changing the combination of data in two sets of error correction codes by interleaving, and a burst signal is decoded after decoding by the first code. Even if the above error remains, the error can be corrected by making the second code an isolated error. Regarding the effect of such interleaving on burst errors, see “Burst-Correcting Codes for t
he Classic Bursty Channel, ”IEEE Trans. Commun. Te
chnol., vol.COM-19, Oct. 1971, pp.772-781.

【０００４】信号伝送品質が低下すると、発生する符号
誤りはバースト性に移行することが多くなり、第１の誤
り訂正符号では訂正することができず、インターリーブ
を介した第２の誤り訂正符号で誤り訂正を行なうことに
なる。また、デジタル衛星放送やヨーロッパで提唱され
ている地上波デジタル放送のように、第１の誤り訂正符
号に畳み込み符号を使用する場合には、信号伝送品質が
低下した場合の第１の誤り訂正符号の復号後における符
号誤りのバースト性は、さらに加速する性質を持つ。こ
れに対処するには、インターリーブの長さを、想定する
バースト誤りがカバーできるように、長くすることが行
なわれてきた。When the signal transmission quality deteriorates, the generated code error often shifts to burstiness, and cannot be corrected by the first error correction code, but is corrected by the second error correction code via interleaving. Error correction will be performed. When a convolutional code is used as the first error correction code as in digital satellite broadcasting and terrestrial digital broadcasting proposed in Europe, the first error correction code when the signal transmission quality is reduced Has a property of further accelerating the burstiness of the code error after decoding. To cope with this, the length of the interleave has been increased so that the assumed burst error can be covered.

【０００５】[0005]

【発明が解決しようとする課題】ところで、インターリ
ーブの長さを長くすると、その処理を行なう信号処理装
置で多くのデータを蓄える必要が生じるため、信号処理
装置を構成するのに必要なメモリ容量が増大するとい
う、装置を構成する上での不都合が生じる。このメモリ
は、通常はシフトレジスタやＲＡＭ（Random Access Me
mory）で構成され、上記文献ではシフトレジスタで表現
されている。However, if the length of the interleave is increased, a large amount of data must be stored in the signal processing device that performs the processing, so that the memory capacity required for configuring the signal processing device is reduced. Inconvenience in configuring the device, that is, increase. This memory is usually a shift register or RAM (Random Access Memory).
mory), and is represented by a shift register in the above document.

【０００６】ここで、第２の誤り訂正符号による１重誤
り訂正により、Ｉ（インターリーブの深さ）×Ｍ（イン
ターリーブの長さ）の大きさのバースト誤りを訂正でき
るようにするためのメモリの容量は、上記文献で述べら
れている畳み込みインターリーブでは、インターリーブ
の深さＩ（上記文献中ではＮで表記されている）と長さ
Ｍ（同じく上記文献中ではＢ′で表記されている）とに
より、Ｉ×（Ｉ−１）×Ｍ÷２で求められる。Here, a single error correction using the second error correction code enables a burst error having a size of I (interleave depth) × M (interleave length) to be corrected. In the convolutional interleave described in the above-mentioned document, the capacity is represented by an interleaving depth I (indicated by N in the above-mentioned document) and a length M (also shown by B ′ in the above-mentioned document). Is obtained by I × (I−1) × M ÷ 2.

【０００７】このように、必要なメモリの容量は、イン
ターリーブの深さＩの２乗の関数になるので、Ｉを小さ
くすればメモリ容量を低減することができる。ところ
が、インターリーブの深さＩを、第２の誤り訂正符号の
符号長Ｎ（ここでは符号長をＮで表わす）より小さくし
てしまうと、第２の誤り訂正符号が１重誤り訂正符号の
場合には、インターリーブの長さＭをいくら大きくして
も、たかだかＩをわずかに超えるバースト誤りすら、第
２の誤り訂正符号のブロック中に２重誤りが生じて訂正
不能となり、インターリーブの効果が十分に発揮できな
くなる。As described above, the required memory capacity is a function of the square of the interleaving depth I. Therefore, if I is reduced, the memory capacity can be reduced. However, if the interleave depth I is made smaller than the code length N of the second error correction code (here, the code length is represented by N), the second error correction code becomes a single error correction code. No matter how long the interleave length M is, even if the burst error slightly exceeds I at most, a double error occurs in the block of the second error correction code and the error cannot be corrected. Can not be demonstrated.

【０００８】このことは、第２の誤り訂正符号がＤ重誤
り訂正符号の場合であっても同様である。すなわち、イ
ンターリーブの深さＩをＮ／Ｄより小さくしてしまう
と、長さＭをいくら大きくしても、たかだかＩ×Ｄをわ
ずかに超えるバースト誤りですら、第２の誤り訂正符号
のブロック中にＤ重以上の誤りが生じて訂正不能となっ
てしまうものである。[0008] This is the same even when the second error correction code is a D-double error correction code. That is, if the interleave depth I is made smaller than N / D, no matter how much the length M is increased, even if a burst error slightly exceeds I × D at most, the burst of the second error correction code is In this case, an error of D times or more occurs, and correction becomes impossible.

【０００９】そこで、この発明は上記事情を考慮してな
されたもので、以上のような従来技術の欠点をカバー
し、メモリ容量をあまり大きくすることなく十分なイン
ターリーブの効果が発揮でき、長いバースト誤り訂正長
が得られるようにインターリーブを介した符号の設定を
行ない得る極めて良好な符号化伝送方式を提供すること
を目的とする。Therefore, the present invention has been made in view of the above circumstances, and covers the above-mentioned drawbacks of the prior art, and can exert a sufficient interleaving effect without increasing the memory capacity so much that long bursts can be obtained. It is an object of the present invention to provide an extremely good coded transmission system in which codes can be set via interleaving so that an error correction length can be obtained.

【００１０】[0010]

【課題を解決するための手段】この発明に係る符号化伝
送方式は、デジタル化された情報にインターリーブ処理
を施して２組以上の誤り訂正符号化を行ない、この誤り
訂正符号化された情報を伝送あるいは受信するものを対
象としている。そして、２組以上の誤り訂正符号のうち
の最も伝送路に近い部分に設けられた第１の誤り訂正符
号の次に、所定範囲毎に相隣接するシンボル間に予め定
めた遅延時間差を設けたシンボル列により構成されるイ
ンターリーブ処理を施して設けられた第２の誤り訂正符
号を、複数の誤りを訂正できる符号とし、インターリー
ブの深さＩと第２の誤り訂正符号の訂正可能な誤りの数
Ｄ及び符号長Ｎとの間に、一定の間系を持たせるように
している。In the coded transmission system according to the present invention, two or more sets of error correction coding are performed by performing an interleaving process on digitized information, and this error corrected coded information is transmitted. It is intended for transmission or reception. Then, after the first error correction code provided in the portion closest to the transmission line among the two or more sets of error correction codes , a predetermined value is previously set between adjacent symbols for each predetermined range.
A second error correction code provided by performing an interleaving process constituted by a symbol sequence having a delay time difference is a code capable of correcting a plurality of errors, and a depth I of the interleave and a second error correction code are provided. A system is provided between the number D of correctable errors and the code length N of the two error correction codes for a certain period.

【００１１】すなわち、インターリーブの深さＩを、第
２の誤り訂正符号の符号長Ｎを誤り訂正可能数Ｄで割っ
た値Ｎ／Ｄに対して、等しいかまたは大きくなるように
設定している。ただし、誤り訂正可能数Ｄは２以上に設
定しないと、この条件を満足するＩが存在しなくなるの
で、第２の誤り訂正符号は複数の誤りを訂正する能力の
あるものを用いる。That is, the interleaving depth I is set to be equal to or greater than a value N / D obtained by dividing the code length N of the second error correction code by the error-correctable number D. . However, unless the number of error correctables D is set to 2 or more, there is no I satisfying this condition, and therefore, a second error correcting code having a capability of correcting a plurality of errors is used.

【００１２】この場合、第２の誤り訂正符号では、第１
の誤り訂正符号の復号結果を用いて消失訂正を行なうこ
とにより、誤り訂正可能数Ｄを大きくできるような復号
法が可能な符号を用いることができるので、複数の誤り
を訂正する符号を構成することは比較的容易である。同
一の符号で通常の誤り訂正と消失訂正とのどちらも可能
なものもあるが、このような場合の誤り訂正可能数Ｄの
値は、そのシステム全体としてどのような復号方法を主
として用いるかを想定して選択し、そのＤの値に基づい
てＩを設定すればよい。In this case, in the second error correction code, the first error correction code
By performing erasure correction using the decoding result of the error correction code of (1), it is possible to use a code that can perform a decoding method that can increase the number D of errors that can be corrected, so that a code for correcting a plurality of errors is configured. It is relatively easy. Although the same code can perform both normal error correction and erasure correction, the value of the error-correctable number D in such a case depends on what decoding method is mainly used for the entire system. It suffices to make a selection and set I based on the value of D.

【００１３】そして、インターリーブの深さＩを上記の
条件を満たすもののうち最小の整数に設定することによ
り、インターリーブやデインターリーブ処理に必要なメ
モリの容量を、バースト訂正長を減少させることなく最
小に低減することができる。第２の誤り訂正符号で訂正
可能なバースト長Ｌは、ＩがＮ／Ｄより大きいうちはＩ
及びＤとインターリーブの長さＭとから、Ｌ＝Ｉ×Ｍ＋
Ｉ×（Ｄ−Ｎ÷Ｉ）で求められる。By setting the interleave depth I to the smallest integer among those satisfying the above conditions, the memory capacity necessary for the interleave and deinterleave processing can be minimized without reducing the burst correction length. Can be reduced. The burst length L that can be corrected by the second error correction code is I when I is larger than N / D.
And D and the interleave length M, L = I × M +
I × (D−N ÷ I).

【００１４】一方、必要なメモリの容量は、前述したよ
うにＩの２乗の関数なのでＩを小さくするにしたがって
低減することができる。ところが、ＩをＮ／Ｄより小さ
くしてしまうと、Ｉ×Ｄが符号長Ｎより小さくなってし
まい、Ｉ×Ｄより少しでも長いバーストがあると符号長
Ｎの中にＤ＋１以上の誤りがはいってしまうので、Ｍに
関わりなく訂正できなくなってしまう。そこで、この発
明では、ＩをＮ／Ｄ以上とすることにより長いバースト
訂正長を確保している。On the other hand, since the required memory capacity is a function of the square of I as described above, it can be reduced as I is reduced. However, if I is smaller than N / D, I × D becomes smaller than the code length N, and if there is a burst that is slightly longer than I × D, an error of D + 1 or more is included in the code length N. Therefore, correction cannot be performed regardless of M. Thus, in the present invention, a long burst correction length is ensured by setting I to N / D or more.

【００１５】次に、復号時にインターリーブを解くため
には、伝送されてきた各データが、符号化時にどれだけ
の遅延によりインターリーブ処理されているかを知る必
要がある。つまり、インターリーブ処理は、各データに
より異なる遅延量を与えることによってデータの並べ替
えを行っているからである。この発明では、第２の誤り
訂正符号はブロック符号を用いるので、この符号ブロッ
クを識別するためのタイミングを用いて各データの遅延
量を知り、これによりデインターリーブを行なうのが有
利である。Next, in order to deinterleave at the time of decoding, it is necessary to know how much delay is applied to each transmitted data at the time of encoding. That is, the interleaving process rearranges data by giving different delay amounts to each data. In the present invention, since the second error correction code uses a block code, it is advantageous to know the amount of delay of each data using the timing for identifying this code block, and thereby to perform deinterleaving.

【００１６】このためには、インターリーブの深さＩ
が、第２の誤り訂正符号のブロック長Ｎを割り切るよう
にすればよい。すなわち、ＩがＮの整数因数であればよ
い。ここで、ＩをＮ／Ｄ以上のＮの整数因数のうちの最
小のものに選べば、Ｌ＝Ｉ×Ｍ＋Ｉ×（Ｄ−Ｎ÷Ｉ）の
バーストを訂正することができ、かつ、必要なメモリ容
量が最小で、復号タイミングも簡単に得られる符号を構
成することができる。例えば、第２の誤り訂正符号のブ
ロック長Ｎが２０４バイトで、消失訂正を用いてＤ＝１
６の誤りが訂正される場合には、２０４＝１７×３×２
×２であるので、Ｉ＝１７とする。For this purpose, the interleaving depth I
However, the block length N of the second error correction code may be divisible. That is, I may be any integer factor of N. Here, if I is selected to be the smallest of N integer factors equal to or greater than N / D, the burst of L = I × M + I × (D−N ÷ I) can be corrected and the necessary A code having a minimum memory capacity and easily obtaining decoding timing can be configured. For example, the block length N of the second error correction code is 204 bytes, and D = 1 using erasure correction.
If 6 errors are corrected, 204 = 17 × 3 × 2
Since it is × 2, I = 17.

【００１７】また、複数の第２の誤り訂正符号ブロック
毎に同期信号を挿入し、同期信号ブロックを構成する場
合もある。このような場合には、第２の誤り訂正符号の
ブロック長Ｎの周期あるいはその因数の周期でタイミン
グをとっていくと、挿入された同期信号の部分でタイミ
ングがずれるため不利になる。あるいは信号の長さＫ毎
に同期信号Ｓを加え、同期信号の挿入周期Ｋ＋Ｓと第２
の誤り訂正符号のブロック長Ｎとが異なるシステムで、
同期信号によりタイミングをとるようなシステムへの適
用も考えられる。In some cases, a synchronization signal is inserted for each of a plurality of second error correction code blocks to form a synchronization signal block. In such a case, if the timing is taken in the cycle of the block length N of the second error correction code or the cycle of a factor thereof, it is disadvantageous because the timing is shifted in the part of the inserted synchronization signal. Alternatively, the synchronization signal S is added for each signal length K, and the synchronization signal insertion cycle K + S and the second
Is different from the block length N of the error correction code of
Application to a system in which timing is obtained by a synchronization signal is also conceivable.

【００１８】ただ単に、長さＮの誤り訂正符号ブロック
に長さＳの同期信号を加えて、Ｎ＋Ｓの周期の同期ブロ
ックを構成する場合もある。このような場合には、Ｉを
Ｎ＋Ｓの整数因数のうちでＮ／Ｄ以上の最小のものにす
ればよい。これにより、同期信号の周期がインターリー
ブの深さの周期の整数倍となり、タイミングがとりやす
くなり、かつ、インターリーブの深さＩがＮ／Ｄ未満と
ならないようにすることができる。In some cases, a synchronizing signal having a length of S is added to an error correcting code block having a length of N to form a synchronizing block having a period of N + S. In such a case, I may be set to a minimum value of N / D or more among the integer factors of N + S. Thereby, the period of the synchronization signal becomes an integral multiple of the period of the interleave depth, so that the timing can be easily obtained, and the interleave depth I can be prevented from being less than N / D.

【００１９】さらに、複数の第２の誤り訂正符号ブロッ
ク毎に同期信号を挿入し、同期信号ブロックを構成する
場合で、第２の誤り訂正符号の符号長が複数ある場合も
考えられる。その場合には、複数の符号長のうち、最も
長い符号長をＮｍとし、ＩがＮｍ／Ｄ以上となるように
すれば、どの符号長を誤り訂正可能数Ｄで割った値より
もインターリーブの深さＩが大きくなるようにできるの
で、この発明の効果が他の場合と同様に得られる。Furthermore, when a synchronization signal is inserted for each of a plurality of second error correction code blocks to form a synchronization signal block, there may be a case where there are a plurality of code lengths of the second error correction code. In this case, if the longest code length among a plurality of code lengths is Nm and I is equal to or greater than Nm / D, the interleave value is larger than the value obtained by dividing any code length by the error-correctable number D. Since the depth I can be increased, the effect of the present invention can be obtained as in the other cases.

【００２０】なお、これまでに述べてきたＩ、Ｎ、Ｄな
どの値は、第２の誤り訂正符号がビット単位の符号であ
る場合はビット単位であり、リードソロモン符号の様に
複数ビット単位の符号である場合には複数ビット単位の
数字を表わしていることを断っておく。Note that the values of I, N, D, etc. described above are in units of bits when the second error correction code is a bit-unit code. It is to be noted that when the symbol is a number, it represents a number in units of a plurality of bits.

【００２１】[0021]

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して詳細に説明する。まず、図１（ａ）
〜（ｃ）及び図２（ａ）〜（ｃ）は、それぞれ、この発
明に係る符号化伝送方式の第１の実施の形態を説明する
ための模式図を示している。また、図３は、この符号を
構成し、復号処理する装置を説明するためのブロック構
成図を示している。Embodiments of the present invention will be described below in detail with reference to the drawings. First, FIG.
FIGS. 2A to 2C and FIGS. 2A to 2C are schematic diagrams for explaining the first embodiment of the coded transmission system according to the present invention. FIG. 3 is a block diagram for explaining an apparatus for configuring and decoding the code.

【００２２】ここで説明する第１の実施の形態は、誤り
訂正の外符号として符号長２０４のブロック符号を用
い、畳み込みインターリーブを施した後、内符号として
もう１つの誤り訂正符号を構成して伝送するものであ
る。外符号はブロック符号であれば何でもよいが、例え
ば短縮化巡回符号やリードソロモン符号等が候補として
挙げられる。ここでは、符号長２０４バイトで情報点数
１８８バイトである、８ビットシンボルの短縮化リード
ソロモン符号の例で説明する。In the first embodiment described here, a block code having a code length of 204 is used as an outer code for error correction, and after convolutional interleaving, another error correction code is formed as an inner code. To be transmitted. As the outer code, any code may be used as long as it is a block code. For example, a shortened cyclic code, a Reed-Solomon code, and the like are listed as candidates. Here, an example of a shortened 8-bit symbol Reed-Solomon code having a code length of 204 bytes and the number of information points of 188 bytes will be described.

【００２３】内符号についても、外符号と同様のリード
ソロモン符号等のブロック符号でもよいが、ここでは畳
み込み符号を用いているものとして説明する。この内符
号についてはどのような符号を用いていても、伝送品質
が劣化すると伝送されてきた信号は、一般的にはバース
ト誤りが支配的になり、その結果内符号復号後の信号に
バースト誤りが残るようになる。The inner code may be a block code such as a Reed-Solomon code similar to the outer code, but here, the description will be made assuming that a convolutional code is used. Regardless of what kind of code is used for this inner code, if the transmission quality is deteriorated, the transmitted signal is generally dominated by the burst error, and as a result, the signal after the inner code decoding has a burst error Will remain.

【００２４】ところが、特に畳み込み符号では、伝送信
号品質劣化時に復号後の信号にバースト誤りが残りやす
い傾向にあるため、この発明の効果が大きい。また、こ
こで説明する外符号と内符号との他に、さらに符号誤り
に対する保護を強化するために、外符号の外側でさらに
誤り訂正符号化する、つまり、予め誤り訂正符号化した
信号を外符号により符号化しておき、これにインターリ
ーブを施した後、内符号による符号化を行なう場合もあ
るが、このような場合でもこの発明の効果は全く同様で
ある。However, in the case of convolutional codes in particular, burst errors tend to remain in the decoded signal when the quality of the transmission signal is degraded, so that the effect of the present invention is great. Further, in addition to the outer code and the inner code described here, in order to further enhance protection against code errors, error correction coding is further performed outside the outer code, that is, a signal previously subjected to error correction coding is subjected to outer coding. In some cases, the data is coded by a code, interleaved, and then coded by an inner code. In such a case, the effect of the present invention is exactly the same.

【００２５】伝送信号は、外符号として図１（ａ）に示
すように、０〜１８７の１８８バイトのデータに１８８
〜２０３までの１６バイトのパリティシンボルバイトが
付加されてリードソロモン符号を構成している。ここで
は、このリードソロモン符号ブロックに（１），
（２），‥‥‥のように，順にブロック番号を付けて説
明している。As shown in FIG. 1A, the transmission signal has 188 bytes of data of 0 to 187 as an outer code.
Reed-Solomon codes are formed by adding 16 bytes of parity symbol bytes 203 to 203. Here, (1),
(2) The description is given by assigning block numbers in order as shown in (1).

【００２６】このリ−ドソロモン符号は、検査点数１６
シンボルであるから距離１７の符号である。したがっ
て、この符号でブロック内に発生した８バイト（８シン
ボル）までの誤りを訂正することができる。また、この
符号は、消失訂正で１６バイト（１６シンボル）までの
誤りを訂正することができる。さらに、両方を併用して
その中間の訂正能力に設定することもできる。This lead-Solomon code has 16 check points.
Since it is a symbol, it is a code of distance 17. Therefore, this code can correct an error of up to 8 bytes (8 symbols) generated in a block. This code can correct an error of up to 16 bytes (16 symbols) by erasure correction. Further, both can be used together to set an intermediate correction capability.

【００２７】しかしながら、この第１の実施の形態で
は、消失訂正は行なわないシステムとして説明する。す
ると、この例では、外符号（第２の誤り訂正符号）の誤
り訂正可能数ＤはＤ＝８バイトであり、外符号の符号長
ＮはＮ＝２０４バイトであるから、Ｎ／Ｄ＝２５．５と
なる。これによりインターリーブの深さＩは、２５．５
より大きい整数のうちの最小のＩ＝２６に設定される。
また、インターリーブの長さＭは、この例ではＭ＝８と
している。However, the first embodiment will be described as a system that does not perform erasure correction. Then, in this example, the error-correctable number D of the outer code (the second error correction code) is D = 8 bytes, and the code length N of the outer code is N = 204 bytes, so that N / D = 25. .5. Thus, the interleaving depth I is 25.5.
The smallest of the larger integers, I = 26, is set.
The length M of the interleave is set to M = 8 in this example.

【００２８】このインターリーブの様子を図１（ｂ）に
示している。インターリーブは、図１（ａ）に示したよ
うに情報シンボル順・ブロック順に並んだ外符号符号化
後の信号を、図１（ｂ）に示すように、順に深さＩの方
向に２６バイトずつになるように並べる。FIG. 1B shows the state of the interleaving. The interleaving is performed by dividing the signals after the outer coding, which are arranged in the order of information symbols and in the order of blocks as shown in FIG. 1A, by 26 bytes in the direction of depth I in order as shown in FIG. Arrange so that it becomes.

【００２９】そして、図１（ｂ）に太線で囲って示すよ
うに、２６番目のブロック（２６）の１００バイト目の
シンボルが並べられてから、２６番目のブロック（２
６）の１００バイト目のシンボルの次には２５番目のブ
ロック（２５）の９７バイト目のシンボルを取り出し、
‥‥‥、２番目のブロック（２）の２８バイト目のシン
ボルを取り出し、その次には１番目のブロック（１）の
２５バイト目のシンボルを取り出し、そして、その次に
は、図１（ｂ）に太点線で囲って示すように、２６番目
のブロック（２６）の１２６バイト目のシンボルを取り
出し、２５番目のブロック（２５）の１２３バイト目の
シンボルを取り出し、‥‥‥、２番目のブロック（２）
の５４バイト目のシンボルを取り出し、１番目のブロッ
ク（１）の５１バイト目のシンボルを取り出すというよ
うに、図１（ｂ）の隣の行のＭ＝８列離れたシンボルを
飛び飛びに取り出して並べ直される。Then, as shown by the bold line in FIG. 1B, after the 100th byte symbol of the 26th block (26) is arranged, the 26th block (2
Next to the 100th byte symbol of 6), the 97th byte symbol of the 25th block (25) is extracted.
{Take out the 28th byte symbol of the second block (2), then take out the 25th byte symbol of the first block (1), and then As shown in b), the symbol at the 126th byte of the 26th block (26) is extracted, the symbol at the 123rd byte of the 25th block (25) is extracted, Block (2)
1B, the symbol of the 51st byte of the first block (1) is extracted, and the symbol of M = 8 columns in the adjacent row in FIG. Will be rearranged.

【００３０】こうして並べ直された結果、信号列は図１
（ｃ）に示されるようになる。このように並べ替えられ
た信号列は、この第１の実施の形態では、バイト単位を
ビット直列にする等して、内符号（第１の誤り訂正符
号）である畳み込み符号化が行なわれる。このようにし
て符号化を終えた信号は、所定の変調処理を経て伝送路
に送信される。もちろん、前述したように、内符号とし
ては、特に畳み込み符号である必要はなく、トレリス符
号のような符号化変調を用いるものでも差し支えなく、
この発明の本質を妨げるものではない。As a result of the rearrangement, the signal sequence is shown in FIG.
As shown in FIG. In the first embodiment, convolutional encoding, which is an inner code (first error correction code), is performed on the signal sequence rearranged in this first embodiment, for example, by converting a byte unit into a bit serial. The signal that has been encoded in this way is transmitted to a transmission path through a predetermined modulation process. Of course, as described above, the inner code does not need to be a particular convolutional code, and may use coding modulation such as a trellis code.
It does not prevent the essence of the present invention.

【００３１】次に、受信復号側で行なうデインターリー
ブ処理について説明する。伝送路から受信された信号
は、復調され、ビタビデコーダ等で内符号である畳み込
み符号の復号を終えると、バイト単位に図２（ａ）に示
すような順序で並べられた信号となる。そして、符号化
側と同様の手順で、図２（ｂ）に示すように、入力順に
深さＩの方向に２６バイトずつになるように並べられ
る。Next, the deinterleaving process performed on the receiving and decoding side will be described. The signal received from the transmission path is demodulated, and after decoding the convolutional code, which is the inner code, by a Viterbi decoder or the like, the signal is arranged in the order shown in FIG. Then, in the same procedure as on the encoding side, as shown in FIG. 2B, they are arranged in the order of input in the direction of depth I so as to be 26 bytes each.

【００３２】その後、今度は、符号化側とは逆に、図２
（ｂ）に太線で囲って示すように、２７番目のブロック
（２７）の２５バイト目のシンボルが並べられてから、
２７番目のブロック（２７）の０バイト目のシンボルの
次には２７番目のブロック（２７）の１バイト目のシン
ボルを取り出し、‥‥‥、２７番目のブロック（２７）
の２４バイト目のシンボルの次には２７番目のブロック
（２７）の２５バイト目のシンボルを取り出し、そし
て、その次には、図２（ｂ）に太点線で囲って示すよう
に、２７番目のブロック（２７）の２６バイト目のシン
ボルを取り出し、２７番目のブロック（２７）の２７バ
イト目のシンボルを取り出し、‥‥‥、２７番目のブロ
ック（２７）の５０バイト目のシンボルを取り出し、２
７番目のブロック（２７）の５１バイト目のシンボルを
取り出すというように、図２（ｂ）の図１（ｂ）に示し
た符号化側とは反対側の隣の行のＭ＝８列離れたシンボ
ルを、符号化側とは反対方向に飛び飛びに取り出して並
べ直している。Then, this time, contrary to the encoding side, FIG.
As shown by the thick line in (b), after the 25th byte symbols of the 27th block (27) are arranged,
After the 0th byte symbol of the 27th block (27), the 1st byte symbol of the 27th block (27) is extracted, and ‥‥‥, the 27th block (27)
Next to the symbol of the 24th byte, the symbol of the 25th byte of the 27th block (27) is extracted, and then, as shown by the thick dotted line in FIG. The symbol at the 26th byte of the block (27) is extracted, the symbol at the 27th byte of the 27th block (27) is extracted, and the symbol at the 50th byte of the 27th block (27) is extracted. 2
As shown in FIG. 2B, the symbol of the 51st byte of the seventh block (27) is taken out, and M = 8 columns away from the next row on the opposite side to the encoding side shown in FIG. These symbols are taken out and rearranged in the direction opposite to the encoding side.

【００３３】こうして並べ直された結果、信号列は図２
（ｃ）に示すように、外符号のブロック順・シンボル順
になる。そして、この図２（ｃ）に示される信号に対し
て外符号であるリードソロモン符号の復号を行ない、情
報シンボルを所定の順序で得ることができる。As a result of the rearrangement, the signal sequence is shown in FIG.
As shown in (c), the outer code is in block order and symbol order. Then, the Reed-Solomon code, which is the outer code, is decoded for the signal shown in FIG. 2C, and information symbols can be obtained in a predetermined order.

【００３４】ここで、伝送信号の品質が劣化して、内符
号の復号後に図２（ａ）に網掛けで示したような２０９
バイトの長さのバースト誤りがある場合について説明す
る。このバースト誤りは、図２（ｂ）のように並べる
と、図２（ｂ）に網掛けで示したような２６×８の矩形
の部分と、次の２８番目のブロック（２８）の４バイト
目のシンボルとの誤りである。これらの符号誤りは、デ
インターリーブにより図２（ｃ）に網掛けで示すよう
に、飛び飛びの誤りとなる。Here, the quality of the transmission signal is degraded, and after decoding the inner code, 209 shown in a shaded area in FIG.
A case where there is a burst error of a byte length will be described. When this burst error is arranged as shown in FIG. 2 (b), a 26 × 8 rectangular portion as shown by hatching in FIG. 2 (b) and 4 bytes of the next 28th block (28) It is an error with the eye symbol. These code errors become intermittent errors due to deinterleaving, as shown by hatching in FIG.

【００３５】この誤りは、２７番目のブロック（２７）
のシンボルについては、図のように０，２６，５２，７
８，１０４，１３０，１５６及び１８２バイト目の８バ
イトの誤りとなり、この外符号で訂正可能な誤りであ
る。他のブロックについても同様に８バイト以下の誤り
であり訂正可能である。一方、バースト誤りの長さがも
う１バイト長くなり２１０バイトとなると、２７番目の
ブロック（２７）の１バイト目も誤りとなるので、ブロ
ック内で９バイトの誤りがあることになり、この第１の
実施の形態で規定した誤り訂正方式では訂正できなくな
る。したがって、ここで挙げた例では、バースト訂正長
は２０９バイトとなる。This error is caused by the 27th block (27)
Of the symbols 0, 26, 52, 7 as shown in the figure.
An 8-byte error of the 8, 104, 130, 156, and 182nd bytes is an error that can be corrected by the outer code. Similarly, other blocks have an error of 8 bytes or less and can be corrected. On the other hand, if the length of the burst error is further increased by one byte to 210 bytes, the first byte of the 27th block (27) is also erroneous, so that there is an error of 9 bytes in the block. The error cannot be corrected by the error correction method defined in the first embodiment. Therefore, in the example given here, the burst correction length is 209 bytes.

【００３６】一方、この発明を適用しない場合で、イン
ターリーブの深さＩをＮ／Ｄより小さくした場合につい
て、比較のために説明する。ＩをＮ／Ｄ＝２５．５より
小さい、例えばＩ＝１３とした場合には、図２（ｂ）に
示したようなインターリーブの様子を示す図表の行の数
が半分の１３になる。このため、図の２７番目のブロッ
ク（２７）の０バイト目のシンボルの右隣には同じブロ
ック（２７）の１３バイト目のシンボルが並べられ、そ
の右隣には同じブロック（２７）の２６バイト目のシン
ボルが並べられる、という具合になる。On the other hand, the case where the present invention is not applied and the interleaving depth I is smaller than N / D will be described for comparison. When I is smaller than N / D = 25.5, for example, I = 13, the number of rows in the chart showing the interleaving state as shown in FIG. Therefore, the 13th byte symbol of the same block (27) is arranged on the right side of the 0th byte symbol of the 27th block (27) in FIG. Byte symbols are arranged.

【００３７】つまり、２７番目のブロックのシンボルが
１６バイト横に並ぶことになる。このため、たかだか１
０５バイト（１３×８＋１）のバースト誤りに対して
も、２７番目のブロックでは９バイトの誤りとなり訂正
不能となる。つまり、バースト訂正長は１０４バイトと
なり、上記した第１の実施の形態の約半分となる。そし
て、この場合はインターリーブの長さＭをＭ＝８より大
きくしても、同じブロックのシンボルが１６バイト横に
並ぶ状況は変わらないため、バースト訂正長は１０４バ
イトより大きくできない。That is, the symbols of the 27th block are arranged 16 bytes horizontally. For this reason,
Even a burst error of 05 bytes (13 × 8 + 1) becomes an error of 9 bytes in the 27th block and cannot be corrected. That is, the burst correction length is 104 bytes, which is about half of the first embodiment. In this case, even if the interleave length M is set to be larger than M = 8, the situation where the symbols of the same block are arranged 16 bytes horizontally remains the same, so that the burst correction length cannot be made larger than 104 bytes.

【００３８】次に、逆にインターリーブの深さＩを、上
記した第１の実施の形態の２倍のＩ＝５２とした場合に
ついて比較する。この場合は容易に解るように、図２
（ｂ）に示したようなインターリーブの様子を示す図表
の行の数が倍の５２になるので、同じブロックのシンボ
ルは４バイト横に並ぶことになる。このため、インター
リーブの長さＭを半分のＭ＝４としてもバースト訂正長
は４１８バイト（５２×４×２＋２）となることは容易
に解り、上記第１の実施の形態の２倍のバースト訂正長
が得られる。しかし、この発明においても、インターリ
ーブの長さＭをＭ＝１６と２倍に延ばせば同等のバース
ト訂正長は確保することが可能であり、この点で劣ると
ころはない。Next, a comparison will be made for a case where the interleaving depth I is set to I = 52, which is twice that of the first embodiment. In this case, FIG.
Since the number of rows in the chart showing interleaving as shown in (b) doubles to 52, the symbols of the same block are arranged 4 bytes horizontally. Therefore, it is easily understood that the burst correction length is 418 bytes (52 × 4 × 2 + 2) even if the interleave length M is halved, that is, M = 4, and the burst correction length is twice that of the first embodiment. The length is obtained. However, also in the present invention, if the interleave length M is doubled to M = 16, the same burst correction length can be secured, and there is no inferior point in this respect.

【００３９】次に、図３は、上記第１の実施の形態で説
明した動作を実現するための装置を示している。上記第
１の実施の形態で説明した動作を実現する装置として
は、いくつかの構成が考えられるが、ここでは回路規模
が小さくなるという特徴を説明するのに解り易いので、
シフトレジスタによる信号遅延回路を用いた例を説明す
る。Next, FIG. 3 shows an apparatus for realizing the operation described in the first embodiment. As the device for realizing the operation described in the first embodiment, several configurations are conceivable, but here, it is easy to understand the feature that the circuit scale is reduced.
An example using a signal delay circuit using a shift register will be described.

【００４０】図３において、１は外符号であるリードソ
ロモン符号の符号化器、２ａ〜２ｙはバイト単位のシフ
トレジスタで構成された遅延回路、３は内符号である畳
み込み符号の符号化器、４は伝送路、５は内符号の復号
器で通常はビタビデコーダが用いられる。６ａ〜６ｙは
シフトレジスタで構成された遅延回路、７は外符号であ
るリードソロモン符号の復号器である。なお、この発明
の本質と関わりがないので、ここでは信号伝送に用いる
変復調部分は説明を省略している。In FIG. 3, reference numeral 1 denotes an encoder for a Reed-Solomon code, which is an outer code; 2a to 2y, delay circuits each constituted by a shift register in byte units; 3, an encoder for a convolutional code, which is an inner code; Reference numeral 4 denotes a transmission path, and reference numeral 5 denotes an inner code decoder, which is usually a Viterbi decoder. 6a to 6y are delay circuits constituted by shift registers, and 7 is a decoder for a Reed-Solomon code which is an outer code. Here, since it has nothing to do with the essence of the present invention, the description of the modulation / demodulation part used for signal transmission is omitted here.

【００４１】伝送する信号は、直列または並列に外符号
符号化器１に入力される。外符号符号化器１では入力さ
れる信号の１８８バイト毎に１６バイトのパリティを生
成付加し、リードソロモン符号を構成する［図１（ａ）
参照］。そして、このリードソロモン符号化された信号
は、順次、直接または遅延回路２ａ〜２ｙを介しての２
６通りのルートに振り分けられて内符号符号化器３に出
力される。The signal to be transmitted is input to the outer code encoder 1 in a serial or parallel manner. The outer code encoder 1 generates and adds a parity of 16 bytes for every 188 bytes of the input signal to form a Reed-Solomon code [FIG.
reference]. Then, the Reed-Solomon encoded signals are sequentially or directly transmitted through the delay circuits 2a to 2y.
The data is distributed to six routes and output to the inner encoder 3.

【００４２】この場合、遅延回路２ａ〜２ｙの遅延量
ｄ、つまりシフトレジスタの段数は、それぞれ順にイン
ターリーブの長さＭ＝８の１倍，２倍，３倍，‥‥‥，
２４倍及び２５倍の値を持ち、この遅延量の配置により
インターリーブが行なわれることになる［図１（ｂ）参
照］。これら遅延回路２ａ〜２ｙのシフトレジスタの段
数の総和が、インターリーブを行なうのに必要なメモリ
容量の大きさに対応している。このようにしてインター
リーブが行なわれた信号［図１（ｃ）参照］は、内符号
符号化器３により畳み込み符号化され、伝送路４に送り
出される。In this case, the delay amount d of the delay circuits 2a to 2y, that is, the number of stages of the shift register is 1, 2, 3, 3,...
It has a value of 24 times and a value of 25 times, and interleaving is performed by the arrangement of the delay amount [see FIG. 1B]. The sum of the number of stages of the shift registers of these delay circuits 2a to 2y corresponds to the size of the memory capacity required for performing interleaving. The interleaved signal [see FIG. 1 (c)] is convolutionally encoded by the inner encoder 3 and sent out to the transmission path 4.

【００４３】復号側では、まず、伝送路４から入力され
た伝送信号に対して、内符号復号器５により内符号であ
る畳み込み符号による誤り訂正処理を行なっている。こ
の内符号復号器５の出力は、バイト単位の信号［図２
（ａ）参照］として符号化時に遅延のないルートを通っ
た信号バイトが、一番遅延量の大きい遅延回路６ａを通
るように同期化が図られて、順次、遅延回路６ａ〜６ｙ
または直接の２６通りのルートに振り分けられて、外符
号復号器７に出力される。On the decoding side, the transmission signal input from the transmission path 4 is first subjected to an error correction process by an inner code decoder 5 using a convolutional code as an inner code. The output of the inner code decoder 5 is a signal in units of bytes [FIG.
(See (a)]), signal bytes that have passed through a route with no delay during encoding pass through the delay circuit 6a with the largest delay amount, and are synchronized.
Alternatively, the signal is distributed to 26 direct routes and output to the outer code decoder 7.

【００４４】遅延回路６ａ〜６ｙの遅延量ｄ、つまりシ
フトレジスタの段数は、符号化側とは逆にそれぞれ順に
インターリーブの長さＭ＝８の２５倍，２４倍，２３
倍，‥‥‥，２倍及び１倍の値を持ち、この遅延量の配
置によりデインターリーブ処理が行なわれる［図２
（ｂ）参照］。これらの遅延回路６ａ〜６ｙを構成する
シフトレジスタの段数の総和が、デインターリーブ処理
を行なうのに必要なメモリ容量の大きさに対応する。こ
のようにしてインターリーブ処理を解かれた信号［図２
（ｃ）参照］は、外符号復号器７によるリードソロモン
符号での誤り訂正が行なわれ、直列または並列に出力さ
れる。The delay amount d of the delay circuits 6a to 6y, that is, the number of stages of the shift register, is 25 times, 24 times, and 23 times the interleave length M = 8, respectively, in reverse order to the encoding side.
The values have double, ‥‥‥, double, and one times, and the deinterleave processing is performed according to the arrangement of the delay amount [FIG.
(B)]. The sum of the number of stages of the shift registers constituting these delay circuits 6a to 6y corresponds to the size of the memory capacity required for performing the deinterleaving process. The signal deinterleaved in this manner [FIG.
(See (c)), the outer code decoder 7 performs error correction with the Reed-Solomon code, and outputs the serial or parallel data.

【００４５】この構成は、この発明を適用しない場合に
おいても外符号の符号化及び復号器と内符号の符号化及
び復号器との間のルートの数が異なるだけである。そこ
で、装置化に必要なメモリ容量の大きさを、この発明を
適用しない場合と比較すると、前述したＩ＝５２、Ｍ＝
４のときの場合では４１８バイトのバースト訂正長を得
るのに５２×５１×４÷２＝５３０４バイトのメモリ容
量が必要なのに対して、この発明を適用した場合にはほ
ぼ同じ４１７バイトのバースト訂正長を得るのに必要な
メモリ容量は、２６×２５×１６÷２＝５２００バイト
となり、１０４バイト低減でき有利である。In this configuration, even when the present invention is not applied, only the number of routes between the coding and decoding of the outer code and the coding and decoding of the inner code is different. Therefore, comparing the size of the memory capacity necessary for realizing the device with the case where the present invention is not applied, the above-mentioned I = 52 and M =
In the case of 4, a memory capacity of 52 × 51 × 4 ÷ 2 = 5304 bytes is required to obtain a burst correction length of 418 bytes, whereas when the present invention is applied, the same burst correction of 417 bytes is performed. The memory capacity required for obtaining the length is 26 × 25 × 16 ÷ 2 = 5200 bytes, which is advantageous because it can be reduced by 104 bytes.

【００４６】上述のように、符号化時に遅延のないルー
トを通った信号バイトは、一番遅延量の大きい遅延回路
を通るように同期化する必要がある。以上説明したこの
発明の第１の実施の形態では、インターリーブの深さＩ
と第２の誤り訂正符号であるブロック符号（リードソロ
モン符号で説明した）のブロック長Ｎとの関係は特に規
定していなかった。As described above, it is necessary to synchronize a signal byte that has passed through a route without delay during encoding so as to pass through a delay circuit having the largest delay amount. In the first embodiment of the present invention described above, the interleave depth I
The relationship between the block length and the block length N of the block code (described with the Reed-Solomon code) as the second error correction code has not been particularly defined.

【００４７】このため、インターリーブとデインターリ
ーブの同期化を図るために、専用の回路が必要になった
り、さらに同期のための信号を挿入しなければならない
場合も考えられる。しかし、以下に述べるこの発明の第
２の実施の形態では、インターリーブの深さＩとブロッ
ク符号の符号長Ｎまたはブロック符号とその他の制御信
号や同期信号からなる同期信号ブロックの長さとの間に
因数関係を持たせてこの問題を解決するものである。Therefore, in order to synchronize the interleave and the deinterleave, a dedicated circuit may be required or a signal for synchronization may need to be inserted. However, in the second embodiment of the present invention described below, the interleave depth I and the code length N of the block code or the length of the block signal and the length of the synchronization signal block including other control signals and synchronization signals are different. This problem is solved by providing a factor relationship.

【００４８】次に、図４（ａ）〜（ｃ）及び図５（ａ）
〜（ｃ）は、それぞれ、この発明に係る符号化伝送方式
の第２の実施の形態を説明するための模式図である。ま
た、図６は、この符号を構成し、復号処理する装置を説
明するためのブロック構成図である。Next, FIG. 4A to FIG. 4C and FIG.
(C) to (c) are schematic diagrams for explaining a second embodiment of the coded transmission system according to the present invention. FIG. 6 is a block diagram for explaining an apparatus for configuring and decoding this code.

【００４９】ここで説明する第２の実施の形態は、先に
説明した第１の実施の形態の構成と同様に、誤り訂正の
外符号として、符号長２０４バイトで情報点数１８８バ
イトの、８ビットシンボルの短縮化リードソロモン符号
のブロック符号を用い、畳み込みインターリーブを施し
た後、内符号として畳み込み符号によるもう１つの誤り
訂正符号を構成して伝送するものである。The second embodiment described here has a code length of 204 bytes and an information point number of 188 bytes as an outer code for error correction, similarly to the configuration of the first embodiment described above. After performing convolutional interleaving using a block code of a shortened bit symbol Reed-Solomon code, another error correction code based on the convolutional code is configured and transmitted as an inner code.

【００５０】また、ここで説明する外符号と内符号の他
に、より一層符号誤りに対する保護を強化するために、
外符号の外側でさらに誤り訂正符号化する場合において
も、この第２の実施の形態の効果は、前に説明した第１
の実施の形態と全く同様である。In addition to the outer code and inner code described here, in order to further enhance protection against code errors,
Even when error correction coding is performed outside the outer code, the effect of the second embodiment is the same as that of the first embodiment described above.
This is exactly the same as the embodiment.

【００５１】伝送信号は、外符号として図４（ａ）に示
すように、０〜１８７の１８８バイトのデータに、１８
８〜２０３までの１６バイトのパリティバイトシンボル
が付加されることで、リードソロモン符号が構成されて
いる。このリ−ドソロモン符号により、ブロック内に発
生した８バイト（８シンボル）までの誤りを訂正するこ
とができる。また、この符号は、消失訂正で１６バイト
（１６シンボル）までの誤りを訂正することができるこ
とは、先に説明した第１の実施の形態でも述べたことで
ある。As shown in FIG. 4A, the transmission signal is composed of 188-byte data of 0 to 187 as an outer code,
A Reed-Solomon code is configured by adding 16-byte parity byte symbols from 8 to 203. With this lead-solomon code, errors of up to 8 bytes (8 symbols) occurring in a block can be corrected. This code can correct an error of up to 16 bytes (16 symbols) by erasure correction, as described in the first embodiment.

【００５２】この第２の実施の形態では、通常の誤り訂
正と消失訂正とを組み合わせることにより、１２バイト
の誤りを訂正することのできるシステムを説明してい
る。すると、この例では、外符号（第２の誤り訂正符
号）の誤り訂正可能数ＤはＤ＝１２バイトであり、外符
号の符号長ＮはＮ＝２０４バイトであるから、Ｎ／Ｄ＝
１７となる。The second embodiment describes a system capable of correcting a 12-byte error by combining normal error correction and erasure correction. Then, in this example, the error-correctable number D of the outer code (the second error correction code) is D = 12 bytes, and the code length N of the outer code is N = 204 bytes.
It becomes 17.

【００５３】一方、符号ブロックの長さＮ＝２０４を素
因数に分解すると、Ｎ＝１７×３×２×２である。これ
よりインターリーブの深さＩは、１７より大きいＮの因
数のうちの最小のＩ＝１７とする。また、インターリー
ブの長さＭは、この例ではＭ＝１２としている。なお、
このシステム構成例ではＤ＝１２とはしているが、必ず
しも全ての復号側の装置に１２重誤り訂正を要求すると
いう意味の設定ではなく、１２重誤り訂正を行なう復号
器を用いれば所定のバースト訂正長が得られるシステム
であるという意味であることを断っておく。On the other hand, when the code block length N = 204 is decomposed into prime factors, N = 17 × 3 × 2 × 2. From this, the interleave depth I is set to the minimum I = 17 among N factors larger than 17. Further, the length M of the interleave is set to M = 12 in this example. In addition,
In this example of the system configuration, D = 12. However, the setting does not necessarily mean that all devices on the decoding side require 12-fold error correction. It should be noted that this means that the system can obtain the burst correction length.

【００５４】このインターリーブの様子を図４（ｂ）に
示している。このインターリーブは、図４（ａ）に示す
ように、情報シンボル順・ブロック順に並んだ外符号符
号化後の信号を、図４（ｂ）に示すように、順に深さＩ
の方向に１７バイトずつになるように並べる。FIG. 4B shows the state of the interleaving. In this interleaving, as shown in FIG. 4A, signals after outer coding are arranged in the order of information symbols and blocks, and the signals having the depth I are sequentially arranged as shown in FIG. 4B.
In the direction of 17 bytes.

【００５５】そして、図４（ｂ）に太線で囲って示すよ
うに、１７番目のブロック（１７）の０バイト目のシン
ボルが並べられてから、１７番目のブロック（１７）の
０バイト目のシンボルの次には１６番目のブロック（１
６）の１バイト目のシンボルを取り出し、‥‥‥、２番
目のブロック（２）の１５バイト目のシンボルの次には
１番目のブロック（１）の１６バイト目のシンボルを取
り出し、そして、その次には図４（ｂ）に太点線で囲っ
て示すように、１７番目のブロック（１７）の１７バイ
ト目のシンボルを取り出し、１６番目のブロック（１
６）の１８バイト目のシンボルを取り出し、‥‥‥、２
番目のブロック（２）の３２バイト目のシンボルを取り
出し、１番目のブロック（１）の３３バイト目のシンボ
ルを取り出すというように、図４（ｂ）に示す隣の行の
Ｍ＝１２列離れたシンボルが飛び飛びに取り出して並べ
直される。Then, as shown by the thick line in FIG. 4B, after the 0th byte symbol of the 17th block (17) is arranged, the 0th byte of the 17th block (17) is arranged. After the symbol, the 16th block (1
6) The first byte symbol of the second block (2) is extracted, and then the 16th byte symbol of the first block (1) is extracted after the 15th byte symbol of the second block (2). Next, as shown by the thick dotted line in FIG. 4B, the 17th byte symbol of the 17th block (17) is extracted, and the 16th block (1
The symbol of the 18th byte of 6) is extracted, and {2
The 32nd byte symbol of the second block (2) is taken out, and the 33rd byte symbol of the first block (1) is taken out, so that the next row shown in FIG. Symbols are jumped out and rearranged.

【００５６】このようにして並べ直された結果、信号列
は、図４（ｃ）に示されるようになる。このように並べ
替えられた信号列は、この第２の実施の形態でもバイト
単位をビット直列にする等して内符号（第１の誤り訂正
符号）である畳み込み符号化を行なう。そして、符号化
を終えた信号は、所定の変調を経て伝送路に送信され
る。As a result of the rearrangement in this manner, the signal sequence is as shown in FIG. The signal sequence rearranged in this way is also subjected to convolutional coding as an inner code (first error correction code) by, for example, making the byte unit bit-serial in this second embodiment. Then, the coded signal is transmitted to the transmission path via a predetermined modulation.

【００５７】次に、受信復号側で行なうデインターリー
ブ処理について説明する。伝送路から受信された信号
は、復調され、ビタビデコーダ等で内符号である畳み込
み符号の復号処理を終えると、バイト単位に図５（ａ）
に示すような順序で並べられた信号となる。そして、符
号化側と同様の手順により、図５（ｂ）に示すように入
力順に深さＩの方向に１７バイトずつになるように並べ
られる。Next, the deinterleave processing performed on the receiving and decoding side will be described. The signal received from the transmission path is demodulated, and when the decoding processing of the convolutional code, which is the inner code, is completed by a Viterbi decoder or the like, FIG.
The signals are arranged in the order shown in FIG. Then, by the same procedure as that on the encoding side, as shown in FIG.

【００５８】その後、今度は、符号化側とは逆の順序
で、図５（ｂ）に太線で囲って示すように、１７番目の
ブロック（１７）の１６バイト目のシンボルが並べられ
てから、１７番目のブロック（１７）の０バイト目のシ
ンボルの次には１７番目のブロック（１７）の１バイト
目のシンボルを取り出し、‥‥‥、１７番目のブロック
（１７）の１５バイト目のシンボルの次には１７番目の
ブロック（１７）の１６バイト目のシンボルを取り出
し、そして、その次には、図５（ｂ）に太点線で囲って
示すように１７番目のブロック（１７）の１７バイト目
のシンボルを取り出し、１７番目のブロック（１７）の
１８バイト目のシンボルを取り出し、‥‥‥、１７番目
のブロック（１７）の３２バイト目のシンボルを取り出
し、１７番目のブロック（１７）の３３バイト目のシン
ボルを取り出すというように、図４（ｂ）に示した符号
化側とは反対側の隣の行のＭ＝１２列離れたシンボル
を、符号化側とは反対方向に飛び飛びに取り出して並べ
直している。Then, this time, the symbols of the 16th byte of the 17th block (17) are arranged in the reverse order to the encoding side, as shown by the thick line in FIG. 5B. , The symbol of the 1st byte of the 17th block (17) is taken out after the symbol of the 0th byte of the 17th block (17), After the symbol, the 16th byte symbol of the 17th block (17) is extracted, and then the 17th block (17) of the 17th block (17) is surrounded by a thick dotted line in FIG. The 17th byte symbol is extracted, the 18th byte symbol of the 17th block (17) is extracted, ‥‥‥, the 32nd byte symbol of the 17th block (17) is extracted, and the 17th block (17) is extracted. As in the case of extracting the 33rd byte symbol in (17), a symbol M = 12 columns away from the next row on the opposite side to the encoding side shown in FIG. They are taken out in different directions and rearranged.

【００５９】このように並べ直された結果、信号列は、
図５（ｃ）に示すように、外符号のブロック順・シンボ
ル順となる。そして、この図５（ｃ）に示す信号に対し
て、外符号であるリードソロモン符号の復号を行なうこ
とで、前述の第１の実施の形態の場合と同様に、情報シ
ンボルを所定の順序で得ることができる。As a result of the rearrangement, the signal sequence is
As shown in FIG. 5C, the outer code is in block order and symbol order. Then, by decoding the Reed-Solomon code, which is the outer code, for the signal shown in FIG. 5C, the information symbols are arranged in a predetermined order as in the case of the first embodiment. Obtainable.

【００６０】ここで、伝送信号の品質が劣化して、内符
号の復号後に、図５（ａ）に網掛けで示したような、２
０５バイトの長さのバースト誤りがある場合について説
明する。このバースト誤りは、図５（ｂ）に示すように
並べると、同図に網掛けで示したような１７×１２の矩
形の部分と次の１８番目のブロック（１８）の０バイト
目のシンボルとの誤りである。Here, the quality of the transmission signal is degraded, and after decoding of the inner code, 2D as shown by hatching in FIG.
A case where a burst error having a length of 05 bytes is present will be described. When this burst error is arranged as shown in FIG. 5B, a 17 × 12 rectangular portion as shown by hatching in FIG. 5B and the symbol of the 0th byte of the next 18th block (18) Is incorrect.

【００６１】これらの符号誤りは、デインターリーブに
より、図５（ｃ）に網掛けで示すように飛び飛びの誤り
となる。この誤りは、１７番目のブロック（１７）のシ
ンボルについては、図５（ｃ）に網掛けで示すように
０，１７，３４，５１，６８，８５，１０２，１１９，
１３６，１５３，１７０及び１８７バイト目の１２バイ
トの誤りとなり、この外符号の訂正方式で訂正可能な誤
りである。他のブロックについても同様に１２バイト以
下の誤りとなっており、訂正が可能である。These code errors become discrete errors due to the deinterleaving, as shown by hatching in FIG. This error is caused by the fact that the symbols of the 17th block (17) are 0, 17, 34, 51, 68, 85, 102, 119, as shown by hatching in FIG.
It is an error of 12 bytes of the 136, 153, 170 and 187 bytes, and is an error that can be corrected by this outer code correction method. Similarly, other blocks have errors of 12 bytes or less, and can be corrected.

【００６２】一方、バースト誤りの長さがもう１バイト
長くなり２０６バイトになると、１７番目のブロック
（１７）の１バイト目も誤りとなるので、ブロック内で
１３バイトの誤りがあることになり、この第２の実施の
形態で規定した誤り訂正方式では訂正できなくなる。こ
のため、ここで挙げた例では、バースト訂正長は２０５
バイトとなる。On the other hand, when the length of the burst error is increased by another byte to reach 206 bytes, the first byte of the 17th block (17) also becomes an error, so that there is a 13-byte error in the block. However, the error cannot be corrected by the error correction method defined in the second embodiment. Therefore, in the example given here, the burst correction length is 205
It becomes bytes.

【００６３】なお、この発明を適用しない場合で、イン
ターリーブの深さＩをＮ／Ｄより小さくした場合につい
て、比較のために説明する。ＩをＮ／Ｄ＝１７より小さ
い、例えばＩ＝１２とした場合には、図５（ｂ）に示し
たようなインターリーブの様子を示す図表の行の数が１
２になる。このため、図５（ｂ）に示した１７番目のブ
ロック（１７）の０バイト目のシンボルの右隣には同じ
ブロック（１７）の１２バイト目のシンボルが並べら
れ、その右隣には同じブロック（１７）の２４バイト目
のシンボルが並べられるという具合になる。つまり、１
７番目のブロックのシンボルが１７バイト横に並ぶこと
になる。A case where the present invention is not applied and a case where the interleaving depth I is smaller than N / D will be described for comparison. When I is smaller than N / D = 17, for example, I = 12, the number of rows in the chart showing the interleaving state as shown in FIG.
It becomes 2. Therefore, the 12th byte symbol of the same block (17) is arranged on the right side of the 0th byte symbol of the 17th block (17) shown in FIG. The symbols of the 24th byte of the block (17) are arranged. That is, 1
The symbols of the seventh block are arranged 17 bytes horizontally.

【００６４】そこで、インターリーブの長さＭをＭ＝１
７に大きくしても、たかだか１４５バイト（１２×１２
＋１）のバースト誤りに対しても、１７番目のブロック
では１３バイトの誤りとなり訂正不能となる。つまり、
バースト訂正長は１４４バイトとなり、この発明を適用
した場合の約７０％となる。そして、この場合はインタ
ーリーブの長さＭをＭ＝１７よりいくら大きくしても、
同じブロックのシンボルが１７バイト横に並ぶ状況は変
わらないため、バースト訂正長は１４４バイトより大き
くできないことになる。Therefore, the interleave length M is set to M = 1.
Even if it is increased to 7, it is at most 145 bytes (12 × 12
Even for the burst error of +1), the 17th block has a 13-byte error and cannot be corrected. That is,
The burst correction length is 144 bytes, which is about 70% of the case where the present invention is applied. And in this case, no matter how much the interleave length M is larger than M = 17,
Since the situation where the symbols of the same block are arranged 17 bytes horizontally remains the same, the burst correction length cannot be larger than 144 bytes.

【００６５】次に、逆にインターリーブの深さＩを、上
記した第２の実施の形態の２倍のＩ＝３４とした場合に
ついて比較する。この場合もやはり容易に解るように、
図５（ｂ）に示したようなインターリーブの様子を示す
図表の行の数が倍の３４になるので、同じブロックのシ
ンボルは６バイト横に並ぶことになる。このため、イン
ターリーブの長さＭを半分のＭ＝６としてもバースト訂
正長は４１０バイト（３４×１２＋２）となることは容
易に解り、上記第２の実施の形態の２倍のバースト訂正
長が得られる。しかし、この発明においても、インター
リーブの長さＭをＭ＝２４まで延ばせば同等のバースト
訂正長は確保することが可能であり、この点で劣るとこ
ろはない。Next, a comparison will be made for a case where the interleaving depth I is set to I = 34, which is twice that of the second embodiment. In this case, as you can easily understand,
Since the number of rows in the chart showing the interleaving state as shown in FIG. 5B doubles to 34, the symbols of the same block are arranged 6 bytes horizontally. Therefore, it is easy to understand that the burst correction length is 410 bytes (34 × 12 + 2) even if the interleave length M is halved, that is, M = 6, and the burst correction length twice as large as that of the second embodiment is obtained. can get. However, in the present invention, if the interleave length M is increased to M = 24, the same burst correction length can be secured, and there is no inferior point in this respect.

【００６６】次に、第１の実施の形態の場合と同様に、
図６を用いて上記第２の実施の形態で説明した動作を実
現するための構成について、シフトレジスタによる信号
遅延回路を用いた例で説明する。図６において、８は外
符号であるリードソロモン符号の符号化器、９ａ〜９ｐ
はバイト単位のシフトレジスタで構成された遅延回路、
１０は内符号である畳み込み符号の符号化器、１１は伝
送路、１２は内符号である畳み込み符号の復号器で通常
はビタビデコーダが用いられる。１３ａ〜１３ｐはシフ
トレジスタで構成された遅延回路、１４は外符号である
リードソロモン符号の復号器である。なお、第１の実施
の形態の場合と同様に、信号伝送に用いる変復調部分は
説明を省略している。Next, as in the case of the first embodiment,
A configuration for realizing the operation described in the second embodiment with reference to FIG. 6 will be described using an example in which a signal delay circuit including a shift register is used. In FIG. 6, reference numeral 8 denotes an encoder of a Reed-Solomon code which is an outer code, and 9a to 9p
Is a delay circuit composed of byte-by-byte shift registers,
Reference numeral 10 denotes an encoder for a convolutional code as an inner code, 11 denotes a transmission path, and 12 denotes a decoder for a convolutional code as an inner code, and a Viterbi decoder is usually used. Reference numerals 13a to 13p denote delay circuits constituted by shift registers, and 14 denotes a decoder for a Reed-Solomon code which is an outer code. As in the case of the first embodiment, the description of the modulation / demodulation part used for signal transmission is omitted.

【００６７】すなわち、１８７バイト毎に１バイトの同
期信号を付加して区切られた伝送信号が、直列または並
列にリードソロモン符号化器８に入力される。このリー
ドソロモン符号化器８では、入力される信号の同期信号
を先頭にした１８８バイト毎に１６バイトのパリティを
生成付加し、リードソロモン符号を構成している［図４
（ａ）参照］。そして、このリードソロモン符号化され
た信号は、順次、直接または遅延回路９ａ〜９ｐを介し
ての１７通りのルートに振り分けて畳み込み符号化器１
０に出力される。That is, a transmission signal delimited by adding a 1-byte synchronization signal for every 187 bytes is input to the Reed-Solomon encoder 8 in series or in parallel. In the Reed-Solomon encoder 8, a parity of 16 bytes is generated and added for every 188 bytes starting from the synchronization signal of the input signal, thereby forming a Reed-Solomon code [FIG.
(A)]. The Reed-Solomon-encoded signal is sequentially or directly distributed to 17 routes through delay circuits 9a to 9p and convolutional encoder 1
Output to 0.

【００６８】この場合、遅延回路９ａ〜９ｐの遅延量
ｄ、つまりシフトレジスタの段数は、それぞれ順にイン
ターリーブの長さＭ＝１２の１倍，２倍，３倍，‥‥
‥，１５倍及び１６倍の値を持ち、この遅延量の配置に
よりインターリーブが行なわれることになる［図４
（ｂ）参照］。これらの遅延回路９ａ〜９ｐのシフトレ
ジスタの段数の総和が、インターリーブを行なうのに必
要なメモリ容量の大きさに対応している。このようにし
てインターリーブが行なわれた信号［図４（ｃ）参照］
は、畳み込み符号化器１０により畳み込み符号化され、
伝送路１１に送り出される。In this case, the delay amount d of the delay circuits 9a to 9p, that is, the number of stages of the shift register, is respectively 1, 2, 3 and .times. Of the interleave length M = 12.
‥, 15 times and 16 times, and interleaving is performed by the arrangement of the delay amount [FIG.
(B)]. The sum of the number of stages of the shift registers of these delay circuits 9a to 9p corresponds to the size of the memory capacity necessary for performing interleaving. The signal interleaved in this way [see FIG. 4 (c)]
Is convolutionally encoded by the convolutional encoder 10,
It is sent out to the transmission line 11.

【００６９】復号側では、まず、伝送路１１から入力さ
れた伝送信号に対して、畳み込み符号復号器１２によ
り、内符号である畳み込み符号による誤り訂正処理を行
なっている。この畳み込み符号復号器１２の出力は、バ
イト単位の信号［図５（ａ）参照］として符号化時に遅
延のないルートを通った信号バイトが、一番遅延量の大
きい遅延回路１３ａを通るように同期化が図られて、順
次、遅延回路１３ａ〜１３ｐまたは直接の１７通りのル
ートに振り分けられて、リードソロモン復号器１４に出
力される。On the decoding side, first, the transmission signal input from the transmission path 11 is subjected to error correction by a convolutional code decoder 12 using a convolutional code as an inner code. The output of the convolutional code decoder 12 is such that a signal byte that has passed through a route with no delay during encoding as a signal in byte units (see FIG. 5A) passes through a delay circuit 13a having the largest delay amount. Synchronization is achieved, and the signals are sequentially distributed to the delay circuits 13a to 13p or 17 direct routes and output to the Reed-Solomon decoder 14.

【００７０】また、デインターリーブとは直接関わらな
いが、この構成例では、距離１７のリードソロモン符号
で消失訂正を併用して１２重誤り訂正を行なうために必
要な消失情報が、畳み込み符号復号器１２から信号とと
もにリードソロモン復号器１４に送られる。Although not directly related to deinterleaving, in this configuration example, the erasure information necessary for performing 12-fold error correction using erasure correction together with a Reed-Solomon code at a distance of 17 is provided by a convolutional code decoder. From 12, the signal is sent to the Reed-Solomon decoder 14 together with the signal.

【００７１】遅延回路１３ａ〜１３ｐの遅延量ｄ、つま
りシフトレジスタの段数は、符号化側とは逆にそれぞれ
順にインターリーブの長さＭ＝１２の１６倍，１５倍，
１４倍，‥‥‥，２倍及び１倍の値を持ち、この遅延量
の配置によりデインターリーブ処理が行なわれる［図５
（ｂ）参照］。これらの遅延回路１３ａ〜１３ｐを構成
するシフトレジスタの段数の総和が、デインターリーブ
を行なうのに必要なメモリ容量の大きさに対応する。こ
のようにしてインターリーブ処理を解かれた信号［図５
（ｃ）参照］は、リードソロモン復号器１４によるリー
ドソロモン符号での誤り訂正が行なわれ、直列または並
列に出力される。The delay amount d of the delay circuits 13a to 13p, that is, the number of stages of the shift register, is 16 times, 15 times, 16 times, 15 times the interleave length M = 12, respectively, contrary to the encoding side.
It has a value of 14, 14 times, 2 times, and 1 time, and the deinterleave processing is performed by the arrangement of the delay amount [FIG.
(B)]. The sum of the number of stages of the shift registers constituting these delay circuits 13a to 13p corresponds to the size of the memory capacity necessary for performing deinterleaving. The signal deinterleaved in this way [FIG.
(C) is subjected to error correction in the Reed-Solomon code by the Reed-Solomon decoder 14 and is output in series or in parallel.

【００７２】この第２の実施の形態の構成においても、
装置化に必要なメモリ容量の大きさを、この発明を適用
しない場合と比較すると、前述したＩ＝３４、Ｍ＝６の
ときの場合では４１０バイトのバースト訂正長を得るの
に３４×３３×６÷２＝３３６６バイトのメモリ容量が
必要なのに対して、この発明を適用した場合にはほぼ同
じ４０９バイトのバースト訂正長を得るのに必要なメモ
リ容量は、１７×１６×１２÷２＝３２６４バイトと、
１０２バイト低減でき有利である。In the configuration of the second embodiment,
Compared with the case where the present invention is not applied, the size of the memory capacity required for realization of the device is 34 × 33 × when the above I = 34 and M = 6, a burst correction length of 410 bytes is obtained. While a memory capacity of 6 ÷ 2 = 3366 bytes is required, when the present invention is applied, a memory capacity required to obtain a burst correction length of approximately the same 409 bytes is 17 × 16 × 12 ÷ 2 = 3264. Bytes and
This is advantageous because it can be reduced by 102 bytes.

【００７３】上述のように、符号化時に遅延のないルー
トを通った信号バイトは、一番遅延量の大きい遅延回路
を通るように同期化する必要がある。上述した第２の実
施の形態では、外符号であるリードソロモン符号ブロッ
クの先頭シンボルは、必ず符号化側では遅延のないルー
トを通り、復号側では遅延最大のルートを通るようにな
るので、システムとして必ず必要な誤り訂正符号ブロッ
クの同期化とインターリーブの同期化とを兼用すること
ができるので、装置化に都合が良い。As described above, it is necessary to synchronize a signal byte that has passed through a route without delay during encoding so as to pass through a delay circuit having the largest delay amount. In the above-described second embodiment, the first symbol of the Reed-Solomon code block, which is the outer code, always passes through a route without delay on the encoding side and a route with the maximum delay on the decoding side. Since the synchronization of the error correction code block and the synchronization of the interleave, which are always necessary, can be shared, it is convenient to implement the device.

【００７４】以上に説明した第２の実施の形態では、上
記の例で述べたような、外符号の符号ブロックに同期信
号が含まれている等の場合には、インターリーブの深さ
Ｉをその符号長Ｎの因数にすればよく、また、外符号ブ
ロックの他に同期信号Ｓを付加してＮ＋Ｓの長さの同期
信号ブロックを形成している場合等では、ＩをＮ＋Ｓの
因数にすればインターリーブの同期化について上と同じ
効果が得られる。In the second embodiment described above, when the synchronizing signal is included in the code block of the outer code as described in the above example, the interleaving depth I is set to It is only necessary to use a factor of the code length N, and in a case where a synchronization signal S is added in addition to the outer code block to form a synchronization signal block having a length of N + S, if I is a factor of N + S The same effect as above is obtained for interleaving synchronization.

【００７５】一方、最小のメモリ容量で最大のバースト
訂正長を得るためには、上で説明したように、外符号の
符号ブロックのブロック長Ｎよりもインターリーブの深
さＩが大きく、かつできるだけ小さければよいから、上
記の因数のうちＮ／Ｄ以上のものの中で最小の値を設定
すればよい。さらに、符号長の異なる複数の符号ブロッ
ク単位で同期ブロックが形成されている場合には、イン
ターリーブの深さＩは、この同期ブロック長の因数のう
ちで、同期ブロック中の最大の符号ブロック長Ｎｍを誤
り訂正数Ｄで割った値であるＮｍ／Ｄ以上でかつ最小の
値に設定する。On the other hand, in order to obtain the maximum burst correction length with the minimum memory capacity, as described above, it is necessary that the interleaving depth I is larger than the block length N of the outer code block and is as small as possible. It is sufficient to set the minimum value among those above N / D among the above factors. Further, when a synchronization block is formed in units of a plurality of code blocks having different code lengths, the interleaving depth I is the largest code block length Nm in the synchronization block among the factors of the synchronization block length. Is set to a minimum value that is equal to or greater than Nm / D, which is a value obtained by dividing by the error correction number D.

【００７６】例えば、誤り訂正数Ｄ＝１２の１９６バイ
ト，２０２バイト，２０８バイトの３つの符号ブロック
に、２バイトの同期信号を加えて同期信号ブロックを形
成している場合には、６０８＝２×２×２×２×２×１
９の因数のうち、２０８÷１２＝１７．３３３‥‥以上
の中の最小値である１９を採用してＩ＝１９とすればよ
い。このようにすれば、どの符号長を誤り訂正数で割っ
た値よりもインターリーブの深さＩが大きくなり、この
発明の効果が得られるからである。For example, when a synchronous signal block is formed by adding a 2-byte synchronous signal to three code blocks of 196 bytes, 202 bytes, and 208 bytes with the number of error corrections D = 12, 608 = 2 × 2 × 2 × 2 × 2 × 1
Of the factors of 9, the minimum value of 19 among 208 {12 = 17.333} or more may be adopted as I = 19. This is because the interleave depth I becomes larger than a value obtained by dividing any code length by the number of error corrections, and the effect of the present invention can be obtained.

【００７７】ここまでについては、この発明の効果を解
り易くするため、遅延回路を用いてインターリーブを行
なう方式を説明した。しかし、通常はＲＡＭを用いてイ
ンターリーブ処理を行なう場合が一般的である。そこ
で、図７を用いて、この発明の第３の実施の形態とし
て、ＲＡＭを用いた符号化伝送装置を説明する。Up to this point, a method of performing interleaving using a delay circuit has been described in order to easily understand the effects of the present invention. However, it is general that the interleave processing is performed using a RAM. Therefore, an encoded transmission apparatus using a RAM will be described as a third embodiment of the present invention with reference to FIG.

【００７８】ただし、具体的な説明は、図４及び図５で
説明した方式について行なう。その他の方式について
は、ＲＡＭの制御を変更することによって同様に実現す
ることができる。図７において、１５はリードソロモン
符号化器、１６はＲＡＭ、１７はＲＡＭ制御回路、１８
は畳み込み符号化器、１９は変調器、２０は送信アンテ
ナ、２１は受信アンテナ、２２は復調器、２３は畳み込
み符号復号器、２４はＲＡＭ、２５はＲＡＭ制御回路、
２６はリードソロモン復号器である。However, a specific description will be given of the method described with reference to FIGS. The other methods can be similarly realized by changing the control of the RAM. In FIG. 7, 15 is a Reed-Solomon encoder, 16 is a RAM, 17 is a RAM control circuit, 18
Is a convolutional encoder, 19 is a modulator, 20 is a transmission antenna, 21 is a reception antenna, 22 is a demodulator, 23 is a convolutional code decoder, 24 is RAM, 25 is a RAM control circuit,
26 is a Reed-Solomon decoder.

【００７９】すなわち、１８７バイト毎に１バイトの同
期信号を付加して区切られた伝送信号は、リードソロモ
ン符号器１５に入力され、同期信号を先頭にした１８８
バイト毎に１６バイトのパリティシンボルが付加される
ことにより、リードソロモン符号ブロックが生成され、
図４（ａ）に示すように並べられる。このリードソロモ
ン符号器１５で生成されたリードソロモン符号は、ＲＡ
Ｍ制御回路１７によって順次ＲＡＭ１６に書き込まれ
る。That is, the transmission signal divided by adding a 1-byte synchronization signal for every 187 bytes is input to the Reed-Solomon encoder 15 and the 188-byte signal having the synchronization signal at the top is input.
By adding a 16-byte parity symbol for each byte, a Reed-Solomon code block is generated,
They are arranged as shown in FIG. The Reed-Solomon code generated by this Reed-Solomon encoder 15 is RA
The data is sequentially written to the RAM 16 by the M control circuit 17.

【００８０】このＲＡＭ制御回路１７は、ＲＡＭ１６に
対する書き込みと読み出しとを交互に行なっている。Ｒ
ＡＭ１６に対する書き込みアドレスは、各外符号ブロッ
ク内の同期信号バイトと、同期信号から１７バイト毎の
シンボルバイトとが、連続アドレスとなるように制御し
ている。これらのシンボルバイトは、図６に示した第２
の実施の形態で遅延０のルートで畳み込み符号化器１０
に送られるシンボルバイトに相当する。以下の説明を簡
単にするために、これらを基準バイトということにす
る。The RAM control circuit 17 alternately performs writing and reading with respect to the RAM 16. R
The write address to the AM 16 is controlled so that the synchronization signal byte in each outer code block and the symbol byte every 17 bytes from the synchronization signal are continuous addresses. These symbol bytes are stored in the second byte shown in FIG.
In the embodiment, the convolutional encoder 10
Equivalent to the symbol byte sent to These are referred to as reference bytes for the sake of simplicity.

【００８１】そして、ＲＡＭ制御回路１７は、ブロック
内の他の各シンボルバイトの書き込みアドレスが、基準
バイトの次のシンボルバイト（ａ）は基準バイトのアド
レス＋Ｍ（Ｍ＝１２）＋１となり、その次のシンボルバ
イト（ｂ）は前のシンボルバイト（ａ）のアドレス＋１
２×２＋１となり、その次のシンボルバイト（ｃ）は前
のシンボルバイト（ｂ）のアドレス＋１２×３＋１とな
り、さらにその次のシンボルバイト（ｄ）は前のシンボ
ルバイト（ｃ）のアドレス＋１２×４＋１となり、‥‥
‥、次の基準バイトの２つ前のシンボルバイト（ｏ）は
前のシンボルバイト（ｎ）のアドレス＋１２×１５＋１
となり、その次、すなわち次の基準バイトの前のシンボ
ルバイト（ｐ）は前のシンボルバイト（ｏ）のアドレス
＋１２×１６＋１となるように動作する。Then, the RAM control circuit 17 determines that the write address of each other symbol byte in the block is equal to the address of the reference byte + M (M = 12) +1 for the symbol byte (a) next to the reference byte. Is the address of the previous symbol byte (a) +1
2 × 2 + 1, the next symbol byte (c) is the address of the previous symbol byte (b) + 12 × 3 + 1, and the next symbol byte (d) is the address of the previous symbol byte (c) + 12 × 4 + 1 And ‥‥
‥, the symbol byte (o) immediately before the next reference byte is the address of the previous symbol byte (n) + 12 × 15 + 1
Then, the symbol byte (p) before the next, that is, the next reference byte is operated to be the address of the previous symbol byte (o) + 12 × 16 + 1.

【００８２】そして、ＲＡＭ１６の容量は、このときの
次の基準バイトの書き込みアドレスとその前のシンボル
バイトの書き込みアドレスとの間が重ならないだけの容
量を持つものとする。The RAM 16 has such a capacity that the write address of the next reference byte and the write address of the symbol byte before it do not overlap at this time.

【００８３】また、ＲＡＭ制御回路１７からＲＡＭ１６
に与えられる読み出しアドレスは、基準バイトに対して
は書き込みアドレスと同一のアドレスとなり、基準バイ
トの次のシンボルバイト（ａ）の読み出しアドレスはそ
の書き込みアドレス−Ｍ（Ｍ＝１２）となり、その次の
シンボルバイト（ｂ）の読み出しアドレスは書き込みア
ドレス−１２×２となり、さらにその次のシンボルバイ
ト（ｃ）の読み出しアドレスは書き込みアドレス−１２
×３となり、‥‥‥、次の基準バイト２つ前のシンボル
バイト（ｏ）の読み出しアドレスはその書き込みアドレ
ス−１２×１５となり、そして次の基準バイト１つ前の
シンボルバイト（ｐ）の読み出しアドレスはその書き込
みアドレス−１２×１６となるように設定されている。Further, the RAM control circuit 17 sends the RAM 16
Is the same as the write address for the reference byte, the read address for the symbol byte (a) next to the reference byte is the write address −M (M = 12), and the next The read address of the symbol byte (b) is the write address -12 × 2, and the read address of the next symbol byte (c) is the write address -12.
× 3, Δ, the read address of the symbol byte (o) immediately before the next reference byte is its write address −12 × 15, and the read of the symbol byte (p) immediately before the next reference byte The address is set to be the write address−12 × 16.

【００８４】このようなＲＡＭ制御回路１７によるＲＡ
Ｍ１６の読み書きの制御により、図４（ｂ）に示したイ
ンターリーブ処理が行なわれ、図４（ｃ）のようにイン
ターリーブされた信号が畳み込み符号化器１８に送られ
る。この畳み込み符号化器１８では、入力された信号に
畳み込み符号化を行ない、内符号を構成した上で変調器
１９に出力する。変調器１９では所定の変調を行ない、
送信アンテナ２０を介して伝送路に信号を送信する。The RA by the RAM control circuit 17
Under the M16 read / write control, the interleave processing shown in FIG. 4B is performed, and the interleaved signal is sent to the convolutional encoder 18 as shown in FIG. The convolutional encoder 18 performs convolutional encoding on the input signal, forms an inner code, and outputs it to the modulator 19. The modulator 19 performs a predetermined modulation,
The signal is transmitted to the transmission path via the transmission antenna 20.

【００８５】受信復号側では、受信アンテナ２１で受け
られた信号を復調器２２で復調した後、畳み込み符号復
号器２３で内符号の復号を行なう。この畳み込み符号復
号器２３は、復号した内符号を図５（ａ）に示すような
バイト単位の信号列として、ＲＡＭ２４に出力するとと
もに、必要に応じて復号信号の信頼度を示す情報をも出
力する。この信頼度情報は、外符号の復号で消失訂正を
行なう場合の消失情報に利用することができる。On the receiving decoding side, the demodulator 22 demodulates the signal received by the receiving antenna 21, and then decodes the inner code by the convolutional code decoder 23. The convolutional code decoder 23 outputs the decoded inner code as a signal sequence in bytes as shown in FIG. 5A to the RAM 24, and also outputs information indicating the reliability of the decoded signal as necessary. I do. This reliability information can be used as erasure information when erasure correction is performed by decoding the outer code.

【００８６】この畳み込み符号復号器２３から出力され
る信号は、ＲＡＭ制御回路２５によって順次ＲＡＭ２４
に書き込まれる。このＲＡＭ制御回路２５は、ＲＡＭ２
４に対する書き込みと読み出しとを交互に行なってい
る。ＲＡＭ２４に対する書き込みアドレスは、各外符号
ブロック内の同期信号バイトと、同期信号から１７バイ
ト毎のシンボルバイトとが、連続アドレスとなるように
制御している。The signals output from the convolutional code decoder 23 are sequentially sent to the RAM 24 by the RAM control circuit 25.
Is written to. The RAM control circuit 25 includes a RAM 2
4 is alternately written and read. The write address to the RAM 24 is controlled so that the synchronization signal byte in each outer code block and the symbol byte every 17 bytes from the synchronization signal are continuous addresses.

【００８７】これらのシンボルバイトは、図６に示した
第２の実施の形態で、遅延最大（ｄ＝１２×１６）のル
ートでリードソロモン復号器１４に送られるシンボルバ
イトに相当している。以下、符号化側の説明のときと同
様に、ここではこれらを基準バイトということにする。These symbol bytes correspond to the symbol bytes sent to the Reed-Solomon decoder 14 via the route with the maximum delay (d = 12 × 16) in the second embodiment shown in FIG. Hereinafter, similarly to the description on the encoding side, these are referred to as reference bytes.

【００８８】そして、ＲＡＭ制御回路２５は、ブロック
内の他の各シンボルバイトの書き込みアドレスが、基準
バイトの次のシンボルバイト（ｂ）は基準バイトのアド
レス＋Ｍ（Ｍ＝１２）×１５＋１となり、その次のシン
ボルバイト（ｃ）は前のシンボルバイト（ｂ）のアドレ
ス＋１２×１４＋１となり、その次のシンボルバイト
（ｄ）は前のシンボルバイト（ｃ）のアドレス＋１２×
１３＋１となり、さらにその次のシンボルバイト（ｅ）
は前のシンボルバイト（ｄ）のアドレス＋１２×１２＋
１となり、‥‥‥、次の基準バイトの３つ前のシンボル
バイト（ｏ）は前のシンボルバイト（ｎ）のアドレス＋
１２×２＋１となり、その次のシンボルバイト（ｐ）は
前のシンボルバイト（ｏ）のアドレス＋１２＋１とな
り、その次、すなわち次の基準バイトの前のシンボルバ
イトは前のシンボルバイト（ｐ）のアドレス＋１となる
ように動作する。The RAM control circuit 25 determines that the write address of each other symbol byte in the block is the address of the reference byte + M (M = 12) × 15 + 1 for the symbol byte (b) next to the reference byte. The next symbol byte (c) is the address of the previous symbol byte (b) + 12 × 14 + 1, and the next symbol byte (d) is the address of the previous symbol byte (c) + 12 ×
13 + 1, and the next symbol byte (e)
Is the address of the previous symbol byte (d) + 12 × 12 +
1, the symbol byte (o) three times before the next reference byte is the address of the previous symbol byte (n) +
12 × 2 + 1, the next symbol byte (p) is the address of the previous symbol byte (o) + 12 + 1, and the next, that is, the symbol byte before the next reference byte is the address of the previous symbol byte (p) +1. It works to become.

【００８９】そして、ＲＡＭ２４の容量としては、この
ときの次の基準バイトの書き込みアドレスとその前のシ
ンボルバイトの書き込みアドレスとの間に、Ｍ（Ｍ＝１
２）×１６以上のアドレスがはいるだけの容量を持つも
のとする。The capacity of the RAM 24 is M (M = 1) between the write address of the next reference byte and the write address of the symbol byte in front of it.
2) It is assumed that the address has a capacity enough to store an address of × 16 or more.

【００９０】また、ＲＡＭ制御回路２５からＲＡＭ２４
に与えられる読み出しアドレスは、基準バイトに対して
は書き込みアドレス−Ｍ（Ｍ＝１２）×１６のアドレス
となり、基準バイトの次のシンボルバイト（ｂ）の読み
出しアドレスはその書き込みアドレス−Ｍ×１５とな
り、その次のシンボルバイト（ｃ）の読み出しアドレス
は書き込みアドレス−１２×１４となり、さらにその次
のシンボルバイト（ｄ）の読み出しアドレスは書き込み
アドレス−１２×１３となり、‥‥‥、次の基準バイト
２つ前のシンボルバイト（ｐ）の読み出しアドレスはそ
の書き込みアドレス−１２となり、そして、次の基準バ
イト１つ前のシンボルバイトの読み出しアドレスはその
書き込みアドレスと同じとなるように設定されている。Further, the RAM control circuit 25 sends the RAM 24
Is the write address −M (M = 12) × 16 for the reference byte, and the read address of the symbol byte (b) next to the reference byte is the write address −M × 15. , The read address of the next symbol byte (c) becomes the write address -12 × 14, and the read address of the next symbol byte (d) becomes the write address -12 × 13. The read address of the symbol byte (p) two before is the write address -12, and the read address of the symbol byte one before the next reference byte is set to be the same as the write address.

【００９１】このようなＲＡＭ制御回路２５によるＲＡ
Ｍ２４の読み書きの制御により、図５（ｂ）に示したデ
インターリーブ処理が行なわれ、図５（ｃ）に示すよう
にインターリーブを解かれた信号が、リードソロモン復
号器２６に送られる。このリードソロモン復号器２６で
は、外符号の復号が行なわれ、例えば図５に網掛けで示
したようなバースト誤りがあれば、これを訂正して出力
する。The RAM control circuit 25 uses the RA
The deinterleave processing shown in FIG. 5B is performed by the read / write control of M24, and the deinterleaved signal is sent to the Reed-Solomon decoder 26 as shown in FIG. In the Reed-Solomon decoder 26, the outer code is decoded. For example, if there is a burst error as shown by shading in FIG. 5, it is corrected and output.

【００９２】以上のように、図７に示した第３の実施の
形態においては、この発明の特徴であるインターリーブ
処理を、ＲＡＭ１６，２４に対する読み書きの制御で行
なっている。このため、これまでに述べた各実施の形態
の構成は、全てＲＡＭ制御回路１７，２５の動作を変更
することで実現することができる。As described above, in the third embodiment shown in FIG. 7, the interleaving process, which is a feature of the present invention, is performed by controlling the reading and writing of the RAMs 16 and 24. Therefore, all the configurations of the embodiments described above can be realized by changing the operations of the RAM control circuits 17 and 25.

【００９３】また、上記の説明では、この発明の特徴で
あるメモリ容量の低減効果を十分に生かすため、ＲＡＭ
容量が最小になるような方式で説明したが、もちろん連
続アドレスで順次書き込みを行ない、インターリーブ間
隔で飛び飛びに読み出すような方式にすることも可能で
ある。この場合でも、必要なバースト訂正長を確保する
ために、従来の方式よりも使用するメモリのチップ数を
減らせる場合がある等の効果を持つことは言うまでもな
い。In the above description, in order to fully utilize the effect of reducing the memory capacity, which is a feature of the present invention, the RAM
Although the description has been given of the method in which the capacity is minimized, it is of course possible to employ a method in which writing is sequentially performed at continuous addresses and read out at interleave intervals. Even in this case, it goes without saying that there is an effect that the number of memory chips used may be reduced as compared with the conventional method in order to secure a necessary burst correction length.

【００９４】なお、この発明は上記した各実施の形態に
限定されるものではなく、この外その要旨を逸脱しない
範囲で種々変形して実施することができる。The present invention is not limited to the above embodiments, but can be implemented in various modifications without departing from the spirit and scope of the invention.

【００９５】[0095]

【発明の効果】以上詳述したようにこの発明によれば、
長いバースト訂正長が必要な信号伝送システムにおい
て、バースト訂正長を減少させることなく処理装置に必
要なメモリの容量を最小にすることができ、さらには信
号処理の制御回路を複雑にすることなく必要なメモリの
容量の低減を行なうことができる極めて良好な符号化伝
送方式を提供することができる。As described in detail above, according to the present invention,
In a signal transmission system that requires a long burst correction length, the memory capacity required for the processing device can be minimized without reducing the burst correction length, and furthermore, the signal processing control circuit does not need to be complicated. It is possible to provide an extremely good coded transmission system capable of reducing the capacity of a memory.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１の実施の形態を説明するために
示す図。FIG. 1 is a view shown for explaining a first embodiment of the present invention;

【図２】同第１の実施の形態におけるバースト誤り時の
訂正動作を説明するために示す図。FIG. 2 is a view for explaining a correction operation at the time of a burst error in the first embodiment.

【図３】同第１の実施の形態を実現した構成を示すブロ
ック構成図。FIG. 3 is a block diagram showing a configuration realizing the first embodiment;

【図４】この発明の第２の実施の形態を説明するために
示す図。FIG. 4 is a diagram shown to explain a second embodiment of the present invention;

【図５】同第２の実施の形態におけるバースト誤り時の
訂正動作を説明するために示す図。FIG. 5 is a view for explaining a correction operation at the time of a burst error in the second embodiment.

【図６】同第２の実施の形態を実現した構成を示すブロ
ック構成図。FIG. 6 is a block diagram showing a configuration realizing the second embodiment.

【図７】この発明の第３の実施の形態を説明するために
示す図。FIG. 7 is a view for explaining a third embodiment of the present invention;

【符号の説明】[Explanation of symbols]

１…外符号符号化器、 ２ａ〜２ｙ…遅延回路、 ３…内符号符号化器、 ４…伝送路、 ５…内符号復号器、 ６ａ〜６ｙ…遅延回路、 ７…外符号復号器、 ８…リードソロモン符号化器、 ９ａ〜９ｐ…遅延回路、 １０…畳み込み符号化器、 １１…伝送路、 １２…畳み込み符号復号器、 １３ａ〜１３ｐ…遅延回路、 １４…リードソロモン復号器、 １５…リードソロモン符号化器、 １６…ＲＡＭ、 １７…ＲＡＭ制御回路、 １８…畳み込み符号化器、 １９…変調器、 ２０…送信アンテナ、 ２１…受信アンテナ、 ２２…復調器、 ２３…畳み込み符号復号器、 ２４…ＲＡＭ、 ２５…ＲＡＭ制御回路、 ２６…リードソロモン復号器。 DESCRIPTION OF SYMBOLS 1 ... Outer code encoder, 2a-2y ... Delay circuit, 3 ... Inner code encoder, 4 ... Transmission line, 5 ... Inner code decoder, 6a-6y ... Delay circuit, 7 ... Outer code decoder, 8 ... Reed-Solomon encoder, 9a-9p ... delay circuit, 10 ... convolutional encoder, 11 ... transmission line, 12 ... convolutional code decoder, 13a-13p ... delay circuit, 14 ... Reed-Solomon decoder, 15 ... reed Solomon encoder, 16 RAM, 17 RAM control circuit, 18 convolutional encoder, 19 modulator, 20 transmission antenna, 21 reception antenna, 22 demodulator, 23 convolutional code decoder, 24 ... RAM, 25 ... RAM control circuit, 26 ... Reed-Solomon decoder.

フロントページの続き (56)参考文献 特開 平３−292023（ＪＰ，Ａ) 特開 平５−244020（ＪＰ，Ａ) 特開 昭63−127623（ＪＰ，Ａ) 特開 平３−147594（ＪＰ，Ａ) 特開 平８−329617（ＪＰ，Ａ) 特開 平７−202851（ＪＰ，Ａ) 今井秀樹著，「符号理論」電子情報通 信学会編，平成２年３月，第220−221頁 宮川洋 ほか著「符号理論」昭晃堂, 昭和49年10月（２刷），第304−309頁 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 1/00 H03M 13/22Continuation of the front page (56) References JP-A-3-292023 (JP, A) JP-A-5-244020 (JP, A) JP-A-63-127623 (JP, A) JP-A-3-147594 (JP) , A) JP-A-8-329617 (JP, A) JP-A-7-202851 (JP, A) Hideki Imai, "Coding Theory", edited by IEICE, March 1990, 220-221 Page Hiroshi Miyagawa et al. "Coding Theory" Shokodo, October 1974 (2nd print), pp. 304-309 (58) Fields investigated (Int. Cl. ⁶ , DB name) H04L 1/00 H03M 13 /twenty two

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 デジタル化された情報にインターリーブ
処理を施して２組以上の誤り訂正符号化を行ない、この
誤り訂正符号化された情報を伝送あるいは受信する符号
化伝送方式において、前記２組以上の誤り訂正符号のう
ちの最も伝送路に近い部分に設けられた第１の誤り訂正
符号の次に、所定範囲毎に相隣接するシンボル間に予め
定めた遅延時間差を設けたシンボル列により構成される
インターリーブ処理を施して設けられた第２の誤り訂正
符号は、複数の誤りを訂正可能な符号長Ｎで誤り訂正可
能数Ｄのブロック符号であり、これら第１及び第２の誤
り訂正符号の間のインターリーブについては、そのイン
ターリーブの深さＩを、前記第２の誤り訂正符号の符号
長Ｎを誤り訂正可能数Ｄで割った値Ｎ／Ｄ以上の最小の
整数となるように設定することを特徴とする符号化伝送
方式。An encoded transmission system for performing interleave processing on digitized information to perform two or more sets of error correction coding, and transmitting or receiving the error corrected and coded information, wherein the two or more sets are error-corrected. next, the advance between symbols adjacent to each at every predetermined range of the first error correction code that is provided closest to the transmission line portion of the error correction code
The second error correction code provided by performing interleave processing and configured by a symbol sequence having a predetermined delay time difference has a code length N capable of correcting a plurality of errors and an error-correctable number D For the interleave between the first and second error correction codes, the interleave depth I is obtained by dividing the code length N of the second error correction code by the error-correctable number D. A coded transmission system characterized in that it is set to be a minimum integer equal to or greater than a value N / D. 【請求項２】 デジタル化された情報にインターリーブ
処理を施して２組以上の誤り訂正符号化を行ない、この
誤り訂正符号化された情報を伝送あるいは受信する符号
化伝送方式において、前記２組以上の誤り訂正符号のう
ちの最も伝送路に近い部分に設けられた第１の誤り訂正
符号の次に、所定範囲毎に相隣接するシンボル間に予め
定めた遅延時間差を設けたシンボル列により構成される
インターリーブ処理を施して設けられた第２の誤り訂正
符号は、複数の誤りを訂正可能な符号長Ｎで誤り訂正可
能数Ｄのブロック符号であり、これら第１及び第２の誤
り訂正符号の間のインターリーブについては、そのイン
ターリーブの深さＩを、前記第２の誤り訂正符号の符号
長Ｎの整数因数のうちで、該Ｎを誤り訂正可能数Ｄで割
った値Ｎ／Ｄ以上の最小の因数となるように設定するこ
とを特徴とする符号化伝送方式。2. An encoding transmission system for performing interleave processing on digitized information to perform two or more sets of error correction coding and transmitting or receiving the error corrected and coded information, wherein the two or more sets are error-corrected. next, the advance between symbols adjacent to each at every predetermined range of the first error correction code that is provided closest to the transmission line portion of the error correction code
The second error correction code provided by performing interleave processing and configured by a symbol sequence having a predetermined delay time difference has a code length N capable of correcting a plurality of errors and an error-correctable number D The interleave between the first and second error correction codes is a block code, and the interleave depth I is expressed by N of the integer factors of the code length N of the second error correction code. Is set to be a minimum factor equal to or greater than a value N / D obtained by dividing the number by the error-correctable number D. 【請求項３】 伝送信号の同期を図るために、前記第２
の誤り訂正符号ブロックよりなる信号列の長さＫ毎に長
さＳの同期情報を挿入し、長さＫ＋Ｓの同期ブロックを
構成して伝送する場合には、インターリーブの深さＩ
を、前記同期ブロックの長さＫ＋Ｓの整数因数のうち
で、前記第２の誤り訂正符号の符号長Ｎを誤り訂正可能
数Ｄで割った値Ｎ／Ｄ以上の最小の因数となるように設
定することを特徴とする請求項２記載の符号化伝送方
式。3. The method according to claim 1, further comprising the step of:
In the case where the synchronization information of length S is inserted for each length K of the signal sequence composed of the error correction code blocks to form and transmit the synchronization block of length K + S, the interleaving depth I
Is set to be a minimum factor equal to or greater than a value N / D obtained by dividing a code length N of the second error correction code by an error correctable number D among integer factors of a length K + S of the synchronous block. 3. The coded transmission system according to claim 2, wherein: 【請求項４】 伝送信号の同期を図るために、複数のそ
れぞれ符号長の異なる前記第２の誤り訂正符号ブロック
よりなる信号列の長さＫ毎に長さＳの同期情報を挿入
し、長さＫ＋Ｓの同期ブロックを構成して伝送する場合
には、インターリーブの深さＩを、前記同期ブロックの
長さＫ＋Ｓの整数因数のうちで、前記第２の誤り訂正符
号のうちの最大の符号長を持つ符号の符号長Ｎｍを誤り
訂正可能数Ｄで割った値Ｎｍ／Ｄ以上の最小の因数とな
るように設定することを特徴とする請求項３記載の符号
化伝送方式。4. In order to synchronize transmission signals, synchronization information having a length S is inserted for each length K of a signal sequence including a plurality of second error correction code blocks having different code lengths. When a synchronous block of K + S is configured and transmitted, the interleave depth I is set to the maximum code length of the second error correction code among the integer factors of the length of the synchronous block K + S. 4. The coded transmission system according to claim 3, wherein the code length is set to be a minimum factor equal to or greater than a value Nm / D obtained by dividing a code length Nm of the code having the following formula by an error correctable number D.