JP2863693B2 - 仮想記憶システムにおけるデータ転送装置及びその方法 - Google Patents

仮想記憶システムにおけるデータ転送装置及びその方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、広くは仮想記憶に関
し、特に仮想記憶システム内におけるデータ転送に関す
るものである。
【０００２】
【従来の技術】仮想記憶システムにおいては、１または
それ以上のプロセッサが、１またはそれ以上の制御装置
または他の装置と組み合わされた共通メモリを共用する
場合がある。プロセッサは制御装置にデータを転送する
命令を送り且つそのデータの記憶場所のアドレスを送る
ことによって、プロセッサが継続的に介在することな
く、制御装置が共通メモリに直接アクセスすることを要
求したりする。装置による共通メモリへのこのような遠
隔アクセスを、直接メモリアクセス（ＤＭＡ）と云う。
従来技術においては、プロセッサが仮想記憶管理機構に
対して、装置がアクセスするメモリを変えることを固定
するようまたは妨げるように要求することは普通のこと
であり、それによって、その装置によるＤＭＡプロセス
が完了する前にそのプロセッサまたは他のプロセッサが
そのデータの再割当てをすることを防ぐことができる。
このことは、ピニング（pinning）と呼ばれるプロセス
において共通メモリ内のアクセスされるメモリの記述を
与えることにより実現される。データがピニングされる
と、仮想記憶管理機構への別の呼出しによりピニングを
解かれるまでそのデータは仮想記憶管理機構による再割
当てを受けない。
【０００３】
【発明が解決しようとする課題】しかしながら、仮想記
憶管理機構へのそのような呼出しは、多数のコンテキス
ト切換え及び数百もの命令の実行を必要とし、データ処
理システム全体のデータの処理速度が低下したりするた
め、非常に時間を消耗する。加えて、メモリのピニング
は、装置によって実行されているＤＭＡと共通メモリに
データを再割当てしようとする仮想記憶管理機構の必要
度との間において、どの様な優先権も認めない。
【０００４】
【課題を解決するための手段】本発明は、第１の装置と
共通メモリの割当て部分との間のデータ転送を管理する
方法を提供し、第２の装置からの共通メモリの割当て部
分の再割当て要求を受信するステップと、第１の装置か
ら、要求された再割当てに対する拒否を受信するステッ
プと、その再割当て要求を遅らせるステップとを含む。
さらに本発明は、周辺装置と仮想記憶システム内の共通
メモリとの間でデータを転送する方法を提供し、周辺装
置に対し共通メモリの割当て部分と共にデータを転送す
るように命令するステップと、共通メモリの割当て部分
の再割当てを要求するステップと、命令されたデータ転
送に応答する周辺装置から、要求された再割当てに対す
る拒否を受信するステップとを含む。さらに本発明は、
周辺装置と仮想記憶システム内の共通メモリとの間でデ
ータ転送する装置を提供し、周辺装置に対し共通メモリ
の割当て部分と共にデータを転送するように命令する装
置と、共通メモリの割当て部分の再割当てを要求する装
置と、命令されたデータ転送に応答する周辺装置から、
要求された再割当てに対する拒否を受信する装置とを含
む。
【０００５】
【実施例】図１は、本発明の好適な実施例に用いられる
典型的なデジタルコンピュータ１００のブロック図であ
る。このコンピュータは、主メモリ１２０に接続された
主プロセッサ複合体１１０、入力装置１３０及び出力装
置１４０を有する。主プロセッサ複合体１１０は、単一
のプロセッサかまたは互いに結合した複数のプロセッサ
を備えている。入力装置１３０は、キーボード、マウ
ス、タブレットまたは他の形式の入力装置を備える。出
力装置１４０は、テキストモニタ、プロッタまたは他の
形式の出力装置を備える。主プロセッサ複合体１１０は
さらに、グラフィクス・アダプタ２００、バス・インタ
ーフェース２１０、ネットワーク・インターフェース２
２０及びシステムバス１６０上の他の周辺装置等の、い
くつかの制御装置やアダプタや他の周辺装置へも接続さ
れている。制御装置は、典型的にはシステムバス上に設
置された装置やアダプタであり、（例えばデータ転送等
において）プロセッサから独立して動作することが可能
である。主プロセッサ複合体はさらに、システムバスに
設置された制御装置を介して他の周辺装置へ接続するこ
とができる。例えば、システムバス１６０、バス・イン
ターフェース２１０及びバス２１８を通って主プロセッ
サ複合体をハードディスク２１９や他の周辺装置へ接続
することができる。さらに主プロセッサ複合体は、グラ
フィクス・アダプタ２００を介してグラフィクス表示装
置等のグラフィクス出力装置２０９へ接続することもで
きる。グラフィクス・アダプタ２００は、システムバス
１６０上の主プロセッサ１１０からグラフィクスに関す
る命令を受信する。その後、グラフィクス・アダプタは
それらの命令を実行し、その出力をグラフィクス出力装
置２０５へ表示する。
【０００６】図２は、図１を参照して記述したデジタル
コンピュータの一部のより詳細なブロック図であり、本
発明の好適な実施例による共通主メモリを使用するマル
チプロセッサ・データ処理システムを示している。デー
タ処理システム１００は、主プロセッサ複合体１１０の
中にプロセッサ３００、３１０及び３２０を備えてい
る。好適例における主プロセッサ複合体は、共通のオペ
レーティング・システムを共用する少なくとも１つのプ
ロセッサを備えている。さらに別のプロセッサをこの構
成に追加することもできる。プロセッサは、共通主メモ
リ１２０、グラフィクス・アダプタ２００、ネットワー
ク・インターフェース２２０及びバス・インターフェー
ス２１０へシステムバス１６０によって接続されてい
る。それぞれのプロセッサは、種々のメモリ管理機能を
処理するために専用のメモリ管理ユニット（ＭＭＵ）３
０１、３１１及び３２１を備えている。好適例における
それぞれのＭＭＵは、仮想記憶変換を処理するために変
換索引バッファ（ＴＬＢ）３０２、３１２及び３２２並
びに専用のセグメント・レジスタの組３０４、３１４及
び３２４を備えている。他の実施例においては、仮想記
憶変換または他のメモリ管理機能を実行するために他の
機構を用いることもできる。セグメント・レジスタは、
有効アドレスの仮想アドレスへの変換のための好適例に
おけるシステム・エントリを含む。好適例においては１
６個のセグメント・レジスタがあり、それらは有効アド
レスの４ビットにより参照される。変換索引バッファ
は、仮想アドレスを実際のアドレスへ効率的に変換する
ために、最近使用されたページ表のエントリのキャッシ
ュを可能にする。好適例においては、各プロセッサに付
いて約１２８乃至２５６のＴＬＢエントリがある。さら
にそれぞれのプロセッサは、仮想記憶転送を処理するた
めに専用の外部アクセス・レジスタ（ＥＡＲ）３０６、
３１６及び３２６並びに専用の汎用レジスタ（ＧＰＲ）
の組３０８、３１８及び３２８を備え、命令を実行する
ために少なくとも１つの実効ユニット３０９、３１９及
び３２９を備えている。ＧＰＲは、プロセッサによる他
の機能のために使用してもよい。これらのレジスタの使
用に関しては、以下に詳細に述べる。
【０００７】共通主メモリ１２０は、仮想アドレスを実
アドレスに変換するために、エントリ３５５Ａから３５
５Ｎを持つページ表３５０を有する。好適例におけるこ
れらのエントリは、８ビットまたは２ワードの幅を持
つ。前記のＭＭＵ内のＴＬＢは、ページ表のキャッシュ
である。共通主メモリに記憶されたページの例は、ペー
ジＸ及びページＹである。ページ表のエントリは、プロ
セッサ及び／または制御装置が使用するページに付い
て、仮想ページ・アドレスを有効ページ・アドレスに対
応付ける。使用されない有効ページに対するエントリ
は、無効とマークされるので、仮想アドレスを用いるプ
ログラムはそのページにアクセスできない。
【０００８】システムバス上に設置されたいくつかの制
御装置は、仮想記憶転送のために、転送制御／状態レジ
スタ（ＴＣＲ）２０２、２１２及び２２２並びに任意に
設けたカウンタ（ＣＴＲ）２０４、２１４及び２２４を
有する。これらのレジスタの使用に関しては、以下に詳
細に述べる。
【０００９】図３は、好適例におけるページ表のエント
リを示している。各ページ表エントリは、１つの仮想ア
ドレス・ページ番号を１つの実アドレス・ページ番号に
対応付ける。第１ワードのカラム０は、そのエントリが
有効であるか否かを示す有効性ビットである。このビッ
トを１（エントリ有効）から０（エントリ無効）へ変え
ることによりエントリを無効にすることができる。第１
ワードのカラム１乃至２４は仮想セグメント識別子（Ｖ
ＳＩＤ）であり、セグメント・レジスタ内にある２４ビ
ットの識別子で有効アドレスから仮想アドレスを作るた
めに使用される。第１ワードのカラム２５は、ハッシュ
関数識別子である。第１ワードのカラム２６乃至３１
は、省略されたページ索引である。ハッシュ関数識別子
及び省略ページ索引は、ページ表エントリのグループを
選択するハッシュ機能で用いられる。第２ワードのカラ
ム０乃至１９は、実アドレスを作るために使用される実
アドレス・ページ番号である。第２ワードのカラム２０
乃至２２及び２８乃至２９は、将来使用するためにある
いは他の特性のためにとっておく。カラム２３は、プロ
セッサまたは装置がこのページを参照していることを示
すために使用される参照ビットである。第２ワードのカ
ラム２４は、あるプロセッサまたは装置が、このページ
のある情報を変えたことを示すために使用される変更ビ
ットである。第２ワードのカラム２５乃至２７は、その
ページがライトスルー、キャッシュ禁止、広域アクセス
可能または他の必要とされるキャッシュ制御機能である
か否かを示すために使用されるキャッシュ制御である。
カラム３０乃至３１は、そのページがプロセッサにより
実行されているプログラムによって読取り可能、書込み
可能、変更され、または参照されるかどうかを示すため
に使用されるページ保護及びデータ整合ビットである。
別の実施例においては、他のページ保護及びデータ整合
機構を用いることもできる。
【００１０】図４は、好適例において３２ビットの有効
アドレスを５２ビットの仮想アドレスに変換し、その後
３２ビットの実アドレスに変換する方法を示している。
有効アドレスから実アドレスへの変換は、好適にはＭＭ
Ｕにより実行される。データの有効アドレスは、プロセ
ッサ内のソフトウェアにより普通に利用される。データ
の実アドレスは、プロセッサと装置との間の通信におい
て利用される。データの実アドレスはまた、共通主メモ
リ内であれ記憶装置内であれ、実メモリからのデータに
アクセスするために利用される。有効アドレスは、セグ
メント・レジスタと呼ばれる上位の４ビット、１６ビッ
トのページ参照及び１２ビットのバイト参照を含む。４
ビットのセグメント・レジスタ参照ビットは、１６個の
エントリ・セグメント・レジスタをアドレス指定するた
めに使用され、そのアドレス指定されたセグメント・レ
ジスタから２４ビットの仮想セグメントＩＤが得られ
る。その後、そのセグメント・レジスタからの２４ビッ
トの仮想セグメントＩＤは、１６ビットのページ参照及
び１２ビットのバイト参照と連結されて、５２ビットの
仮想アドレスが得られる。その後、５２ビットの仮想ア
ドレスは、２４ビットの仮想セグメントＩＤと１６ビッ
トのページ参照を連結して４０ビットのページ表索引値
をつくることによって、３２ビットの実アドレスに変換
することができる。その後、このページ表索引値は、変
換索引バッファ（ＴＬＢ）もしくは共通メモリ内のペー
ジ表のいずれかから実ページ番号を得るために使用され
る。この結果、２０ビットの実ページ番号が１２ビット
のバイト参照と連結されて、必要とする３２ビットの実
アドレスが作られる。
【００１１】図５は、本発明の好適例において有効アド
レスを実アドレスに変換する方法を示した流れ図であ
る。第１のステップ４００では、図２のプロセッサ３０
０等のプロセッサが、３２ビットの有効アドレスの上位
の４ビットを利用して専用の１６個のエントリ・セグメ
ント・レジスタ３０４を読取ることにより、２４ビット
の仮想セグメントＩＤを得る。ステップ４１０では、プ
ロセッサが２４ビットの仮想セグメントＩＤを１６ビッ
トのページ参照と連結して、４０ビットのページ表索引
値を得る。ステップ４２０では、得られた４０ビットの
ページ表索引値をハッシングすることにより、ページ表
エントリの３２ビットの実アドレスを得る。ステップ４
３０ではプロセッサ３００が、そのページ表エントリが
そのプロセッサ専用の変換索引バッファ（ＴＬＢ）３０
２内にあるか否かを判断する。そのページ表エントリが
あった場合は、ステップ４４０でそのプロセッサ専用の
ＴＬＢ３０２内のエントリを探し出して２０ビットの実
ページ番号を得る。そしてステップ４６０において、そ
の実ページ番号が１２ビットのバイト参照と連結され
て、３２ビットの実アドレスが得られる。もしステップ
４３０においてページ表参照がプロセッサ専用の変換索
引バッファ内になかった場合、ステップ４５０において
プロセッサは共通主メモリ内のページ表を読取ることに
より必要とする実ページ番号を得る。そして処理は、ス
テップ４６０へ続く。
【００１２】本発明の好適例においては、システムバス
上のプロセッサと装置との間でデータを転送するために
データ転送命令がプロセッサ内で用いられ、データ転送
を開始する。図６は、共通主メモリからシステムバス上
の装置へデータ転送を開始するためにプロセッサで使用
される「ＬＯＡＤ」命令による転送を示している。図７
は、システムバス上の装置から共通主メモリへデータ転
送を開始するためにプロセッサで使用される「ＳＴＯＲ
Ｅ」命令による転送を示している。
【００１３】図６を参照すると、「ＬＯＡＤ」命令によ
る転送は、カラム０乃至５の基本的なｏｐ（オペレーシ
ョン）コード及びカラム２１乃至３０の拡張ｏｐコード
を含む。これは好適例において使用されるｏｐコード機
構であるが、他の例においては別のｏｐコードを使用す
ることもできる。命令のカラム１１乃至１５及び１６乃
至２０は、プロセッサの汎用レジスタ内のレジスタＲＡ
及びＲＢに関連する。レジスタＲＡ及びＲＢの内容は、
メモリ内の位置の有効アドレスを計算するために使用さ
れ、制御装置はそこから指定された量のデータを転送す
る。好適例によればそのメモリ位置の有効アドレスは、
レジスタＲＡの値が０でない場合、レジスタＲＡ内の値
とレジスタＲＢ内の値を足したものである。ＲＡが０の
場合（即ち、１乃至３１に等しくない）、メモリ位置の
有効アドレスはレジスタＲＢ内の値に等しい。もちろ
ん、他の実施例においては有効アドレスを作るために別
の機構を用いることができる。有効アドレスが決定され
ると、プロセッサが上記の手順を用いて対応する実アド
レスを決定できる。プロセッサは、前記のように計算さ
れた実アドレスをシステムバス上の制御装置へ送り、そ
の代わりに、制御装置から３２ビットのオペランドを受
信する。このオペランドは、命令のカラム６乃至１０の
目標（ＲＴ）フィールドにより指定されたＧＰＲ内に置
かれる。ビット３１は、将来使用するためにとってお
く。
【００１４】図７を参照すると、共通メモリへの転送す
る「ＳＴＯＲＥ］命令は、カラム０乃至５の基本的なｏ
ｐコード及びカラム２１乃至３０の拡張ｏｐコードを含
む。これは好適例において使用されるｏｐコード機構で
あるが、他の例においては別のｏｐコードを使用するこ
ともできる。命令のカラム１１乃至１５及び１６乃至２
０は、プロセッサの汎用レジスタ内のレジスタＲＡ及び
ＲＢに関連する。レジスタＲＡ及びＲＢの内容は、メモ
リ内の位置の有効アドレスを計算するために使用され、
制御装置はそこへ指定された量のデータを転送する。好
適例によればそのメモリ位置の有効アドレスは、レジス
タＲＡの値が０でない場合、レジスタＲＡ内の値とレジ
スタＲＢ内の値を足したものである。ＲＡが０の場合
（即ち、１乃至３１に等しくない）、メモリ位置の有効
アドレスはレジスタＲＢ内の値に等しい。もちろん、他
の実施例においては有効アドレスを作るために別の機構
を用いることができる。有効アドレスが決定されると、
プロセッサが上記の手順を用いて対応する実アドレスを
決定できる。プロセッサは、前記のように計算された実
アドレスを、命令のカラム６乃至１０のソース（ＲＳ）
フィールドにより指定されたＲＳレジスタの内容と共に
制御装置へ送る。ビット３１は、将来使用するためにと
っておく。
【００１５】図８及び図９は、仮想データ転送を実行す
る場合に、好適例において使用される外部アクセス・レ
ジスタ（ＥＡＲ）及び転送制御／状態レジスタ（ＴＣ
Ｒ）を示している。ＥＡＲは特定のプロセッサに関係
し、ＴＣＲは特定の制御装置と関係している。
【００１６】図８は、各プロセッサが作り、ソフトウェ
アにより設定されるＥＡＲであり、いずれの制御装置が
その特定のプロセッサにより実行された転送命令を受け
入れるかを示す。カラム２６乃至３１には、システムバ
ス上のいずれの装置がそのデータ転送を受け入れるかを
識別するための資源識別子（ＲＩＤ）が記憶されてい
る。各制御装置は独自のＲＩＤを持っており、そのＲＩ
Ｄがシステムバス上に提示されたとき命令を受信する。
複数のＲＩＤを認識させることにより複数のプロセッサ
を同時にサポートする制御装置を設けることが可能であ
る。その場合、その制御装置を用いるそれぞれのプロセ
ッサが、独自のＲＩＤを用いてその制御装置と通信する
ことにより、その制御装置が異なるプロセッサにより使
用される複数のチャネルを有しているかのような効果を
創出するであろう。その制御装置により認識される各Ｒ
ＩＤは、各ＲＩＤに結び付いた別々のＴＣＲを持たなけ
ればならない。しかしながら、あるプロセッサが特定の
装置にはアクセスする必要がない場合やＲＩＤの数が少
ない場合は、よくあることである。さらに、あるプロセ
ッサがある装置に対し、様々な使用に応じて時により複
数のＲＩＤを用いる場合もある。カラム１は、現在実行
しているプロセスがデータ転送命令を実効可能であるか
否かを示すイネーブル・ビットである。このイネーブル
機構は、実行されるプロセスによる装置へのアクセスを
直列化するために有用である。
【００１７】図９は、データ転送に用いられる装置の制
御／状態情報を含むＴＣＲを示している。ＴＣＲのカラ
ム０乃至７は、転送されているデータの有効アドレスの
ビット１２乃至１９を含む。後に図１０乃至図１３を参
照して詳細に述べるように、このデータは、プロセッサ
が共通主メモリ内の転送されるデータを変えることを防
ぐために用いられることになる。カラム８乃至１１に
は、そのデータに対してどの様な操作を行うべきかを示
す命令が含まれている（例えば、圧縮せよ、グラフィク
ス表示装置上のオブジェクトを描け、等である）。カラ
ム１２は、先の転送に対する例外が生じたか否かを示す
例外ビットを含む。そのような例外の例としては、ＴＬ
Ｂ同期、プロセス切換え、またはページ交差があり、そ
れらに関しては以下に詳細に述べる。値０は例外が無い
ことを示し、値１は例外を示す。カラム１３は、カレン
ト転送データ命令が装置により受信されたかあるいは拒
否されたかを示す命令ワード受信または拒否ビットを含
む。カラム１４は、先に開始された転送が完了したか否
かを示す命令完了ビットを含む。値０は命令が完了して
いなかったことを示し、値１は命令が完了したことを示
す。カラム１５は、このデータ転送に使用するメモリが
ピニングされたか否かを示すメモリ・ピニング・ビット
を含む。本発明は、メモリをピニングすることなくデー
タを転送することを可能にするにもかかわらず、データ
量の多い実時間アプリケーション（例えばマルチメディ
ア）や非常に大きいデータ転送等、いくつかのデータ転
送についてはメモリをピニングすることが好ましい場合
もある。カラム１６乃至３１は、データ転送命令により
転送されるデータの長さもしくは転送により残される部
分の長さ示す。
【００１８】図１０は、好適例を用いるデータ転送を記
述する流れ図である。ステップ５００において、プロセ
ッサ上で実行中のプログラムがデータ転送の開始の準備
をする。このプロセスでは、目的とする装置に対してデ
ータを転送することを示すロード命令を汎用レジスタに
直接ロードするか、もしくはプログラムがかかる命令を
発生する。この命令は、転送されるデータに対して行わ
れる操作とこのデータの長さとを含む。次にこのプロセ
スは、転送されるデータの有効アドレスの基準アドレス
とオフセットとを汎用レジスタにロードする。初期化の
間もしくは初期化に先だってこのプロセスは、オペレー
ティング・システムに対し、ＥＡＲにロードされた目的
とする装置についての資源識別子（ＲＩＤ）を獲得する
ために呼出しを行う。そしてオペレーティング・システ
ムは、ＥＡＲに制御装置のＲＩＤをロードする際に、Ｅ
ＡＲ内のイネーブル・ビットを設定しなければならな
い。その後オペレーティング・システムは、データ転送
についての適切な情報を制御装置のＴＣＲにロードす
る。
【００１９】第２のステップ５１０でプロセッサは、プ
ロセスの命令を受信し、そしてその命令がデータ転送命
令であるか否かを判断するために復号化する。データ転
送命令である場合、ここに記述したようにその命令が実
行される。ステップ５２０では、プロセッサがＥＡＲを
検査して、イネーブル・ビットが目的とする装置につい
てオンであるか否かを判断する。オンでない場合は、ス
テップ５２５においてプログラム割込みが発生する。ス
テップ５３０において、プロセッサは有効アドレスを仮
想アドレスに変換する。このことによりページ表エント
リ索引が作られ、それによってプロセッサがページ表か
らの当該ページに関連する全ての制御情報にアクセスす
る。ステップ５４０でプロセッサは、ページ表エントリ
から、ページ保護ビットを使用するページについてのペ
ージ保護を検査する（通常、このページ表エントリはＴ
ＬＢキャッシュ内に存在する）。ステップ５５０では、
共通主メモリといずれのディスク記憶装置の間において
もデータ整合性を維持するために、適切な参照及び／ま
たは変更ビットが設定される。これが「ＬＯＡＤ」命令
によるデータ転送である場合、参照ビットが未だ設定さ
れていないなら、プロセッサはページ表エントリに参照
ビットを設定する。これが「ＳＴＯＲＥ」命令によるデ
ータ転送である場合、参照ビット及び変更ビットが未だ
設定されていないなら、双方のビットがページ表エント
リに設定される。
【００２０】ステップ５６０でプロセッサは、転送され
るデータの実アドレスをＥＡＲからのＲＩＤ（これは転
送装置または制御装置を識別する）及び転送形式（これ
はその転送が「ＬＯＡＤ」命令によるものかまたは「Ｓ
ＴＯＲＥ」命令によるものかを示す）と共にバス上に出
す。この時点で、装置は要求されたデータ転送及びデー
タに対して指示された操作を実行するために必要な情報
を有する。任意であるがこのプロセスは、要求された転
送が受信されたか、例外なく完了されたか、あるいは他
の状態であるかを判断するために装置に問合わせること
も可能である。プロセスが仮想記憶をページアウトしよ
うとする場合に、データ整合性を確保するためにプロセ
ッサと装置との間を方法論により結び付ける必要があ
る。好適例における方法論は図１３及び図１４を参照し
て記述することとする。
【００２１】図１１は、図１０を参照して記述したシス
テムバス上のプロセッサから受信したデータ転送命令を
装置が実行する方法を示している。ステップ６００で装
置は、その装置に対応付けられたＲＩＤを共に持つ、シ
ステムバス上のデータ転送のトランザクション形式に対
してバスをモニタし続けている。これを受信すると、ス
テップ６１０において装置は、バスからの実アドレスを
ラッチして、ＴＣＲのカラム１３内の命令受信ビットを
設定する。データ転送命令が「ＳＴＯＲＥ」命令である
場合、ＴＣＲは、データバスからのデータをラッチする
（これは、開始したプロセッサのソースＧＰＲ（ＲＳ）
からきたものである）。データ転送命令が「ＬＯＡＤ」
命令である場合、ＴＣＲの内容がバス上に出される（こ
れは、開始したプロセッサの目標ＧＰＲ（ＲＴ）にラッ
チされるものである）。ステップ６３０で装置は、デー
タ転送が完了したか否かを判断する。完了している場
合、装置はＴＣＲ内の完了ビットを設定して操作を停止
する。完了していない場合、ステップ６４０において装
置は、転送されるデータのユニットがページ境界にまた
がっているか否かを判断する。転送がページ境界にまた
がっていない場合、ステップ６５０において装置はバス
を調停し、装置と共通主メモリとの間をバスト通してデ
ータのユニットを転送する（「ＬＯＡＤ」命令によるデ
ータ転送においては共通主メモリから装置へ。または
「ＳＴＯＲＥ」命令によるデータ転送においては装置か
ら共通主メモリへ）。
【００２２】図１２は、プロセッサがＴＬＢにより指定
されたデータの仮想ページングを行うに先立って、全て
のＴＬＢを同期させようとするプロセッサを示す流れ図
である。ステップ７００で、仮想ページが取り除かれよ
うとし且つ下にある実ページが別の仮想アドレスまたは
プログラムに再割当てされようとしている場合、その再
割当てされようとしているページについての変換を含む
ページ表エントリは変えられ、その変換は無効にされ
る。それによりそのプロセッサのＴＬＢ内の変えられた
エントリのいずれの複写も無効にされる。そしてプロセ
ッサは、ＴＬＢエントリ無効（ＴＬＢＥＩ）をシステム
バス上に出す。それには、仮想ページングにより再び対
応付けされているデータの有効アドレスのビット１２乃
至１９が含まれる。有効アドレスビットは、プロセッサ
が装置により転送されているデータを変えたり再び対応
付けしたりできるか否かを判断するために、装置により
使用される。ステップ７１０においてプロセッサは、シ
ステムバス上にＴＬＢ同期命令を出すことによって整合
性を維持するため全てのＴＬＢを同期させようと試み
る。ステップ７２０においてプロセッサは、ＴＬＢを同
期させることに関係のある装置からの再試行信号を受信
するか否かを判断するための期間待機する。以下に図１
３を参照して記述するように、プロセッサが装置により
転送されているデータを変えたり再び対応付けしたりで
きそうな場合は、その装置がプロセッサからのＴＬＢ同
期を再試行させることがある。プロセッサがシステムバ
ス上の再試行信号を受信した場合は、ある期間待機して
から再びＴＬＢを同期させることを試みるためにステッ
プ７１０を繰返す。プロセッサが再試行信号を受信しな
い場合は、ステップ７３０において仮想ページングを続
ける。
【００２３】図１３は、プロセッサにより要求されたＴ
ＬＢ同期操作を再試行するか否かを装置が判断する流れ
図を示している。ステップ８００において装置は、その
装置についてのデータ転送が進行中であるか否かを判断
する。転送中でない場合、ステップ８０５においてプロ
セッサは、共通主メモリをの変更するためにシステムバ
スをモニタしない。ステップ８１０において装置は、シ
ステムバス上のＴＬＢエントリ無効（ＴＬＢＥＩ）を観
測する。ＴＬＢＥＩには、プロセッサがページングアウ
トすることによって再割当てされるデータの有効アドレ
スの一部を含んでいる。その有効アドレスの一部がＴＣ
Ｒに記憶された有効アドレスの一部と適合しない場合、
処理はステップ８００に戻る。適合する場合は、ステッ
プ８２０において装置はＴＬＢ同期を受信するために待
機する。そして受信しない場合、処理はステップ８００
に続く。
【００２４】ＴＬＢ同期命令を受信した場合、ステップ
８３０において装置は、ＴＬＢ同期を送っているプロセ
ッサに対して再試行信号を送ることによってＴＬＢ同期
を再試行させるか否かを判断する。好適例において装置
は、システムバスの割込み待ち時間に関係する許容でき
る期間内にデータ転送を完了できるか否かを判断するこ
とによって、ＴＬＢ同期を再試行させるか否かを判断す
る。この装置は、転送されるデータの残りの部分をオー
プンデバイスの物理的データバッファに記憶できるか否
かを判断することによってこの判断を行う。データ転送
がバッファのオーバフロー無しに完了できる場合、ステ
ップ８４０において装置はシステムバス上に再試行信号
を出すことによって、プロセッサがＴＬＢを同期させよ
うとするいかなる試みも妨げる。ＴＬＢ同期により先に
データ転送命令でその装置に指定されたメモリ位置を変
えることが可能になるので、プロセス再試行信号が必要
になる。なぜなら、ＴＬＢが同期したならばオペレーテ
ィング・システムは自由に仮想ページングを実行できる
からである。この装置は、開始されたデータ転送及び関
連する操作が完了するまで、プロセッサのＴＬＢ同期命
令を再試行させ続けようとする。データ転送が装置バッ
ファのオーバフロー無しに完了し得ない場合、ステップ
８４０において、装置はＴＣＲの例外ビットを設定して
操作を停止する。しばらく後に、データ転送を開始した
プログラムはそのデータ転送を再開する。
【００２５】別の実施例では、いずれの関係するＴＬＢ
同期命令に対しても、データ転送がその装置のバッファ
のオーバフロー無しに完了でき且つ自動的に再試行信号
を送るか否かを装置が予め決めていてもよい。さらに装
置は、いずれのＴＬＢ同期命令に対しても、その装置が
転送しているデータにそのＴＬＢ同期が影響を及ぼすか
否かを検査することなく再試行信号を出してもよい。さ
らに装置は、例外を通知する前に特定の回数だけ自動的
にＴＬＢ同期を再試行させるためにカウンタを使用して
もよい。このカウンタは残っている試行回数を示すもの
であり、装置は、データ転送が完了する前にプロセッサ
が共通主メモリのページ表を変更することを防ぐために
これを利用できる。さらに装置は、要求されたＴＬＢ同
期を、遅延としてしばらく後まで拒否することもでき
る。本発明は、ＴＬＢ同期やＴＬＢＥＩ命令を用いない
プロセッサについても利用することができる。その場
合、ＴＬＢの無効及び同期機能は、ソフトウェア及びプ
ロセッサ間通信を用いて行われる。しかしながら、いず
れかのデータ転送が完了したことあるいは終了すること
を確認するため、制御装置の状態を読取ることによって
制御装置をポーリングすることが必要となろう。
【００２６】結論として本発明は、ページがデータ転送
操作についてピニングされなければならない必要性から
生じるオーバヘッド及び性能の低下を避けるものであ
る。さらに本発明は、仮想記憶システムにおいて望まし
い、ピニングされるページの数を最少にすることを助け
るものである。
【００２７】以上のように、本発明を特定の実施例を参
照して全て記述したが、当業者にとってはこれに代わる
他の実施例も明白である。例えば、本発明を６４ビット
環境において用いることもできる。従って、以上の記述
は、請求項により定められた本発明の範囲を限定するも
のとして捉えるべきではない。
【００２８】
【発明の効果】本発明により、第１の装置と共通メモリ
の割当て部分との間のデータ転送を管理するための方法
であって、第２の装置から共通メモリの割当て部分の再
割当て要求を受信するステップと、第１の装置から要求
された再割当ての拒否を受信するステップと、その再割
当て要求を遅延させるステップとを含む、上記のデータ
転送を管理する方法が提供される。
【図面の簡単な説明】
【図１】好適例において用いられる典型的なデジタル・
コンピュータのブロック図である。
【図２】図１のデジタル・コンピュータの一部のより詳
細なブロック図である。
【図３】好適例におけるページ表エントリを示したもの
である。
【図４】好適例において、３２ビットの有効アドレスを
５２ビットの仮想アドレスに変換し、さらに３２ビット
の実アドレスに変換する方法を示したものである。
【図５】好適例において、有効アドレスを実アドレスに
変換する方法を示した流れ図である。
【図６】共通主メモリからシステムバス上の周辺装置へ
のデータ転送を開始するためにプロセッサ内で使用する
転出または記憶命令を示したものである。
【図７】システムバス上の周辺装置から共通主メモリへ
のデータ転送を開始するためにプロセッサ内で使用する
転入またはロード命令を示したものである。
【図８】仮想データ転送を実行する場合に好適例で用い
られる外部アクセス・レジスタ（ＥＡＲ）を示したもの
である。
【図９】仮想データ転送を実行する場合に好適例で用い
られる転送制御／状態レジスタ（ＴＣＲ）を示したもの
である。
【図１０】好適例を用いたデータ転送を記述する流れ図
である。
【図１１】好適例を用いたデータ転送を記述する流れ図
である。
【図１２】好適例を用いたデータ転送を記述する流れ図
である。
【図１３】好適例を用いたデータ転送を記述する流れ図
である。
【符号の説明】
１００ データ処理システム １１０ 主プロセッサ複合体 １２０ 共通主メモリ １６０ システムバス ２００ グラフィクス・アダプタ ２０２、２１２、２２２ 転送制御／状態レジスタ（Ｔ
ＣＲ） ２１０ バス・インターフェース ２０４、２１４、２２４ カウンタ ２２０ ネットワーク・インターフェース ３００、３１０、３２０ プロセッサ ３０１、３１１、３２１ メモリ管理ユニット（ＭＭ
Ｕ） ３０２、３１２、３２２ 変換索引バッファ（ＴＬＢ） ３０４、３１４、３２４ セグメント・レジスタ ３０６、３１６、３２６ 外部アクセス・レジスタ（Ｅ
ＡＲ） ３０８、３１８、３２８ 汎用レジスタ ３０９、３１９、３２９ 実行ユニット ３５０ ページ表
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ステファン・ムヒク アメリカ合衆国78759 テキサス州、オ ースチン、アルバーストーン・ウェイ 8606 (72)発明者 エドワード・ジョン・シルハ アメリカ合衆国78759 テキサス州、オ ースチン、パイレニーゼ 11509 (72)発明者 マイケル・テレル・バノーバー アメリカ合衆国78727 テキサス州、オ ースチン、ウィスパーリング・バレイ・ ドライブ 4603 (56)参考文献 特開 昭64−62751（ＪＰ，Ａ) 特開 平１−109452（ＪＰ，Ａ) 特開 昭63−201854（ＪＰ，Ａ) 特開 昭58−56129（ＪＰ，Ａ) 特開 平４−120650（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/08 - 12/12 G06F 13/10 - 13/14 G06F 13/20 - 13/378

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】仮想記憶システムにおいて、データバスに
    よって接続された第１の装置と共通メモリの割当て部分
    との間のデータ転送を管理する方法であって、 前記データ転送をしている前記第１の装置において、前
    記共通メモリの割当て部分の再割当て要求を第２の装置
    から受信するステップと、 前記第１の装置において、前記再割当て要求に応答し
    て、前記データ転送を所定の時間内に完了できるかどう
    かを判断し、完了できる場合には、前記再割当て要求を
    拒否する信号を前記第２の装置に送信し、完了できない
    場合には、前記データ転送を中止するステップと、 前記第２の装置において、前記拒否する信号を受信した
    場合には前記再割当て要求を再試行し、受信しなかった
    場合には再割当てを実行するステップと、 を含む、データ転送を管理する方法。
  2. 【請求項２】仮想記憶システムにおいて、周辺装置と共
    通メモリの割当て部分との間のデータ転送を管理する装
    置であって、 前記データ転送を実行することを前記周辺装置に対して
    命令する手段と、 前記周辺装置において、前記命令に応答して、前記デー
    タ転送を実行する手段と、 前記割当て部分の再割当てを要求する手段と、 前記周辺装置において、前記再割当ての要求に応答し
    て、前記データ転送が所定の時間内に完了するかどうか
    を判断し、完了できる場合には、前記再割当ての要求を
    拒否する信号を前記要求する手段に送信し、完了できな
    い場合には、前記データ転送を中止する手段と、 前記要求する手段において、前記拒否する信号を受信し
    た場合には前記再割当ての要求を再試行し、受信しない
    場合には、前記再割当てを実行する手段と、 を含む、データ転送を管理する装置。
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