JP2860112B2 - 集積回路のテストデータ送信装置及び送信方法並びに集積回路のデバイステスト回路 - Google Patents
集積回路のテストデータ送信装置及び送信方法並びに集積回路のデバイステスト回路Info
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- JP2860112B2 JP2860112B2 JP1160017A JP16001789A JP2860112B2 JP 2860112 B2 JP2860112 B2 JP 2860112B2 JP 1160017 A JP1160017 A JP 1160017A JP 16001789 A JP16001789 A JP 16001789A JP 2860112 B2 JP2860112 B2 JP 2860112B2
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Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) この発明は集積回路(IC)単体の検査を行うための、
集積回路のテストデータ送信装置及び送信方法並びに集
積回路のデバイステスト回路に関する。
集積回路のテストデータ送信装置及び送信方法並びに集
積回路のデバイステスト回路に関する。
(従来の技術) ICのデバイステストは、テストデータにより発生する
IC内部の信号を外部端子に読出したり、ROMを備える場
合は、ROMの内容をディスプレイしたりして行われる。
この場合、回路ブロック毎にテストを行うため、複数の
テストモードがある。テストモードは、入力されたテス
トデータによって、そのモードに応じたテストモード信
号を得ることによって決定される。このテストモード信
号によって所定回路ブロックのテストが可能になる。
IC内部の信号を外部端子に読出したり、ROMを備える場
合は、ROMの内容をディスプレイしたりして行われる。
この場合、回路ブロック毎にテストを行うため、複数の
テストモードがある。テストモードは、入力されたテス
トデータによって、そのモードに応じたテストモード信
号を得ることによって決定される。このテストモード信
号によって所定回路ブロックのテストが可能になる。
第13図はテストモードが7個有る場合の従来のデバイ
ステスト回路を示す。被検査ICは、テスト用端子とし
て、テストモード識別符号から成るテストデータが導入
される端子P31、テスト終了用のテストクリア信号が導
入される端子P32及びテストクロック信号が導入される
端子P33を有している。テストデータを入力する識別符
号レジスタ101は、上記テストデータをテストクロック
によってシリアル入力しパラレル出力する。この出力
は、テストモード信号抽出回路102によって解読され、
それぞれの回路ブロック(ここでは1〜3を図示)テス
トするテストモード信号1〜7としてテストモード信号
抽出回路102より導出する。
ステスト回路を示す。被検査ICは、テスト用端子とし
て、テストモード識別符号から成るテストデータが導入
される端子P31、テスト終了用のテストクリア信号が導
入される端子P32及びテストクロック信号が導入される
端子P33を有している。テストデータを入力する識別符
号レジスタ101は、上記テストデータをテストクロック
によってシリアル入力しパラレル出力する。この出力
は、テストモード信号抽出回路102によって解読され、
それぞれの回路ブロック(ここでは1〜3を図示)テス
トするテストモード信号1〜7としてテストモード信号
抽出回路102より導出する。
この場合、テストモード信号1は、回路ブロック(RO
M)103の出力をゲートするアンド回路104に供給され
る。これによって、信号1が論理“1"のとき、回路ブロ
ック103からの出力が端子P34に読出される。テストモー
ド信号2は、回路ブロック106と回路ブロック107のテス
トを行う。105は回路ブロック106と107の出力をセレク
トする信号セレクタであり、テストモード信号2によっ
てセレクトする信号を切換える。そして、テストモード
信号2が論理“1"のとき、信号セレクタ105を介して回
路ブロック107の出力が端子P35に読出される。また、信
号2が論理“0"のきは、ノーマルモードであり、回路ブ
ロック106からの正規の出力が信号セレクタ105を介して
端子P35に導出される。尚、上記ノーマルモードへは、
テストクリア信号で識別符号レジスタ101の内容を全て
論理“0"にすることで切換られる。
M)103の出力をゲートするアンド回路104に供給され
る。これによって、信号1が論理“1"のとき、回路ブロ
ック103からの出力が端子P34に読出される。テストモー
ド信号2は、回路ブロック106と回路ブロック107のテス
トを行う。105は回路ブロック106と107の出力をセレク
トする信号セレクタであり、テストモード信号2によっ
てセレクトする信号を切換える。そして、テストモード
信号2が論理“1"のとき、信号セレクタ105を介して回
路ブロック107の出力が端子P35に読出される。また、信
号2が論理“0"のきは、ノーマルモードであり、回路ブ
ロック106からの正規の出力が信号セレクタ105を介して
端子P35に導出される。尚、上記ノーマルモードへは、
テストクリア信号で識別符号レジスタ101の内容を全て
論理“0"にすることで切換られる。
上記デバイステスト回路は、1つのテストモードに対
し、1つのテストモード信号が論理“1"となることに対
応して、各回路ブロックがテストモードになる。識別符
号レジスタ101が3ビット構成であるのは、7個のテス
トモードを設定することによる。
し、1つのテストモード信号が論理“1"となることに対
応して、各回路ブロックがテストモードになる。識別符
号レジスタ101が3ビット構成であるのは、7個のテス
トモードを設定することによる。
しかしながら、第13図のようなデバイステスト回路
は、ICの内部情報,例えばROMの内容が第三者に洩れて
はいけない場合でも、テスト端子P31〜P33が見つかれば
容易にROMの内容を知ることができる。
は、ICの内部情報,例えばROMの内容が第三者に洩れて
はいけない場合でも、テスト端子P31〜P33が見つかれば
容易にROMの内容を知ることができる。
第14図は端子P31〜P33に与える信号と得られるテスト
モード信号のタイミングチャートを示す、aはテストク
リア信号、bはテストクロック信号、cはテストデータ
1,dはテストモード信号1、eはテストデータ2、fは
テストモード信号2、gはテストデータの一般形をそれ
ぞれ示す。テストモード1のときは、テストデータ1が
3クロック目で論理“1"となるので、レジスタ101の内
容は入力側より「100」となり、この識別符号が解読さ
れてテストモード信号1が得られる。また、テストモー
ド2のときは、テストデータ2が1クロック目と3クロ
ック目で論理“0",2クロック目で論理“1"となるので、
この識別符号「010」が解読されてテストモード信号2
が得られる。
モード信号のタイミングチャートを示す、aはテストク
リア信号、bはテストクロック信号、cはテストデータ
1,dはテストモード信号1、eはテストデータ2、fは
テストモード信号2、gはテストデータの一般形をそれ
ぞれ示す。テストモード1のときは、テストデータ1が
3クロック目で論理“1"となるので、レジスタ101の内
容は入力側より「100」となり、この識別符号が解読さ
れてテストモード信号1が得られる。また、テストモー
ド2のときは、テストデータ2が1クロック目と3クロ
ック目で論理“0",2クロック目で論理“1"となるので、
この識別符号「010」が解読されてテストモード信号2
が得られる。
上記タイミングチャートによれば、テストデータの取
り得る符号が8種類であり、そのうち7種類を識別符号
として使っているので、全ての場合を試して目的のテス
トモードに設定するのに、時間はかからない。
り得る符号が8種類であり、そのうち7種類を識別符号
として使っているので、全ての場合を試して目的のテス
トモードに設定するのに、時間はかからない。
一般にモード識別符号のビット数をn(整数)とした
場合、設定可能なテストモードの数は、最大(2n−1)
個である(2nよりノーマルモード分の1個を差し引いて
いる)。逆に必要な設定モードの数をTN個とすると、モ
ード識別符号のビット数n(レジスタ101のビット長に
等しい)は、テスト回路の規模を小さくするため、 xより小さくない最小の整数を表す、以下同様)。
場合、設定可能なテストモードの数は、最大(2n−1)
個である(2nよりノーマルモード分の1個を差し引いて
いる)。逆に必要な設定モードの数をTN個とすると、モ
ード識別符号のビット数n(レジスタ101のビット長に
等しい)は、テスト回路の規模を小さくするため、 xより小さくない最小の整数を表す、以下同様)。
(発明が解決しようとする課題) 以上のように、従来のデバイステスト回路は、テスト
モードの数をTNとした場合、回路規模を小さくするため
に、識別符号のビット長を、TNを表現できる最小のビッ
ト長に設定していたため、簡単にテストモードに進入す
ることができた。これは、ICの内部情報が第三者に洩れ
てはいけない場合、容易にテストモードに侵入されてし
まうという不都合があった。
モードの数をTNとした場合、回路規模を小さくするため
に、識別符号のビット長を、TNを表現できる最小のビッ
ト長に設定していたため、簡単にテストモードに進入す
ることができた。これは、ICの内部情報が第三者に洩れ
てはいけない場合、容易にテストモードに侵入されてし
まうという不都合があった。
この発明は上記技術的課題を解決し、内部情報の秘匿
性の高いデバイステスト回路の提供を目的とする。
性の高いデバイステスト回路の提供を目的とする。
[発明の構成] (課題を解決するための手段) 本発明に係る集積回路のデバイステスト回路は、テス
トモードを識別する識別符号を含む乱数初期値符号およ
び、これに続き前記乱数初期値符号に基づいて自然発生
する乱数符号と同一の暗号鍵符号とからなるテストデー
タが入力されるデータ入力手段と、前記識別符号を含む
乱数初期値符号がセットされる初期値符号レジスタと、
この初期値符号レジスタからの前記識別符号だけを一旦
保持する退避レジスタと、この退避レジスタからの前記
識別符号を記憶する識別符号レジスタと、前記初期値符
号レジスタからの前記乱数初期値符号に応じて乱数を発
生する乱数発生回路と、前記乱数発生回路からの乱数と
前記データ入力手段からの暗号鍵符号とを比較し、この
比較結果に基づいて前記退避レジスタの内容を前記識別
符号レジスタにセットするか否かを決定する暗号鍵比較
手段と、前記識別符号レジスタからの信号に応じて複数
個のテストモード信号を出力する手段とを具備したもの
であり、 本発明に係る集積回路のテストデータ送信方法は、受
信側に入力されたときに受信側の集積回路のテストモー
ドを識別する符号を含むテストデータを送信し、前記テ
ストデータは前記テストモードを識別する符号を含む乱
数初期値符号とこの乱数初期値符号に基づいて自然発生
する乱数符号と同一の暗号鍵符号とを有することを特徴
とするものであり、 本発明に係る集積回路のテストデータ送信装置は、受
信側に入力されたときに受信側の集積回路のテストモー
ドを識別する符号を含むテストデータを送信する集積回
路のテストデータ送信装置において、前記テストモード
を識別する符号を含む乱数初期値符号を発生する乱数初
期値符号発生手段と、前記乱数初期値符号に基づいて自
然発生する乱数符号と同一の暗号鍵符号を発生する暗号
鍵符号発生手段とを有することを特徴とするものであ
る。
トモードを識別する識別符号を含む乱数初期値符号およ
び、これに続き前記乱数初期値符号に基づいて自然発生
する乱数符号と同一の暗号鍵符号とからなるテストデー
タが入力されるデータ入力手段と、前記識別符号を含む
乱数初期値符号がセットされる初期値符号レジスタと、
この初期値符号レジスタからの前記識別符号だけを一旦
保持する退避レジスタと、この退避レジスタからの前記
識別符号を記憶する識別符号レジスタと、前記初期値符
号レジスタからの前記乱数初期値符号に応じて乱数を発
生する乱数発生回路と、前記乱数発生回路からの乱数と
前記データ入力手段からの暗号鍵符号とを比較し、この
比較結果に基づいて前記退避レジスタの内容を前記識別
符号レジスタにセットするか否かを決定する暗号鍵比較
手段と、前記識別符号レジスタからの信号に応じて複数
個のテストモード信号を出力する手段とを具備したもの
であり、 本発明に係る集積回路のテストデータ送信方法は、受
信側に入力されたときに受信側の集積回路のテストモー
ドを識別する符号を含むテストデータを送信し、前記テ
ストデータは前記テストモードを識別する符号を含む乱
数初期値符号とこの乱数初期値符号に基づいて自然発生
する乱数符号と同一の暗号鍵符号とを有することを特徴
とするものであり、 本発明に係る集積回路のテストデータ送信装置は、受
信側に入力されたときに受信側の集積回路のテストモー
ドを識別する符号を含むテストデータを送信する集積回
路のテストデータ送信装置において、前記テストモード
を識別する符号を含む乱数初期値符号を発生する乱数初
期値符号発生手段と、前記乱数初期値符号に基づいて自
然発生する乱数符号と同一の暗号鍵符号を発生する暗号
鍵符号発生手段とを有することを特徴とするものであ
る。
(作用) このような構成によれば、第1の発明では、識別符号
レジスタにセット可能なデジタル値の数がテストモード
を数より多くなり、冗長ビットが増えてテストモード識
別符号を見出す確率が小さくなる。
レジスタにセット可能なデジタル値の数がテストモード
を数より多くなり、冗長ビットが増えてテストモード識
別符号を見出す確率が小さくなる。
また、第2の発明によれば、テストモードに進入する
確率は、上記第1の発明のように、初期値符号レジスタ
に1ビット以上の冗長ビットを持たせた場合より、暗号
鍵符号のビット数分小さくなる。
確率は、上記第1の発明のように、初期値符号レジスタ
に1ビット以上の冗長ビットを持たせた場合より、暗号
鍵符号のビット数分小さくなる。
(実施例) 以下、この発明を図示の実施例によって詳細に説明す
る。
る。
第1図はこの発明に係る集積回路のデバイステスト回
路の一実施例を示す構成図であり、第2図は第1図の実
施例を詳述する構成図である。
路の一実施例を示す構成図であり、第2図は第1図の実
施例を詳述する構成図である。
第1図は、識別符号レジスタ11とテストモード信号抽
出回路12の構成を示す。識別符号レジスタ11は、第2図
にて詳述する8ビット構成のシフトレジスタであって、
端子P1からテストデータ、端子P2からテストクリヤ信号
及び、端子P3からテストクロック信号をそれぞれ入力す
る。テストデータは、テストクロック信号によって、入
力側ビットD8より出力側ビットD1へ順次シフトされる。
テストクリヤ信号は、各ビットD8〜D1の内容を論理“0"
にする信号である。
出回路12の構成を示す。識別符号レジスタ11は、第2図
にて詳述する8ビット構成のシフトレジスタであって、
端子P1からテストデータ、端子P2からテストクリヤ信号
及び、端子P3からテストクロック信号をそれぞれ入力す
る。テストデータは、テストクロック信号によって、入
力側ビットD8より出力側ビットD1へ順次シフトされる。
テストクリヤ信号は、各ビットD8〜D1の内容を論理“0"
にする信号である。
テストモード信号抽出回路12は、識別符号レジスタ11
からの各ビット出力を論理演算して、この場合、7個の
テストモード信号を抽出する回路である。詳述すると、
テストモード信号抽出回路12は、テストモード信号の数
に対応した7つのアンド回路と、所定個のインバータに
て構成される。テストモード信号1を形成するアンド回
路121は、D8,D7,D5,D3,D2,D1の各ビット出力と、インバ
ータ125を介したD6及びインバータ127を介したD4ビット
出力とが入力されている。また、テストモード信号2を
形成するアンド回路122はD7,D6,D4,D3の各ビット出力
と、インバータ124を介したD8ビット出力,インバータ1
26を介したD5ビット出力,インバータ128を介したD2ビ
ット出力及びインバータ129を介したD1ビット出力とが
入力されている。尚、123はテストモード信号7の形成
用アンド回路である。各テストモード信号1,2〜7は、
それぞれ端子P11,P12〜P13に導出され、図示しない回路
ブロックのゲート回路あるいは信号セレクタに供給され
るようになっている。
からの各ビット出力を論理演算して、この場合、7個の
テストモード信号を抽出する回路である。詳述すると、
テストモード信号抽出回路12は、テストモード信号の数
に対応した7つのアンド回路と、所定個のインバータに
て構成される。テストモード信号1を形成するアンド回
路121は、D8,D7,D5,D3,D2,D1の各ビット出力と、インバ
ータ125を介したD6及びインバータ127を介したD4ビット
出力とが入力されている。また、テストモード信号2を
形成するアンド回路122はD7,D6,D4,D3の各ビット出力
と、インバータ124を介したD8ビット出力,インバータ1
26を介したD5ビット出力,インバータ128を介したD2ビ
ット出力及びインバータ129を介したD1ビット出力とが
入力されている。尚、123はテストモード信号7の形成
用アンド回路である。各テストモード信号1,2〜7は、
それぞれ端子P11,P12〜P13に導出され、図示しない回路
ブロックのゲート回路あるいは信号セレクタに供給され
るようになっている。
第2図に識別符号レジスタ11の具体回路を示す。111
〜113…はDフリップフロップであり、出力が次段の入
力となっている。各フリップフロップの内容は、テスト
クロック信号がシフトパルスとなって移動される。
〜113…はDフリップフロップであり、出力が次段の入
力となっている。各フリップフロップの内容は、テスト
クロック信号がシフトパルスとなって移動される。
本実施例は以上のように構成される。
このような構成によれば、識別符号レジスタ11のビッ
ト長が、テストモードの数を表現できるビット長に比べ
長いので、テストデータのビット長を長くできる。この
ため、テストデータの取り得る場合の数が大きくなり、
偶然にテストモードに侵入する確率を小さくする。
ト長が、テストモードの数を表現できるビット長に比べ
長いので、テストデータのビット長を長くできる。この
ため、テストデータの取り得る場合の数が大きくなり、
偶然にテストモードに侵入する確率を小さくする。
第3図は第1図の実施例に基づく動作を示すタイミン
グチャートであり、aはテストクリヤ信号を示し、bは
テストクロック信号を、cはテストデータ1を、dはテ
ストデータ1を識別して得られるテストモード信号1
を、eはテストデータ2を、fはテストデータ2によっ
て形成されるテストモード信号2をそれぞれ示す、尚、
gは本実施例によるテストデータの一般形である。
グチャートであり、aはテストクリヤ信号を示し、bは
テストクロック信号を、cはテストデータ1を、dはテ
ストデータ1を識別して得られるテストモード信号1
を、eはテストデータ2を、fはテストデータ2によっ
て形成されるテストモード信号2をそれぞれ示す、尚、
gは本実施例によるテストデータの一般形である。
テストモードへは、テストクリヤ信号aによる負のパ
ルスT1によって識別レジスタ11の内容がオール“0"にな
る。このときは、ノーマルモードになる。
ルスT1によって識別レジスタ11の内容がオール“0"にな
る。このときは、ノーマルモードになる。
テストデータとしてcに示すD8〜D1=「11010111]の
信号(テストデータ1)を識別符号レジスタ11に入力す
ると、テストクロック8個目で、テストモード信号抽出
回路12に上記信号がパラレル入力される。これにより、
アンド回路121の各入力端子へはオール“1"の信号が入
力され、dに示すように、8クロック目で論理“1"に変
化するテストモード信号1がアンド回路121より出力さ
れる。テストモード2の場合は、eに示す「01101100」
という信号(テストデータ2)が識別符号レジスタ11に
入力される。これにより、アンド回路122の各入力はオ
ール“1"となり、アンド回路122より、8個目のクロッ
クで論理“1"を呈するテストモード信号2が出力され
る。
信号(テストデータ1)を識別符号レジスタ11に入力す
ると、テストクロック8個目で、テストモード信号抽出
回路12に上記信号がパラレル入力される。これにより、
アンド回路121の各入力端子へはオール“1"の信号が入
力され、dに示すように、8クロック目で論理“1"に変
化するテストモード信号1がアンド回路121より出力さ
れる。テストモード2の場合は、eに示す「01101100」
という信号(テストデータ2)が識別符号レジスタ11に
入力される。これにより、アンド回路122の各入力はオ
ール“1"となり、アンド回路122より、8個目のクロッ
クで論理“1"を呈するテストモード信号2が出力され
る。
このように本実施例では、識別符号レジスタ11のビッ
ト長が8ビットであり、7個のテストモードの数を表現
できる3ビットに比べ、テストデータのビット長を長く
できる。このため、テストデータの取り得る場合の数が
大きくなり、偶然にテストモードに侵入する確率は、従
来の7/8に比べ、7/28となる。
ト長が8ビットであり、7個のテストモードの数を表現
できる3ビットに比べ、テストデータのビット長を長く
できる。このため、テストデータの取り得る場合の数が
大きくなり、偶然にテストモードに侵入する確率は、従
来の7/8に比べ、7/28となる。
第4図は第1図の実施例を一般的に表現した概念図で
ある。即ち、実線部が、それぞれテストモードの数に合
わせて、ビット長及び規模が最小になるように設定した
識別符号レジスタ11及びテストモード信号抽出回路12で
ある。この場合、偶然にテストモードに入る確率PTは、 となる。
ある。即ち、実線部が、それぞれテストモードの数に合
わせて、ビット長及び規模が最小になるように設定した
識別符号レジスタ11及びテストモード信号抽出回路12で
ある。この場合、偶然にテストモードに入る確率PTは、 となる。
実線のビット長及び規模に、点線にて示すように、k
ビットのレジスタセルを追加し、テストモード信号抽出
回路12の規模を拡げた場合、テストモード信号抽出回路
12は、 ビットの信号を入力として、TN個のテストモードのうち
の1つのモードを示すテストモード信号を出力する。こ
のテストモード信号は、実施例のように、そのテストモ
ードと一対一対応であっても良いし、1つのテストモー
ドに対し複数のテストモード信号がアクティブ(論理
“1")になっても良い(モード信号1〜7で符号を構成
する)。
ビットのレジスタセルを追加し、テストモード信号抽出
回路12の規模を拡げた場合、テストモード信号抽出回路
12は、 ビットの信号を入力として、TN個のテストモードのうち
の1つのモードを示すテストモード信号を出力する。こ
のテストモード信号は、実施例のように、そのテストモ
ードと一対一対応であっても良いし、1つのテストモー
ドに対し複数のテストモード信号がアクティブ(論理
“1")になっても良い(モード信号1〜7で符号を構成
する)。
上記の場合、テストモードに偶然に入る確率は、 となる。尚、kは1以上の整数値で、式の分母を別の
表現で書き替えると、『(l og2(TN+1)+1より小
さくない整数』ということができる。
表現で書き替えると、『(l og2(TN+1)+1より小
さくない整数』ということができる。
式と式を比較すると、本提案の方がテストモード
に入る確率が1/2kになっていることが分かる。
に入る確率が1/2kになっていることが分かる。
次に他の実施例を説明する。
第5図はこの発明に係るデバイステスト回路の他の実
施例を示す構成図であり、第6図は第5図の実施例にお
けるテストデータのフォーマットである。
施例を示す構成図であり、第6図は第5図の実施例にお
けるテストデータのフォーマットである。
第5図ににおいて、端子P21はテストデータの入力端
子である。端子P21からのテストデータは、第6図に示
すように、初期値符号と暗合鍵符号とから成り、初期値
符号にはモード識別符号が含まれている。初期値符号
は、乱数の初期値を示し、暗号鍵符号は、初期値符号を
基に発生する乱数列である。ここでは、例えばシフトレ
ジスタを所定の論理回路で巡回制御して構成されるPN符
号を使用している。
子である。端子P21からのテストデータは、第6図に示
すように、初期値符号と暗合鍵符号とから成り、初期値
符号にはモード識別符号が含まれている。初期値符号
は、乱数の初期値を示し、暗号鍵符号は、初期値符号を
基に発生する乱数列である。ここでは、例えばシフトレ
ジスタを所定の論理回路で巡回制御して構成されるPN符
号を使用している。
さて、端子P21からのテストデータは、PN初期値符号
レジスタ21に保持される。PN初期値符号レジスタ21は、
初期値符号21aと、初期値符号中に設定されたいずれか
のデータから成るモード識別符号21bを分けて出力し、
初期値符号21aはPN符号発生ロジック22に供給され、モ
ード識別符号21bは退避レジスタ23に格納される。PN発
生符号ロジック22は、初期値符号21aを初期値としてPN
符号22aを発生する。このPN符号22aは、テストデータと
して入力される暗号鍵符号と同じであり、暗号鍵比較手
段24でテストデータ中の暗号鍵符号と比較される。
レジスタ21に保持される。PN初期値符号レジスタ21は、
初期値符号21aと、初期値符号中に設定されたいずれか
のデータから成るモード識別符号21bを分けて出力し、
初期値符号21aはPN符号発生ロジック22に供給され、モ
ード識別符号21bは退避レジスタ23に格納される。PN発
生符号ロジック22は、初期値符号21aを初期値としてPN
符号22aを発生する。このPN符号22aは、テストデータと
して入力される暗号鍵符号と同じであり、暗号鍵比較手
段24でテストデータ中の暗号鍵符号と比較される。
暗号鍵比較手段24の出力24aは、識別符号レジスタ25
に、該レジスタ25をゲート制御するように入力される。
即ち、信号24aは、PN符号発生ロジック22からのPN符号
と、テストデータ中の暗号鍵符号とが一致する場合に、
退避レジスタ23に保持した識別符号が識別符号レジスタ
25に移送されるように、識別符号レジスタ25を制御す
る。識別符号レジスタ25の出力は、第1図の実施例と同
等のテストモード信号抽出手段26に入力され、複数個の
テストモード信号が形成される。
に、該レジスタ25をゲート制御するように入力される。
即ち、信号24aは、PN符号発生ロジック22からのPN符号
と、テストデータ中の暗号鍵符号とが一致する場合に、
退避レジスタ23に保持した識別符号が識別符号レジスタ
25に移送されるように、識別符号レジスタ25を制御す
る。識別符号レジスタ25の出力は、第1図の実施例と同
等のテストモード信号抽出手段26に入力され、複数個の
テストモード信号が形成される。
尚、上記識別符号レジスタ25とテストモード信号抽出
手段26は、第1図の実施例のレジスタ11と回路12に相当
する。
手段26は、第1図の実施例のレジスタ11と回路12に相当
する。
上記構成のデバイステスト回路は、テストデータ中の
暗号鍵符号が、PN符号発生ロジック22からのPN符号と一
致しないときは、退避レジスタ23から識別符号レジスタ
25へ識別符号が送られない。従って、いずれのテストモ
ード信号も発生しないので、テストモードへ進入するこ
とができない。
暗号鍵符号が、PN符号発生ロジック22からのPN符号と一
致しないときは、退避レジスタ23から識別符号レジスタ
25へ識別符号が送られない。従って、いずれのテストモ
ード信号も発生しないので、テストモードへ進入するこ
とができない。
上記実施例の場合におけるテストモードに進入する確
率を求める。
率を求める。
PN初期値符号長をnP、テストモード識別符号長をnTと
すると、必要なテストモードの数TNとの間に、 の関係をもたせる。
すると、必要なテストモードの数TNとの間に、 の関係をもたせる。
暗号鍵比較手段24で比較する暗号鍵の符号長をkビッ
トすると、テストモードに進入する確率PTは、 とすると、式は となる。よって、と同じに、テストモードに進入する
確率は、1/2kとなっていることが分かる。
トすると、テストモードに進入する確率PTは、 とすると、式は となる。よって、と同じに、テストモードに進入する
確率は、1/2kとなっていることが分かる。
次に、第5図の実施例に基づく具体的な実施例を説明
する。
する。
第7図は上記乱数データを利用したテストモード回路
の具体的構成の一例を示す回路図である。
の具体的構成の一例を示す回路図である。
この具体回路では、PN初期値符号は9ビット(そのう
ちテストモード識別符号は3ビットを兼用)、暗号鍵符
号は55ビット、テストモード数は7としている。
ちテストモード識別符号は3ビットを兼用)、暗号鍵符
号は55ビット、テストモード数は7としている。
端子P22はテストデータの入力端子、端子P23はテスト
クロック信号の入力端子であり、これら各端子からのテ
ストデータとテストクロック信号は、初期値符号レジス
タ31へシリアル入力される。この場合、D9〜D1ビットか
らなる初期値符号のうち、1番目と6,7番目のビットD1,
D6,D7はテストモード識別符号を兼ねている。
クロック信号の入力端子であり、これら各端子からのテ
ストデータとテストクロック信号は、初期値符号レジス
タ31へシリアル入力される。この場合、D9〜D1ビットか
らなる初期値符号のうち、1番目と6,7番目のビットD1,
D6,D7はテストモード識別符号を兼ねている。
PN符号発生ロジック32は、9ビットのシフトレジスタ
32Aと、排他論理和回路32Bによって構成され、シフトレ
ジスタ32Aの初段出力ビットR1と5番目の出力ビットR5
とを排他論理和回路32Aに入力し、その出力を終段(入
力側)出力ビットR9に帰還する構成になっている。レジ
スタ32Aは、端子P25からのロードパルスLD1によって初
期値符号レジスタ31からの初期値符号をパラレルに入力
する。PN符号発生ロジック32の出力であるPN符号32aは
7番目の出力ビットR7を選択している。
32Aと、排他論理和回路32Bによって構成され、シフトレ
ジスタ32Aの初段出力ビットR1と5番目の出力ビットR5
とを排他論理和回路32Aに入力し、その出力を終段(入
力側)出力ビットR9に帰還する構成になっている。レジ
スタ32Aは、端子P25からのロードパルスLD1によって初
期値符号レジスタ31からの初期値符号をパラレルに入力
する。PN符号発生ロジック32の出力であるPN符号32aは
7番目の出力ビットR7を選択している。
一方、テストモード識別符号D9,D4及びD3は、3ビッ
ト構成の退避レジスタ33にパラレル入力され、退避レジ
スタ33は端子P26からのラッチパルスLP1によって上記識
別符号を保持する。
ト構成の退避レジスタ33にパラレル入力され、退避レジ
スタ33は端子P26からのラッチパルスLP1によって上記識
別符号を保持する。
暗号鍵比較手段34は排他論理和回路341,オア回路342,
レジスタ343,インバータ345,レジスタ346から構成され
ている。排他論理和回路341は、上記7番目の出力ビッ
トR7からのPN符号31aとテストデータを入力し、両入力
が一致していれば論理“0"、不一致ならば論理“1"を出
力する。オア回路342は、上記排他論理和回路341からの
出力とレジスタ343の出力34bとを入力し、そのオア論理
出力を上記レジスタ343に帰還している。このような帰
還回路は、1ビットでも不一致が検出されたら、それ以
降の出力34bを不一致を示す論理“1"の信号に保持する
回路である。また、レジスタ343は、端子P20からの比較
開始パルスCSによって比較動作を開始し、テストクロッ
クのタイミングで出力動作するようになっている。これ
は初期値符号期間に出力34aを出力しないためである。
レジスタ343からの出力34bはインバータ345を介してレ
ジスタ346に入力される。レジスタ346は端子P30より印
加されるラッチパルスLP2によって出力34bを取込み、識
別符号レジスタ35へラッチパルス34aとして供給する。
レジスタ343,インバータ345,レジスタ346から構成され
ている。排他論理和回路341は、上記7番目の出力ビッ
トR7からのPN符号31aとテストデータを入力し、両入力
が一致していれば論理“0"、不一致ならば論理“1"を出
力する。オア回路342は、上記排他論理和回路341からの
出力とレジスタ343の出力34bとを入力し、そのオア論理
出力を上記レジスタ343に帰還している。このような帰
還回路は、1ビットでも不一致が検出されたら、それ以
降の出力34bを不一致を示す論理“1"の信号に保持する
回路である。また、レジスタ343は、端子P20からの比較
開始パルスCSによって比較動作を開始し、テストクロッ
クのタイミングで出力動作するようになっている。これ
は初期値符号期間に出力34aを出力しないためである。
レジスタ343からの出力34bはインバータ345を介してレ
ジスタ346に入力される。レジスタ346は端子P30より印
加されるラッチパルスLP2によって出力34bを取込み、識
別符号レジスタ35へラッチパルス34aとして供給する。
尚、レジスタ346は、端子P24からのテストクリヤ信号
によって、テスト開始のタイミングでクリヤ動作され
る。
によって、テスト開始のタイミングでクリヤ動作され
る。
識別符号レジスタ35は、上記退避レジスタ33と同じに
3ビット構成であって、上記出力34aによって退避レジ
スタ33に退避されたテストモード識別符号S1〜S3を取込
み、取込んだ識別符号Q1〜Q3をテストモード信号抽出回
路36に導入する。テストモード抽出回路36は、第1図の
回路と同様に、テストモードと一対一に対応してテスト
モード信号1〜7をそれぞれ論理“1"にする論理回路で
ある。
3ビット構成であって、上記出力34aによって退避レジ
スタ33に退避されたテストモード識別符号S1〜S3を取込
み、取込んだ識別符号Q1〜Q3をテストモード信号抽出回
路36に導入する。テストモード抽出回路36は、第1図の
回路と同様に、テストモードと一対一に対応してテスト
モード信号1〜7をそれぞれ論理“1"にする論理回路で
ある。
37は上記ラッチパルスLP1,LP2,比較開始パルスCS及び
ロードパルスLD1を発生するタイミング信号発生回路で
ある。タイミング信号発生回路37は、テストクリア信号
とテストクロック信号を基準に上記のタイミング信号を
作成している。
ロードパルスLD1を発生するタイミング信号発生回路で
ある。タイミング信号発生回路37は、テストクリア信号
とテストクロック信号を基準に上記のタイミング信号を
作成している。
尚、テストクロック信号は、レジスタ32Aのクロック
信号になっている。この場合、端子P23からのテストク
ロック信号をインバータ38を介してレジスタ32Aに加え
ている。
信号になっている。この場合、端子P23からのテストク
ロック信号をインバータ38を介してレジスタ32Aに加え
ている。
上記タイミング信号発生回路37は、具体的に第8図に
示す構成になっている。
示す構成になっている。
第8図において、レジスタF1〜F7はリプルカウンタを
構成している。上記リップルカウンタはセレクタ39によ
ってカウントイネーブル,ディネーブルが制御される。
終段レジスタF7の出力はレジスタF8によって1クロック
期間保持され、ラッチパルスLP2となる。このレジスタF
8の出力で上記セレクタ39が切換制御される。インバー
タ40,アンド回路41,レジスタF9,F10及びナンド回路42
は、ロードパルスLD1,ラッチパルスLP1及び比較開始パ
ルスCSの発生タイミングを設定している。
構成している。上記リップルカウンタはセレクタ39によ
ってカウントイネーブル,ディネーブルが制御される。
終段レジスタF7の出力はレジスタF8によって1クロック
期間保持され、ラッチパルスLP2となる。このレジスタF
8の出力で上記セレクタ39が切換制御される。インバー
タ40,アンド回路41,レジスタF9,F10及びナンド回路42
は、ロードパルスLD1,ラッチパルスLP1及び比較開始パ
ルスCSの発生タイミングを設定している。
第9図は上記タイミング信号発生回路37の動作を示す
タイミングチャートである。
タイミングチャートである。
第9図において、aはテストクリヤー信号、bはリッ
プルカウンタ出力、cはテストクロック信号、dはアン
ド回路41の出力41a、eはレジスタF9の出力9a、fはナ
ンドゲート42の出力(ラッチパルスLP1,比較開始パルス
CS)、gはレジスタF10の出力(ロードパルスLD1)、h
はレジスタF7の出力7a、iはレジスタF8の出力(ラッチ
パルスLP2)をそれぞれ示す。
プルカウンタ出力、cはテストクロック信号、dはアン
ド回路41の出力41a、eはレジスタF9の出力9a、fはナ
ンドゲート42の出力(ラッチパルスLP1,比較開始パルス
CS)、gはレジスタF10の出力(ロードパルスLD1)、h
はレジスタF7の出力7a、iはレジスタF8の出力(ラッチ
パルスLP2)をそれぞれ示す。
第10図はレジスタ32Aの一例を示す回路図である。こ
れは、負のロードパルスが入力されたとき、パラレルデ
ータ入力がクロックの立上りで各レジスタセルに取込ま
れ、クロックによって、シリアル入力及びパラレル出力
される 以上の構成によれば、9ビットの初期値符号がレジス
タ32Aにロードされると、テストデータ中の暗号鍵符号
と同じPN符号32aがR7ビットより出力され、この出力32a
とテストデータとが1ビット単位で比較される。そし
て、55ビット全てを比較して不一致が検出されないとき
は、ラッチパルス34aで識別符号レジスタ35をラッチ動
作させ、退避レジスタ33からのテストモード識別符号に
基づく符号Q1〜Q3をテストモード信号抽出手段36に供給
し、1ビットでも不一致が検出されると、テストモード
信号抽出手段36に退避レジスタ33に保持した符号信号は
供給されない。これによって、偶然にテストモードに進
入する確率の極めて小さいデバイステスト回路が実現さ
れる。
れは、負のロードパルスが入力されたとき、パラレルデ
ータ入力がクロックの立上りで各レジスタセルに取込ま
れ、クロックによって、シリアル入力及びパラレル出力
される 以上の構成によれば、9ビットの初期値符号がレジス
タ32Aにロードされると、テストデータ中の暗号鍵符号
と同じPN符号32aがR7ビットより出力され、この出力32a
とテストデータとが1ビット単位で比較される。そし
て、55ビット全てを比較して不一致が検出されないとき
は、ラッチパルス34aで識別符号レジスタ35をラッチ動
作させ、退避レジスタ33からのテストモード識別符号に
基づく符号Q1〜Q3をテストモード信号抽出手段36に供給
し、1ビットでも不一致が検出されると、テストモード
信号抽出手段36に退避レジスタ33に保持した符号信号は
供給されない。これによって、偶然にテストモードに進
入する確率の極めて小さいデバイステスト回路が実現さ
れる。
第11図は上記デバイステスト回路の詳細な動作説明図
であり、テストモード信号1を論理“1"にする場合のタ
イミングチャートを示している。
であり、テストモード信号1を論理“1"にする場合のタ
イミングチャートを示している。
この図において、aはテストクリヤ信号,bはテストデ
ータの一般形,cはテストクロック信号,dはテストデータ
1の一般形,eは具体的テストデータ1,fは7番目のビッ
トD7から見たテストデータ,gはロードパルスLD1,hはラ
ッチパルスLP1,iは退避レジスタ33のビット出力S3,jは
比較開始パルスCS,kはレジスタ343の出力34b,lはPN符号
出力,mはラッチパルスLP2,nはラッチパルス34a,pは識別
レジスタ35の出力Q3,qはテストモード信号1をそれぞれ
示す。
ータの一般形,cはテストクロック信号,dはテストデータ
1の一般形,eは具体的テストデータ1,fは7番目のビッ
トD7から見たテストデータ,gはロードパルスLD1,hはラ
ッチパルスLP1,iは退避レジスタ33のビット出力S3,jは
比較開始パルスCS,kはレジスタ343の出力34b,lはPN符号
出力,mはラッチパルスLP2,nはラッチパルス34a,pは識別
レジスタ35の出力Q3,qはテストモード信号1をそれぞれ
示す。
テストクリヤ信号aは、テスト開始で負に転じる。こ
れに続き、先ず9ビットの初期値符号が初期値符号レジ
スタ31に順次入力される。テストテータ1の場合、テス
トモード識別符号はdに示すように、1番目,6番目,7番
目のビットがそれぞれ“0",“0",“1"と決められてお
り、残りの初期値符号D2〜D5,D8,D9=「101100」とする
と、テストデータ1における初期値符号は信号eのよう
になる。
れに続き、先ず9ビットの初期値符号が初期値符号レジ
スタ31に順次入力される。テストテータ1の場合、テス
トモード識別符号はdに示すように、1番目,6番目,7番
目のビットがそれぞれ“0",“0",“1"と決められてお
り、残りの初期値符号D2〜D5,D8,D9=「101100」とする
と、テストデータ1における初期値符号は信号eのよう
になる。
上記のようなテストデータが初期値符号レジスタ31に
入ると、例えばビット出力D7では、信号fにて示すよう
に、3つ目のクロックの立上りからdと同様の信号が観
測される。退避レジスタ33へのラッチは、ラッチパルス
LP1(信号h参照)によって、9つ目のクロックのタイ
ミングで行われるので、信号f中、P15にて示した信号
が退避レジスタ33のビットS3の信号として保持されるこ
とになる(信号i参照)。また、この時、ロードパルス
LD1(信号g参照)も負に転じて、初期値符号区間の信
号が初期値符号レジスタ31からレジスタ32Aに移され
る。これにより、信号lにて示すように、初期値符号区
間は不定で、暗号鍵符号区間からPN符号を示す信号がR7
のビットから自然発生的に出力することになる。
入ると、例えばビット出力D7では、信号fにて示すよう
に、3つ目のクロックの立上りからdと同様の信号が観
測される。退避レジスタ33へのラッチは、ラッチパルス
LP1(信号h参照)によって、9つ目のクロックのタイ
ミングで行われるので、信号f中、P15にて示した信号
が退避レジスタ33のビットS3の信号として保持されるこ
とになる(信号i参照)。また、この時、ロードパルス
LD1(信号g参照)も負に転じて、初期値符号区間の信
号が初期値符号レジスタ31からレジスタ32Aに移され
る。これにより、信号lにて示すように、初期値符号区
間は不定で、暗号鍵符号区間からPN符号を示す信号がR7
のビットから自然発生的に出力することになる。
レジスタ32Aに所定のデータが保持されると、jに示
すように、9番目のクロックのタイミングで比較開始パ
ルスが負に転ずる。このときテストデータは、暗号鍵符
号に変わっているので、排他論理和回路341には、PN符
号出力32aと上記暗号鍵符号がテストクロックのタイミ
ングで順次入力され、比較される。
すように、9番目のクロックのタイミングで比較開始パ
ルスが負に転ずる。このときテストデータは、暗号鍵符
号に変わっているので、排他論理和回路341には、PN符
号出力32aと上記暗号鍵符号がテストクロックのタイミ
ングで順次入力され、比較される。
今、上記PN符号出力32aと暗号鍵符号が一致している
時は、排他論理和341の出力は、論理“0"であり、この
信号をラッチしたレジスタ343には、論理“0"の信号が
帰還される。また、PN符号出力32aと暗号鍵符号とが不
一致の時は、排他論理和341の出力は、論理“1"にな
り、この信号をラッチしたレジスタ343には、論理“1"
の信号が帰還される。この状態は、例えばテストクロッ
クが停止されるまで続く。従って、信号34bは、信号k
にて示すように、55ビット全て一致の場合は、実線に示
すように、論理“0"の信号となり、途中で不一致が検出
されると、点線にて示すように、そのクロックより論理
“1"になる。
時は、排他論理和341の出力は、論理“0"であり、この
信号をラッチしたレジスタ343には、論理“0"の信号が
帰還される。また、PN符号出力32aと暗号鍵符号とが不
一致の時は、排他論理和341の出力は、論理“1"にな
り、この信号をラッチしたレジスタ343には、論理“1"
の信号が帰還される。この状態は、例えばテストクロッ
クが停止されるまで続く。従って、信号34bは、信号k
にて示すように、55ビット全て一致の場合は、実線に示
すように、論理“0"の信号となり、途中で不一致が検出
されると、点線にて示すように、そのクロックより論理
“1"になる。
信号mにて示すように、64個目のクロックの終了でラ
ッチパルスLP2が立上がる。この時、信号34bが論理“0"
である時は、インバータ345を介した論理“1"の信号
が、レジスタ346によってラッチされる。これによっ
て、信号nに示すように、ラッチパルスLP2(32a)が論
理“1"の一致パルスを呈し、識別符号レジスタ35をラッ
チ動作させる。
ッチパルスLP2が立上がる。この時、信号34bが論理“0"
である時は、インバータ345を介した論理“1"の信号
が、レジスタ346によってラッチされる。これによっ
て、信号nに示すように、ラッチパルスLP2(32a)が論
理“1"の一致パルスを呈し、識別符号レジスタ35をラッ
チ動作させる。
これにより、退避レジスタ33からのビット出力S3が識
別符号レジスタ35に移され、信号pに示すように、ビッ
ト出力Q3が論理“1"になる。ビット出力Q3が論理“1"の
ときは、テストモード信号抽出回路36はテストモード信
号1を論理“1"にする(信号q参照)。
別符号レジスタ35に移され、信号pに示すように、ビッ
ト出力Q3が論理“1"になる。ビット出力Q3が論理“1"の
ときは、テストモード信号抽出回路36はテストモード信
号1を論理“1"にする(信号q参照)。
上記実施例でのテストモードに進入する確率PTは、
式でnT=3,TN=7,k=55として、PT=7/258である。
式でnT=3,TN=7,k=55として、PT=7/258である。
同じ確率を第1図の実施例で実現しようとすると、識
別符号レジスタ11を58ビット構成とし、テストモード信
号抽出回路12も58ビットの演算処理を行う規模にしなけ
ればならない。これに対し、第7図の実施例では、レジ
スタの数は、タイミング信号発生回路37のレジスタを含
めて36個で済む。
別符号レジスタ11を58ビット構成とし、テストモード信
号抽出回路12も58ビットの演算処理を行う規模にしなけ
ればならない。これに対し、第7図の実施例では、レジ
スタの数は、タイミング信号発生回路37のレジスタを含
めて36個で済む。
また、暗号鍵符号を利用する実施例では、kの設定次
第で、ハード規模を増やすことなく進入確率を小さくす
ることができる。kの値はラッチパルスLP2の発生タイ
ミングを調整することによって可変できる。これは暗号
鍵符号が長くなることで、テストモードへの進入をさら
に複雑にする。
第で、ハード規模を増やすことなく進入確率を小さくす
ることができる。kの値はラッチパルスLP2の発生タイ
ミングを調整することによって可変できる。これは暗号
鍵符号が長くなることで、テストモードへの進入をさら
に複雑にする。
一般に、IC内部情報として極めて高い機密性が要求さ
れるときは、第5図の実施例の方がハード規模に関して
有利である。
れるときは、第5図の実施例の方がハード規模に関して
有利である。
また、第5図(第7図)の実施例で、初期値符号中の
テストモード識別符号長nTを とした場合、nTをlビット(lは1以上の整数)増やし
ても良い。この場合は、暗号鍵符号をテストデータとし
て入力しても、必ずしもテストモードに進入できなくす
ることができる。これによれば、テストモードに進入す
る確率は、1/21倍だけ小さくなる。
テストモード識別符号長nTを とした場合、nTをlビット(lは1以上の整数)増やし
ても良い。この場合は、暗号鍵符号をテストデータとし
て入力しても、必ずしもテストモードに進入できなくす
ることができる。これによれば、テストモードに進入す
る確率は、1/21倍だけ小さくなる。
尚、第7図の実施例は、第12図aに示すように、ICの
外部回路として設けても良いし、第12図bに示すよう
に、内蔵しても良い。
外部回路として設けても良いし、第12図bに示すよう
に、内蔵しても良い。
[発明の効果] 以上説明したようにこの発明によれば、回路規模を複
雑化することなく、テストモードに容易に進入できなく
なり、ICの内部情報の秘匿性を高めることができる。
雑化することなく、テストモードに容易に進入できなく
なり、ICの内部情報の秘匿性を高めることができる。
第1図はこの発明に係る集積回路のデバイステスト回路
の一実施例を示す構成図、第2図は第1図の実施例を詳
述する構成図、第3図は第1図の実施例の動作を示すタ
イミングチャート、第4図は第1図の実施例を要約した
概念図、第5図はこの発明の他の実施例を示すデバイス
テスト回路を示す構成図、第6図は第5図の実施例に用
いるテストデータを示すフォーマット、第7図は第5図
の実施例の具体例を示す回路図、第8図は第7図の実施
例に用いるタイミング信号発生回路の構成図、第9図は
第8図の回路のタイミングチャート、第10図は第7図の
実施例に用いるパラレル及びシリアル入力・パラレル出
力形のレジスタを示す構成図、第11図は第7図の実施例
の動作を示すタイミングチャート、第12図は第7図の実
施例の態様を説明する態様図、第13図は従来のデバイス
テスト回路を示す構成図、第14図は第13図の回路の動作
を概説するタイミングチャートである。 11……識別符号レジスタ、12……テストモード信号抽出
回路、21(31)……初期値符号レジスタ、22(32)……
PN信号発生ロシック、23(33)……退避レジスタ、24
(34)……暗号鍵比較手段、22a……PN符号出力、34a…
…ラッチパルス(比較結果)。
の一実施例を示す構成図、第2図は第1図の実施例を詳
述する構成図、第3図は第1図の実施例の動作を示すタ
イミングチャート、第4図は第1図の実施例を要約した
概念図、第5図はこの発明の他の実施例を示すデバイス
テスト回路を示す構成図、第6図は第5図の実施例に用
いるテストデータを示すフォーマット、第7図は第5図
の実施例の具体例を示す回路図、第8図は第7図の実施
例に用いるタイミング信号発生回路の構成図、第9図は
第8図の回路のタイミングチャート、第10図は第7図の
実施例に用いるパラレル及びシリアル入力・パラレル出
力形のレジスタを示す構成図、第11図は第7図の実施例
の動作を示すタイミングチャート、第12図は第7図の実
施例の態様を説明する態様図、第13図は従来のデバイス
テスト回路を示す構成図、第14図は第13図の回路の動作
を概説するタイミングチャートである。 11……識別符号レジスタ、12……テストモード信号抽出
回路、21(31)……初期値符号レジスタ、22(32)……
PN信号発生ロシック、23(33)……退避レジスタ、24
(34)……暗号鍵比較手段、22a……PN符号出力、34a…
…ラッチパルス(比較結果)。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G01R 31/28 - 31/3193 H01L 21/66 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項1】テストモードを識別する識別符号を含む乱
数初期値符号および、これに続き前記乱数初期値符号に
基づいて自然発生する乱数符号と同一の暗号鍵符号とか
らなるテストデータが入力されるデータ入力手段と、 前記識別符号を含む乱数初期値符号がセットされる初期
値符号レジスタと、 この初期値符号レジスタからの前記識別符号だけを一旦
保持する退避レジスタと、 この退避レジスタからの前記識別符号を記憶する識別符
号レジスタと、 前記初期値符号レジスタからの前記乱数初期値符号に応
じて乱数を発生する乱数発生回路と、 前記乱数発生回路からの乱数と前記データ入力手段から
の暗号鍵符号とを比較し、この比較結果に基づいて前記
退避レジスタの内容を前記識別符号レジスタにセットす
るか否かを決定する暗号鍵比較手段と、 前記識別符号レジスタからの信号に応じて複数個のテス
トモード信号を出力する手段とを具備したことを特徴と
する集積回路のデバイステスト回路。 - 【請求項2】受信側に入力されたときに受信側の集積回
路のテストモードを識別する符号を含むテストデータを
送信し、 前記テストデータは前記テストモードを識別する符号を
含む乱数初期値符号とこの乱数初期値符号に基づいて自
然発生する乱数符号と同一の暗号鍵符号とを有すること
を特徴とする集積回路のテストデータ送信方法。 - 【請求項3】受信側に入力されたときに受信側の集積回
路のテストモードを識別する符号を含むテストデータを
送信する集積回路のテストデータ送信装置において、 前記テストモードを識別する符号を含む乱数初期値符号
を発生する乱数初期値符号発生手段と、 前記乱数初期値符号に基づいて自然発生する乱数符号と
同一の暗号鍵符号を発生する暗号鍵符号発生手段とを有
することを特徴とする集積回路のテストデータ送信装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1160017A JP2860112B2 (ja) | 1989-06-21 | 1989-06-21 | 集積回路のテストデータ送信装置及び送信方法並びに集積回路のデバイステスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1160017A JP2860112B2 (ja) | 1989-06-21 | 1989-06-21 | 集積回路のテストデータ送信装置及び送信方法並びに集積回路のデバイステスト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0324485A JPH0324485A (ja) | 1991-02-01 |
JP2860112B2 true JP2860112B2 (ja) | 1999-02-24 |
Family
ID=15706177
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1160017A Expired - Lifetime JP2860112B2 (ja) | 1989-06-21 | 1989-06-21 | 集積回路のテストデータ送信装置及び送信方法並びに集積回路のデバイステスト回路 |
Country Status (1)
Country | Link |
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JP (1) | JP2860112B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5388900A (en) * | 1992-07-15 | 1995-02-14 | Kabushiki Kaisha Suzuki Shoji | Crawler pad |
EP1120662B1 (fr) * | 2000-01-26 | 2006-03-01 | EM Microelectronic-Marin SA | Procédé pour tester un circuit intégré comportant des parties matérielles et/ou logicielles ayant un caractère de confidentialité |
CN115792579A (zh) * | 2023-01-05 | 2023-03-14 | 旋智电子科技(上海)有限公司 | 用于控制测试模式的电路和方法 |
-
1989
- 1989-06-21 JP JP1160017A patent/JP2860112B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH0324485A (ja) | 1991-02-01 |
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