JP2860112B2

JP2860112B2 - 集積回路のテストデータ送信装置及び送信方法並びに集積回路のデバイステスト回路

Info

Publication number: JP2860112B2
Application number: JP1160017A
Authority: JP
Inventors: 茂沖田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-06-21
Filing date: 1989-06-21
Publication date: 1999-02-24
Anticipated expiration: 2014-02-24
Also published as: JPH0324485A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は集積回路（IC）単体の検査を行うための、
集積回路のテストデータ送信装置及び送信方法並びに集
積回路のデバイステスト回路に関する。

（従来の技術） ICのデバイステストは、テストデータにより発生する
IC内部の信号を外部端子に読出したり、ROMを備える場
合は、ROMの内容をディスプレイしたりして行われる。
この場合、回路ブロック毎にテストを行うため、複数の
テストモードがある。テストモードは、入力されたテス
トデータによって、そのモードに応じたテストモード信
号を得ることによって決定される。このテストモード信
号によって所定回路ブロックのテストが可能になる。

第13図はテストモードが７個有る場合の従来のデバイ
ステスト回路を示す。被検査ICは、テスト用端子とし
て、テストモード識別符号から成るテストデータが導入
される端子P₃₁、テスト終了用のテストクリア信号が導
入される端子P₃₂及びテストクロック信号が導入される
端子P₃₃を有している。テストデータを入力する識別符
号レジスタ101は、上記テストデータをテストクロック
によってシリアル入力しパラレル出力する。この出力
は、テストモード信号抽出回路102によって解読され、
それぞれの回路ブロック（ここでは１〜３を図示）テス
トするテストモード信号１〜７としてテストモード信号
抽出回路102より導出する。

この場合、テストモード信号１は、回路ブロック（RO
M）103の出力をゲートするアンド回路104に供給され
る。これによって、信号１が論理“1"のとき、回路ブロ
ック103からの出力が端子P₃₄に読出される。テストモー
ド信号２は、回路ブロック106と回路ブロック107のテス
トを行う。105は回路ブロック106と107の出力をセレク
トする信号セレクタであり、テストモード信号２によっ
てセレクトする信号を切換える。そして、テストモード
信号２が論理“1"のとき、信号セレクタ105を介して回
路ブロック107の出力が端子P₃₅に読出される。また、信
号２が論理“0"のきは、ノーマルモードであり、回路ブ
ロック106からの正規の出力が信号セレクタ105を介して
端子P₃₅に導出される。尚、上記ノーマルモードへは、
テストクリア信号で識別符号レジスタ101の内容を全て
論理“0"にすることで切換られる。

上記デバイステスト回路は、１つのテストモードに対
し、１つのテストモード信号が論理“1"となることに対
応して、各回路ブロックがテストモードになる。識別符
号レジスタ101が３ビット構成であるのは、７個のテス
トモードを設定することによる。

しかしながら、第13図のようなデバイステスト回路
は、ICの内部情報，例えばROMの内容が第三者に洩れて
はいけない場合でも、テスト端子P₃₁〜P₃₃が見つかれば
容易にROMの内容を知ることができる。

第14図は端子P₃₁〜P₃₃に与える信号と得られるテスト
モード信号のタイミングチャートを示す、ａはテストク
リア信号、ｂはテストクロック信号、ｃはテストデータ
1,dはテストモード信号１、ｅはテストデータ２、ｆは
テストモード信号２、ｇはテストデータの一般形をそれ
ぞれ示す。テストモード１のときは、テストデータ１が
３クロック目で論理“1"となるので、レジスタ101の内
容は入力側より「100」となり、この識別符号が解読さ
れてテストモード信号１が得られる。また、テストモー
ド２のときは、テストデータ２が１クロック目と３クロ
ック目で論理“0",2クロック目で論理“1"となるので、
この識別符号「010」が解読されてテストモード信号２
が得られる。

上記タイミングチャートによれば、テストデータの取
り得る符号が８種類であり、そのうち７種類を識別符号
として使っているので、全ての場合を試して目的のテス
トモードに設定するのに、時間はかからない。

一般にモード識別符号のビット数をｎ（整数）とした
場合、設定可能なテストモードの数は、最大（2ⁿ−１）
個である（2nよりノーマルモード分の１個を差し引いて
いる）。逆に必要な設定モードの数をT_N個とすると、モ
ード識別符号のビット数ｎ（レジスタ101のビット長に
等しい）は、テスト回路の規模を小さくするため、ｘより小さくない最小の整数を表す、以下同様）。

（発明が解決しようとする課題）以上のように、従来のデバイステスト回路は、テスト
モードの数をT_Nとした場合、回路規模を小さくするため
に、識別符号のビット長を、T_Nを表現できる最小のビッ
ト長に設定していたため、簡単にテストモードに進入す
ることができた。これは、ICの内部情報が第三者に洩れ
てはいけない場合、容易にテストモードに侵入されてし
まうという不都合があった。

この発明は上記技術的課題を解決し、内部情報の秘匿
性の高いデバイステスト回路の提供を目的とする。

［発明の構成］（課題を解決するための手段）本発明に係る集積回路のデバイステスト回路は、テス
トモードを識別する識別符号を含む乱数初期値符号およ
び、これに続き前記乱数初期値符号に基づいて自然発生
する乱数符号と同一の暗号鍵符号とからなるテストデー
タが入力されるデータ入力手段と、前記識別符号を含む
乱数初期値符号がセットされる初期値符号レジスタと、
この初期値符号レジスタからの前記識別符号だけを一旦
保持する退避レジスタと、この退避レジスタからの前記
識別符号を記憶する識別符号レジスタと、前記初期値符
号レジスタからの前記乱数初期値符号に応じて乱数を発
生する乱数発生回路と、前記乱数発生回路からの乱数と
前記データ入力手段からの暗号鍵符号とを比較し、この
比較結果に基づいて前記退避レジスタの内容を前記識別
符号レジスタにセットするか否かを決定する暗号鍵比較
手段と、前記識別符号レジスタからの信号に応じて複数
個のテストモード信号を出力する手段とを具備したもの
であり、本発明に係る集積回路のテストデータ送信方法は、受
信側に入力されたときに受信側の集積回路のテストモー
ドを識別する符号を含むテストデータを送信し、前記テ
ストデータは前記テストモードを識別する符号を含む乱
数初期値符号とこの乱数初期値符号に基づいて自然発生
する乱数符号と同一の暗号鍵符号とを有することを特徴
とするものであり、本発明に係る集積回路のテストデータ送信装置は、受
信側に入力されたときに受信側の集積回路のテストモー
ドを識別する符号を含むテストデータを送信する集積回
路のテストデータ送信装置において、前記テストモード
を識別する符号を含む乱数初期値符号を発生する乱数初
期値符号発生手段と、前記乱数初期値符号に基づいて自
然発生する乱数符号と同一の暗号鍵符号を発生する暗号
鍵符号発生手段とを有することを特徴とするものであ
る。

（作用）このような構成によれば、第１の発明では、識別符号
レジスタにセット可能なデジタル値の数がテストモード
を数より多くなり、冗長ビットが増えてテストモード識
別符号を見出す確率が小さくなる。

また、第２の発明によれば、テストモードに進入する
確率は、上記第１の発明のように、初期値符号レジスタ
に１ビット以上の冗長ビットを持たせた場合より、暗号
鍵符号のビット数分小さくなる。

（実施例）以下、この発明を図示の実施例によって詳細に説明す
る。

第１図はこの発明に係る集積回路のデバイステスト回
路の一実施例を示す構成図であり、第２図は第１図の実
施例を詳述する構成図である。

第１図は、識別符号レジスタ11とテストモード信号抽
出回路12の構成を示す。識別符号レジスタ11は、第２図
にて詳述する８ビット構成のシフトレジスタであって、
端子P₁からテストデータ、端子P₂からテストクリヤ信号
及び、端子P₃からテストクロック信号をそれぞれ入力す
る。テストデータは、テストクロック信号によって、入
力側ビットD₈より出力側ビットD₁へ順次シフトされる。
テストクリヤ信号は、各ビットD₈〜D₁の内容を論理“0"
にする信号である。

テストモード信号抽出回路12は、識別符号レジスタ11
からの各ビット出力を論理演算して、この場合、７個の
テストモード信号を抽出する回路である。詳述すると、
テストモード信号抽出回路12は、テストモード信号の数
に対応した７つのアンド回路と、所定個のインバータに
て構成される。テストモード信号１を形成するアンド回
路121は、D₈,D₇,D₅,D₃,D₂,D₁の各ビット出力と、インバ
ータ125を介したD₆及びインバータ127を介したD₄ビット
出力とが入力されている。また、テストモード信号２を
形成するアンド回路122はD₇,D₆,D₄,D₃の各ビット出力
と、インバータ124を介したD₈ビット出力，インバータ1
26を介したD₅ビット出力，インバータ128を介したD₂ビ
ット出力及びインバータ129を介したD₁ビット出力とが
入力されている。尚、123はテストモード信号７の形成
用アンド回路である。各テストモード信号1,2〜７は、
それぞれ端子P₁₁,P₁₂〜P₁₃に導出され、図示しない回路
ブロックのゲート回路あるいは信号セレクタに供給され
るようになっている。

第２図に識別符号レジスタ11の具体回路を示す。111
〜113…はＤフリップフロップであり、出力が次段の入
力となっている。各フリップフロップの内容は、テスト
クロック信号がシフトパルスとなって移動される。

本実施例は以上のように構成される。

このような構成によれば、識別符号レジスタ11のビッ
ト長が、テストモードの数を表現できるビット長に比べ
長いので、テストデータのビット長を長くできる。この
ため、テストデータの取り得る場合の数が大きくなり、
偶然にテストモードに侵入する確率を小さくする。

第３図は第１図の実施例に基づく動作を示すタイミン
グチャートであり、ａはテストクリヤ信号を示し、ｂは
テストクロック信号を、ｃはテストデータ１を、ｄはテ
ストデータ１を識別して得られるテストモード信号１
を、ｅはテストデータ２を、ｆはテストデータ２によっ
て形成されるテストモード信号２をそれぞれ示す、尚、
ｇは本実施例によるテストデータの一般形である。

テストモードへは、テストクリヤ信号ａによる負のパ
ルスT₁によって識別レジスタ11の内容がオール“0"にな
る。このときは、ノーマルモードになる。

テストデータとしてｃに示すD₈〜D₁＝「11010111］の
信号（テストデータ１）を識別符号レジスタ11に入力す
ると、テストクロック８個目で、テストモード信号抽出
回路12に上記信号がパラレル入力される。これにより、
アンド回路121の各入力端子へはオール“1"の信号が入
力され、ｄに示すように、８クロック目で論理“1"に変
化するテストモード信号１がアンド回路121より出力さ
れる。テストモード２の場合は、ｅに示す「01101100」
という信号（テストデータ２）が識別符号レジスタ11に
入力される。これにより、アンド回路122の各入力はオ
ール“1"となり、アンド回路122より、８個目のクロッ
クで論理“1"を呈するテストモード信号２が出力され
る。

このように本実施例では、識別符号レジスタ11のビッ
ト長が８ビットであり、７個のテストモードの数を表現
できる３ビットに比べ、テストデータのビット長を長く
できる。このため、テストデータの取り得る場合の数が
大きくなり、偶然にテストモードに侵入する確率は、従
来の7/8に比べ、7/2⁸となる。

第４図は第１図の実施例を一般的に表現した概念図で
ある。即ち、実線部が、それぞれテストモードの数に合
わせて、ビット長及び規模が最小になるように設定した
識別符号レジスタ11及びテストモード信号抽出回路12で
ある。この場合、偶然にテストモードに入る確率P_Tは、となる。

実線のビット長及び規模に、点線にて示すように、ｋ
ビットのレジスタセルを追加し、テストモード信号抽出
回路12の規模を拡げた場合、テストモード信号抽出回路
12は、ビットの信号を入力として、T_N個のテストモードのうち
の１つのモードを示すテストモード信号を出力する。こ
のテストモード信号は、実施例のように、そのテストモ
ードと一対一対応であっても良いし、１つのテストモー
ドに対し複数のテストモード信号がアクティブ（論理
“1"）になっても良い（モード信号１〜７で符号を構成
する）。

上記の場合、テストモードに偶然に入る確率は、となる。尚、ｋは１以上の整数値で、式の分母を別の
表現で書き替えると、『（l og₂（T_N＋１）＋１より小
さくない整数』ということができる。

式と式を比較すると、本提案の方がテストモード
に入る確率が1/2^kになっていることが分かる。

次に他の実施例を説明する。

第５図はこの発明に係るデバイステスト回路の他の実
施例を示す構成図であり、第６図は第５図の実施例にお
けるテストデータのフォーマットである。

第５図ににおいて、端子P₂₁はテストデータの入力端
子である。端子P₂₁からのテストデータは、第６図に示
すように、初期値符号と暗合鍵符号とから成り、初期値
符号にはモード識別符号が含まれている。初期値符号
は、乱数の初期値を示し、暗号鍵符号は、初期値符号を
基に発生する乱数列である。ここでは、例えばシフトレ
ジスタを所定の論理回路で巡回制御して構成されるPN符
号を使用している。

さて、端子P₂₁からのテストデータは、PN初期値符号
レジスタ21に保持される。PN初期値符号レジスタ21は、
初期値符号21aと、初期値符号中に設定されたいずれか
のデータから成るモード識別符号21bを分けて出力し、
初期値符号21aはPN符号発生ロジック22に供給され、モ
ード識別符号21bは退避レジスタ23に格納される。PN発
生符号ロジック22は、初期値符号21aを初期値としてPN
符号22aを発生する。このPN符号22aは、テストデータと
して入力される暗号鍵符号と同じであり、暗号鍵比較手
段24でテストデータ中の暗号鍵符号と比較される。

暗号鍵比較手段24の出力24aは、識別符号レジスタ25
に、該レジスタ25をゲート制御するように入力される。
即ち、信号24aは、PN符号発生ロジック22からのPN符号
と、テストデータ中の暗号鍵符号とが一致する場合に、
退避レジスタ23に保持した識別符号が識別符号レジスタ
25に移送されるように、識別符号レジスタ25を制御す
る。識別符号レジスタ25の出力は、第１図の実施例と同
等のテストモード信号抽出手段26に入力され、複数個の
テストモード信号が形成される。

尚、上記識別符号レジスタ25とテストモード信号抽出
手段26は、第１図の実施例のレジスタ11と回路12に相当
する。

上記構成のデバイステスト回路は、テストデータ中の
暗号鍵符号が、PN符号発生ロジック22からのPN符号と一
致しないときは、退避レジスタ23から識別符号レジスタ
25へ識別符号が送られない。従って、いずれのテストモ
ード信号も発生しないので、テストモードへ進入するこ
とができない。

上記実施例の場合におけるテストモードに進入する確
率を求める。

PN初期値符号長をn_P、テストモード識別符号長をn_Tと
すると、必要なテストモードの数T_Nとの間に、の関係をもたせる。

暗号鍵比較手段24で比較する暗号鍵の符号長をｋビッ
トすると、テストモードに進入する確率P_Tは、とすると、式はとなる。よって、と同じに、テストモードに進入する
確率は、1/2^kとなっていることが分かる。

次に、第５図の実施例に基づく具体的な実施例を説明
する。

第７図は上記乱数データを利用したテストモード回路
の具体的構成の一例を示す回路図である。

この具体回路では、PN初期値符号は９ビット（そのう
ちテストモード識別符号は３ビットを兼用）、暗号鍵符
号は55ビット、テストモード数は７としている。

端子P₂₂はテストデータの入力端子、端子P₂₃はテスト
クロック信号の入力端子であり、これら各端子からのテ
ストデータとテストクロック信号は、初期値符号レジス
タ31へシリアル入力される。この場合、D₉〜D₁ビットか
らなる初期値符号のうち、１番目と6,7番目のビットD₁,
D₆,D₇はテストモード識別符号を兼ねている。

PN符号発生ロジック32は、９ビットのシフトレジスタ
32_Aと、排他論理和回路32_Bによって構成され、シフトレ
ジスタ32_Aの初段出力ビットR₁と５番目の出力ビットR₅
とを排他論理和回路32_Aに入力し、その出力を終段（入
力側）出力ビットR₉に帰還する構成になっている。レジ
スタ32_Aは、端子P₂₅からのロードパルスLD₁によって初
期値符号レジスタ31からの初期値符号をパラレルに入力
する。PN符号発生ロジック32の出力であるPN符号32aは
７番目の出力ビットR₇を選択している。

一方、テストモード識別符号D₉,D₄及びD₃は、３ビッ
ト構成の退避レジスタ33にパラレル入力され、退避レジ
スタ33は端子P₂₆からのラッチパルスLP₁によって上記識
別符号を保持する。

暗号鍵比較手段34は排他論理和回路34₁,オア回路34₂,
レジスタ34₃,インバータ34₅,レジスタ34₆から構成され
ている。排他論理和回路34₁は、上記７番目の出力ビッ
トR7からのPN符号31aとテストデータを入力し、両入力
が一致していれば論理“0"、不一致ならば論理“1"を出
力する。オア回路34₂は、上記排他論理和回路34₁からの
出力とレジスタ34₃の出力34bとを入力し、そのオア論理
出力を上記レジスタ34₃に帰還している。このような帰
還回路は、１ビットでも不一致が検出されたら、それ以
降の出力34bを不一致を示す論理“1"の信号に保持する
回路である。また、レジスタ34₃は、端子P₂₀からの比較
開始パルスCSによって比較動作を開始し、テストクロッ
クのタイミングで出力動作するようになっている。これ
は初期値符号期間に出力34aを出力しないためである。
レジスタ34₃からの出力34bはインバータ34₅を介してレ
ジスタ34₆に入力される。レジスタ34₆は端子P₃₀より印
加されるラッチパルスLP₂によって出力34bを取込み、識
別符号レジスタ35へラッチパルス34aとして供給する。

尚、レジスタ34₆は、端子P₂₄からのテストクリヤ信号
によって、テスト開始のタイミングでクリヤ動作され
る。

識別符号レジスタ35は、上記退避レジスタ33と同じに
３ビット構成であって、上記出力34aによって退避レジ
スタ33に退避されたテストモード識別符号S₁〜S₃を取込
み、取込んだ識別符号Q₁〜Q₃をテストモード信号抽出回
路36に導入する。テストモード抽出回路36は、第１図の
回路と同様に、テストモードと一対一に対応してテスト
モード信号１〜７をそれぞれ論理“1"にする論理回路で
ある。

37は上記ラッチパルスLP₁,LP₂,比較開始パルスCS及び
ロードパルスLD₁を発生するタイミング信号発生回路で
ある。タイミング信号発生回路37は、テストクリア信号
とテストクロック信号を基準に上記のタイミング信号を
作成している。

尚、テストクロック信号は、レジスタ32_Aのクロック
信号になっている。この場合、端子P₂₃からのテストク
ロック信号をインバータ38を介してレジスタ32_Aに加え
ている。

上記タイミング信号発生回路37は、具体的に第８図に
示す構成になっている。

第８図において、レジスタF1〜F₇はリプルカウンタを
構成している。上記リップルカウンタはセレクタ39によ
ってカウントイネーブル，ディネーブルが制御される。
終段レジスタF₇の出力はレジスタF₈によって１クロック
期間保持され、ラッチパルスLP₂となる。このレジスタF
₈の出力で上記セレクタ39が切換制御される。インバー
タ40,アンド回路41,レジスタF₉,F₁₀及びナンド回路42
は、ロードパルスLD₁,ラッチパルスLP₁及び比較開始パ
ルスCSの発生タイミングを設定している。

第９図は上記タイミング信号発生回路37の動作を示す
タイミングチャートである。

第９図において、ａはテストクリヤー信号、ｂはリッ
プルカウンタ出力、ｃはテストクロック信号、ｄはアン
ド回路41の出力41a、ｅはレジスタF₉の出力9a、ｆはナ
ンドゲート42の出力（ラッチパルスLP₁,比較開始パルス
CS）、ｇはレジスタF₁₀の出力（ロードパルスLD₁）、ｈ
はレジスタF₇の出力7a、ｉはレジスタF₈の出力（ラッチ
パルスLP₂）をそれぞれ示す。

第10図はレジスタ32_Aの一例を示す回路図である。こ
れは、負のロードパルスが入力されたとき、パラレルデ
ータ入力がクロックの立上りで各レジスタセルに取込ま
れ、クロックによって、シリアル入力及びパラレル出力
される以上の構成によれば、９ビットの初期値符号がレジス
タ32_Aにロードされると、テストデータ中の暗号鍵符号
と同じPN符号32aがR₇ビットより出力され、この出力32a
とテストデータとが１ビット単位で比較される。そし
て、55ビット全てを比較して不一致が検出されないとき
は、ラッチパルス34aで識別符号レジスタ35をラッチ動
作させ、退避レジスタ33からのテストモード識別符号に
基づく符号Q₁〜Q₃をテストモード信号抽出手段36に供給
し、１ビットでも不一致が検出されると、テストモード
信号抽出手段36に退避レジスタ33に保持した符号信号は
供給されない。これによって、偶然にテストモードに進
入する確率の極めて小さいデバイステスト回路が実現さ
れる。

第11図は上記デバイステスト回路の詳細な動作説明図
であり、テストモード信号１を論理“1"にする場合のタ
イミングチャートを示している。

この図において、ａはテストクリヤ信号,bはテストデ
ータの一般形,cはテストクロック信号,dはテストデータ
１の一般形,eは具体的テストデータ1,fは７番目のビッ
トD₇から見たテストデータ,gはロードパルスLD₁,hはラ
ッチパルスLP₁,iは退避レジスタ33のビット出力S₃,jは
比較開始パルスCS,kはレジスタ34₃の出力34b,lはPN符号
出力,mはラッチパルスLP₂,nはラッチパルス34a,pは識別
レジスタ35の出力Q₃,qはテストモード信号１をそれぞれ
示す。

テストクリヤ信号ａは、テスト開始で負に転じる。こ
れに続き、先ず９ビットの初期値符号が初期値符号レジ
スタ31に順次入力される。テストテータ１の場合、テス
トモード識別符号はｄに示すように、１番目,6番目,7番
目のビットがそれぞれ“0",“0",“1"と決められてお
り、残りの初期値符号D₂〜D₅,D₈,D₉＝「101100」とする
と、テストデータ１における初期値符号は信号ｅのよう
になる。

上記のようなテストデータが初期値符号レジスタ31に
入ると、例えばビット出力D₇では、信号ｆにて示すよう
に、３つ目のクロックの立上りからｄと同様の信号が観
測される。退避レジスタ33へのラッチは、ラッチパルス
LP₁（信号ｈ参照）によって、９つ目のクロックのタイ
ミングで行われるので、信号ｆ中、P₁₅にて示した信号
が退避レジスタ33のビットS₃の信号として保持されるこ
とになる（信号ｉ参照）。また、この時、ロードパルス
LD₁（信号ｇ参照）も負に転じて、初期値符号区間の信
号が初期値符号レジスタ31からレジスタ32_Aに移され
る。これにより、信号ｌにて示すように、初期値符号区
間は不定で、暗号鍵符号区間からPN符号を示す信号がR₇
のビットから自然発生的に出力することになる。

レジスタ32_Aに所定のデータが保持されると、ｊに示
すように、９番目のクロックのタイミングで比較開始パ
ルスが負に転ずる。このときテストデータは、暗号鍵符
号に変わっているので、排他論理和回路34₁には、PN符
号出力32aと上記暗号鍵符号がテストクロックのタイミ
ングで順次入力され、比較される。

今、上記PN符号出力32aと暗号鍵符号が一致している
時は、排他論理和34₁の出力は、論理“0"であり、この
信号をラッチしたレジスタ34₃には、論理“0"の信号が
帰還される。また、PN符号出力32aと暗号鍵符号とが不
一致の時は、排他論理和34₁の出力は、論理“1"にな
り、この信号をラッチしたレジスタ34₃には、論理“1"
の信号が帰還される。この状態は、例えばテストクロッ
クが停止されるまで続く。従って、信号34bは、信号ｋ
にて示すように、55ビット全て一致の場合は、実線に示
すように、論理“0"の信号となり、途中で不一致が検出
されると、点線にて示すように、そのクロックより論理
“1"になる。

信号ｍにて示すように、64個目のクロックの終了でラ
ッチパルスLP₂が立上がる。この時、信号34bが論理“0"
である時は、インバータ34₅を介した論理“1"の信号
が、レジスタ34₆によってラッチされる。これによっ
て、信号ｎに示すように、ラッチパルスLP₂（32a）が論
理“1"の一致パルスを呈し、識別符号レジスタ35をラッ
チ動作させる。

これにより、退避レジスタ33からのビット出力S₃が識
別符号レジスタ35に移され、信号ｐに示すように、ビッ
ト出力Q₃が論理“1"になる。ビット出力Q₃が論理“1"の
ときは、テストモード信号抽出回路36はテストモード信
号１を論理“1"にする（信号ｑ参照）。

上記実施例でのテストモードに進入する確率P_Tは、
式でn_T＝3,T_N＝7,k＝55として、P_T＝7/2⁵⁸である。

同じ確率を第１図の実施例で実現しようとすると、識
別符号レジスタ11を58ビット構成とし、テストモード信
号抽出回路12も58ビットの演算処理を行う規模にしなけ
ればならない。これに対し、第７図の実施例では、レジ
スタの数は、タイミング信号発生回路37のレジスタを含
めて36個で済む。

また、暗号鍵符号を利用する実施例では、ｋの設定次
第で、ハード規模を増やすことなく進入確率を小さくす
ることができる。ｋの値はラッチパルスLP₂の発生タイ
ミングを調整することによって可変できる。これは暗号
鍵符号が長くなることで、テストモードへの進入をさら
に複雑にする。

一般に、IC内部情報として極めて高い機密性が要求さ
れるときは、第５図の実施例の方がハード規模に関して
有利である。

また、第５図（第７図）の実施例で、初期値符号中の
テストモード識別符号長n_Tをとした場合、n_Tをｌビット（ｌは１以上の整数）増やし
ても良い。この場合は、暗号鍵符号をテストデータとし
て入力しても、必ずしもテストモードに進入できなくす
ることができる。これによれば、テストモードに進入す
る確率は、1/2¹倍だけ小さくなる。

尚、第７図の実施例は、第12図ａに示すように、ICの
外部回路として設けても良いし、第12図ｂに示すよう
に、内蔵しても良い。

［発明の効果］以上説明したようにこの発明によれば、回路規模を複
雑化することなく、テストモードに容易に進入できなく
なり、ICの内部情報の秘匿性を高めることができる。

【図面の簡単な説明】

第１図はこの発明に係る集積回路のデバイステスト回路
の一実施例を示す構成図、第２図は第１図の実施例を詳
述する構成図、第３図は第１図の実施例の動作を示すタ
イミングチャート、第４図は第１図の実施例を要約した
概念図、第５図はこの発明の他の実施例を示すデバイス
テスト回路を示す構成図、第６図は第５図の実施例に用
いるテストデータを示すフォーマット、第７図は第５図
の実施例の具体例を示す回路図、第８図は第７図の実施
例に用いるタイミング信号発生回路の構成図、第９図は
第８図の回路のタイミングチャート、第10図は第７図の
実施例に用いるパラレル及びシリアル入力・パラレル出
力形のレジスタを示す構成図、第11図は第７図の実施例
の動作を示すタイミングチャート、第12図は第７図の実
施例の態様を説明する態様図、第13図は従来のデバイス
テスト回路を示す構成図、第14図は第13図の回路の動作
を概説するタイミングチャートである。 11……識別符号レジスタ、12……テストモード信号抽出
回路、21（31）……初期値符号レジスタ、22（32）……
PN信号発生ロシック、23（33）……退避レジスタ、24
（34）……暗号鍵比較手段、22a……PN符号出力、34a…
…ラッチパルス（比較結果）。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/28 - 31/3193 H01L 21/66 H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】テストモードを識別する識別符号を含む乱
数初期値符号および、これに続き前記乱数初期値符号に
基づいて自然発生する乱数符号と同一の暗号鍵符号とか
らなるテストデータが入力されるデータ入力手段と、前記識別符号を含む乱数初期値符号がセットされる初期
値符号レジスタと、この初期値符号レジスタからの前記識別符号だけを一旦
保持する退避レジスタと、この退避レジスタからの前記識別符号を記憶する識別符
号レジスタと、前記初期値符号レジスタからの前記乱数初期値符号に応
じて乱数を発生する乱数発生回路と、前記乱数発生回路からの乱数と前記データ入力手段から
の暗号鍵符号とを比較し、この比較結果に基づいて前記
退避レジスタの内容を前記識別符号レジスタにセットす
るか否かを決定する暗号鍵比較手段と、前記識別符号レジスタからの信号に応じて複数個のテス
トモード信号を出力する手段とを具備したことを特徴と
する集積回路のデバイステスト回路。
【請求項２】受信側に入力されたときに受信側の集積回
路のテストモードを識別する符号を含むテストデータを
送信し、前記テストデータは前記テストモードを識別する符号を
含む乱数初期値符号とこの乱数初期値符号に基づいて自
然発生する乱数符号と同一の暗号鍵符号とを有すること
を特徴とする集積回路のテストデータ送信方法。
【請求項３】受信側に入力されたときに受信側の集積回
路のテストモードを識別する符号を含むテストデータを
送信する集積回路のテストデータ送信装置において、前記テストモードを識別する符号を含む乱数初期値符号
を発生する乱数初期値符号発生手段と、前記乱数初期値符号に基づいて自然発生する乱数符号と
同一の暗号鍵符号を発生する暗号鍵符号発生手段とを有
することを特徴とする集積回路のテストデータ送信装
置。