JP2858754B2 - テジタル保護継電装置 - Google Patents
テジタル保護継電装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタルフィルタを用いたデジタル保護継電
装置に係り、特に、電力系統の状態を示す入力信号と点
検信号を電力系統信号の入力回路を介してデジタルフィ
ルタに入力することにより、電力系統信号の入力回路ま
たはデジタルフィルタの動作を点検するようにしたデジ
タル保護継電装置に関する。
装置に係り、特に、電力系統の状態を示す入力信号と点
検信号を電力系統信号の入力回路を介してデジタルフィ
ルタに入力することにより、電力系統信号の入力回路ま
たはデジタルフィルタの動作を点検するようにしたデジ
タル保護継電装置に関する。
従来、デジタル保護継電装置は電気学会雑誌,105巻,1
2号,12頁（昭60），特開昭61−227628,日立評論Vol.61
No.11（1979−11）及び特公昭62−49809において論じら
れているように、入力フィルタはRCアクティブフィルタ
で構成され、フィルタリング後にサンプルホールド（以
下、略してS/Hと称す）し、A/D変換し保護リレー演算を
行っている。このため、フィルタの前段から高調波信号
を常時印加することにより、アナログ回路の点検・監視
を行っていた。また、高精度を既知電圧をS/Hから印加
し、A/D変換の精度のチェックを行っていた。
2号,12頁（昭60），特開昭61−227628,日立評論Vol.61
No.11（1979−11）及び特公昭62−49809において論じら
れているように、入力フィルタはRCアクティブフィルタ
で構成され、フィルタリング後にサンプルホールド（以
下、略してS/Hと称す）し、A/D変換し保護リレー演算を
行っている。このため、フィルタの前段から高調波信号
を常時印加することにより、アナログ回路の点検・監視
を行っていた。また、高精度を既知電圧をS/Hから印加
し、A/D変換の精度のチェックを行っていた。
上記従来技術では、入力フィルタとしてRCアクティブ
フィルタを使用していた為、RCアクティブフィルタがフ
ィルタを構成する素子の初期値偏差により、複数のフィ
ルタの特性のバラツキが生じてしまっていた。また、素
子の温度特性及び経年変化により特性劣化が生じること
により、アナログ回路はデジタル回路に比べ信頼性が低
かった。このため、上記したような、高調波監視,A/D精
度監視等の多くの点検・監視機能を付加させる必要があ
った。
フィルタを使用していた為、RCアクティブフィルタがフ
ィルタを構成する素子の初期値偏差により、複数のフィ
ルタの特性のバラツキが生じてしまっていた。また、素
子の温度特性及び経年変化により特性劣化が生じること
により、アナログ回路はデジタル回路に比べ信頼性が低
かった。このため、上記したような、高調波監視,A/D精
度監視等の多くの点検・監視機能を付加させる必要があ
った。
従って、点検・監視用の付加回路が必要となるため回
路規模が大きくなり、小形化できない問題があった。さ
らには、アナログ回路の調整・点検作業が必要となるた
めメンテナンスフリー化が達成できず、信頼度を高める
ことは困難であった。
路規模が大きくなり、小形化できない問題があった。さ
らには、アナログ回路の調整・点検作業が必要となるた
めメンテナンスフリー化が達成できず、信頼度を高める
ことは困難であった。
本発明の目的は、上記従来技術の欠点を克服し、デジ
タルフィルタを使用した保護継電装置について、その入
力回路の点検・監視を容易にすると共に、デジタルフィ
ルタの保守・点検を可能にして、信頼度を大幅に向上さ
せたデジタル保護継電装置を提供することにある。
タルフィルタを使用した保護継電装置について、その入
力回路の点検・監視を容易にすると共に、デジタルフィ
ルタの保守・点検を可能にして、信頼度を大幅に向上さ
せたデジタル保護継電装置を提供することにある。
上記目的を達成するために、本発明は電力系統の状態
を示す信号を入力する電力系統状態信号入力手段と、電
力系統状態信号をデジタルフィルタのサンプリングタイ
ミング毎に取り込み、所定のプログラムおよびフィルタ
係数に応じたデジタルフィルタ演算を行うデジタルフィ
ルタと、デジタルフィルタからの信号を用いて電力系統
の状態を検出するデジタル保護継電装置において、サン
プリングタイミング毎に基準電圧信号をデジタルフィル
タに入力する基準電圧信号入力手段と、サンプリングタ
イミング毎に基準電圧信号を所定のプログラムと同一の
プログラムにてデジタルフィルタ演算した出力値を検出
することにより、電力系統信号入力手段またはデジタル
フィルタの動作状態を監視する動作監視手段と、動作監
視手段により電力系統信号入力手段またはデジタルフィ
ルタの動作状態が異常と判定された場合は、異常信号を
出力する異常信号出力手段とを備えたようにしたもので
ある。
を示す信号を入力する電力系統状態信号入力手段と、電
力系統状態信号をデジタルフィルタのサンプリングタイ
ミング毎に取り込み、所定のプログラムおよびフィルタ
係数に応じたデジタルフィルタ演算を行うデジタルフィ
ルタと、デジタルフィルタからの信号を用いて電力系統
の状態を検出するデジタル保護継電装置において、サン
プリングタイミング毎に基準電圧信号をデジタルフィル
タに入力する基準電圧信号入力手段と、サンプリングタ
イミング毎に基準電圧信号を所定のプログラムと同一の
プログラムにてデジタルフィルタ演算した出力値を検出
することにより、電力系統信号入力手段またはデジタル
フィルタの動作状態を監視する動作監視手段と、動作監
視手段により電力系統信号入力手段またはデジタルフィ
ルタの動作状態が異常と判定された場合は、異常信号を
出力する異常信号出力手段とを備えたようにしたもので
ある。
本発明のデジタル保護継電装置によれば、点検用の基
準電圧信号をデジタルフィルタのサンプリング周期ごと
に電力系統信号入力手段と、デジタルフィルタに入力す
ることにより、入力回路の点検・監視、またデジタルフ
ィルタの保守・点検を高速に行うことが可能になる。
準電圧信号をデジタルフィルタのサンプリング周期ごと
に電力系統信号入力手段と、デジタルフィルタに入力す
ることにより、入力回路の点検・監視、またデジタルフ
ィルタの保守・点検を高速に行うことが可能になる。
以下、本発明の実施例を図面を用いて説明する。第１
図は本発明を適用するデジタル保護リレー装置、特に、
アナログ入力部のブロック構成を示す。
図は本発明を適用するデジタル保護リレー装置、特に、
アナログ入力部のブロック構成を示す。
第１図において、デジタル保護リレー装置はサンプリ
ング周波数の1/2以上の信号成分を除去するための折返
し誤差防止フィルタ1A,1B及び1N、基準電圧Vrefを供給
する基準電圧源２、マルチプレクサ３、サンプルホール
ド回路４、アナログ／デジタル変換器５、バッファRAM
6、デジタル信号処理プロセッサ（DSP）７、DSPの演算
処理部及びデータの入出力を制御するプログラムを記憶
したインスラクション用のプログラムROM（Read Only M
emory）８、内部バス９、双方向からアクセス可能なデ
ュアルポートメモリ10、インタフェース回路11、標準化
バス（VMEバス,Multiバスなど）12を有する。また、第
１図において、inA,inB及びinNは、電力系統からの電圧
及び電流情報信号である。Vrefは基準信号であり、直流
信号あるいは交流信号である。
ング周波数の1/2以上の信号成分を除去するための折返
し誤差防止フィルタ1A,1B及び1N、基準電圧Vrefを供給
する基準電圧源２、マルチプレクサ３、サンプルホール
ド回路４、アナログ／デジタル変換器５、バッファRAM
6、デジタル信号処理プロセッサ（DSP）７、DSPの演算
処理部及びデータの入出力を制御するプログラムを記憶
したインスラクション用のプログラムROM（Read Only M
emory）８、内部バス９、双方向からアクセス可能なデ
ュアルポートメモリ10、インタフェース回路11、標準化
バス（VMEバス,Multiバスなど）12を有する。また、第
１図において、inA,inB及びinNは、電力系統からの電圧
及び電流情報信号である。Vrefは基準信号であり、直流
信号あるいは交流信号である。
次に第１図の７に示したDSPについてその概要を説明
する。第２図にはDSPのブロック構成を示す。第２図に
おいてDSPは、外部メモリのアドレス指定を行うアドレ
スレジスタ21、データレジスタ22、データRAM23、ｎビ
ット×ｎビットの高速並列乗算器24を備える。この高速
並列乗算器は、前記乗算器への入力データinX及びinYを
１インストラクションサイクルの間に乗算し、結果outZ
を出力するものである。また、DSPの演算処理及びデー
タの入出力を制御するプログラムを記憶したインストラ
クション用ROM25、外部との制御信号a,b及びｃなど割込
み等をコントロールする制御回路26、ALU（Arithmetic
Logic Unit）27、加減算等を行う演算部であり、アキュ
ムレータ28、DSPの内部バス（データバス，アドレスバ
ス）29を備える。
する。第２図にはDSPのブロック構成を示す。第２図に
おいてDSPは、外部メモリのアドレス指定を行うアドレ
スレジスタ21、データレジスタ22、データRAM23、ｎビ
ット×ｎビットの高速並列乗算器24を備える。この高速
並列乗算器は、前記乗算器への入力データinX及びinYを
１インストラクションサイクルの間に乗算し、結果outZ
を出力するものである。また、DSPの演算処理及びデー
タの入出力を制御するプログラムを記憶したインストラ
クション用ROM25、外部との制御信号a,b及びｃなど割込
み等をコントロールする制御回路26、ALU（Arithmetic
Logic Unit）27、加減算等を行う演算部であり、アキュ
ムレータ28、DSPの内部バス（データバス，アドレスバ
ス）29を備える。
尚、前記インストラクション用ROM8及び25は、どちら
か一方のみを有する構成としても良い。
か一方のみを有する構成としても良い。
DSPの特徴としては、先にも述べたが、１インストラ
クションサイクルの間に積和演算が可能であること、さ
らには、パイプライン処理が可能であることなどによ
り、固定及び浮動小数点データの高速な数直演算が実現
できることである。
クションサイクルの間に積和演算が可能であること、さ
らには、パイプライン処理が可能であることなどによ
り、固定及び浮動小数点データの高速な数直演算が実現
できることである。
以上より、DSPを用いると固定及び浮動小数点データ
の積和演算を高速に繰返すデジタルフィルタが実現でき
る。
の積和演算を高速に繰返すデジタルフィルタが実現でき
る。
第３図には、デジタルフィルタの演算ブロック構成を
示す。図において、（ａ）はIIR形（Infinite−extent
Impulse Response）フィルタ、（ｂ）はFIR形（Finite
−xetent Impulse Response）フィルタである。
示す。図において、（ａ）はIIR形（Infinite−extent
Impulse Response）フィルタ、（ｂ）はFIR形（Finite
−xetent Impulse Response）フィルタである。
（ａ）において、Xnは入力信号、演算ブロック31はゲ
イン係数Ｈ、演算ブロック32,33,34及び35はフィルタ係
数B1,B2,A1及びA2をそれぞれ乗算する乗算部である。演
算ブロック36は信号Wnをサンプリング周期Ｔの一時刻分
遅延させる遅延部、演算ブロック37は、信号Wn-1をサン
プリング周期Ｔの一時刻分遅延させる遅延部、演算ブロ
ック38,39,310及び311は加算部、Ynはフィルタの出力信
号である。
イン係数Ｈ、演算ブロック32,33,34及び35はフィルタ係
数B1,B2,A1及びA2をそれぞれ乗算する乗算部である。演
算ブロック36は信号Wnをサンプリング周期Ｔの一時刻分
遅延させる遅延部、演算ブロック37は、信号Wn-1をサン
プリング周期Ｔの一時刻分遅延させる遅延部、演算ブロ
ック38,39,310及び311は加算部、Ynはフィルタの出力信
号である。
（ｂ）において、Ｘ′ｎは入力信号、演算ブロック31
2はＸ′ｎを一時刻遅延させる遅延部、演算ブロック313
はＸ′n-1を一時刻遅延させる遅延部、演算ブロック31
4,315及び316はフィルタ係数Ａ′0,A′１及びＡ′２を
乗算する乗算部、演算ブロック317及び318は加算部、
Ｙ′ｎはフィルタ出力である。
2はＸ′ｎを一時刻遅延させる遅延部、演算ブロック313
はＸ′n-1を一時刻遅延させる遅延部、演算ブロック31
4,315及び316はフィルタ係数Ａ′0,A′１及びＡ′２を
乗算する乗算部、演算ブロック317及び318は加算部、
Ｙ′ｎはフィルタ出力である。
次に、デジタルフィルタの演算について述べる。第３
図の（ａ）に示したIIR形のデジタルフィルタは以下に
示す演算を行う。
図の（ａ）に示したIIR形のデジタルフィルタは以下に
示す演算を行う。
Wn＝Ｈ・Xn＋B1・Wn-1＋B2・Wn-2 …（１） Yn＝Wn＋A1・Wn-1＋A2・Wn-2 …（２） H:ゲイン係数 A1,A2,B1,B2:フィルタ係数 Xn:入力データ Yn:出力データ Wn-1:Wnの一時刻遅延データ Wn-2:Wnの二時刻遅延データ 第３図（ｂ）に示したFIR形のデジタルフィルタは以
下に示す演算を行う。
下に示す演算を行う。
Ｙ′ｎ＝A0・Ｘ′ｎ＋A1・Ｘ′n-1＋A2・Ｘ′n-2 …（３） Ａ′0,A′1,A′2:フィルタ係数 Ｘ′n-1:X′ｎの一時刻遅延データ Ｘ′n-2:X′ｎの二時刻遅延データ Ｘ′n:入力データ Ｘ′n:出力データ IIR形及びFIR形のデジタルフィルタはDSPにてソフト
ウェアでプログラミングすることで容易に実現できる。
従って、タイプの異なるフィルタ及び次数の異なるフィ
ルタをソフトウェアで任意に構成できることは言うまで
もないことである。
ウェアでプログラミングすることで容易に実現できる。
従って、タイプの異なるフィルタ及び次数の異なるフィ
ルタをソフトウェアで任意に構成できることは言うまで
もないことである。
また、IIR形を例にとってみると、同一の構成で、ロ
ーパスフィルタ，バンドパスフィルタ，ハイパスフィル
タ，ノッチフィルタ，ローパスノッチフィルタ，ハイパ
スノッチフィルタ及びオールパスフィルタが実現でき
る。以下に上記フィルタの伝達関数を示す式をいくつか
例示する。
ーパスフィルタ，バンドパスフィルタ，ハイパスフィル
タ，ノッチフィルタ，ローパスノッチフィルタ，ハイパ
スノッチフィルタ及びオールパスフィルタが実現でき
る。以下に上記フィルタの伝達関数を示す式をいくつか
例示する。
尚、ここで２次のフィルタの伝達関数の一般式は、 で表されるものである。
（ローパスフィルタ） ここで、A0＝0,A1＝2,A2＝１とする。
（バンドパスフィルタ） ここで、A0＝0,A1＝2,A2＝−１とする。
（ハイパスフィルタ） ここで、A0＝1,A1＝−2,A2＝１とする。
（ノッチフィルタ） ここで、A0＝1,A1＝−γ,A2＝１ 第４図には、各種フィルタの周波数特性の概略を示
す。
す。
（ａ）ローパスフィルタ （ｂ）バンドパスフィルタ （ｃ）ハイパスフィルタ （ｄ）ノッチフィルタ （ｅ）ローパスノッチフィルタ （ｆ）ハイパスノッチフィルタ （ｇ）オールパスフィルタ 以上より、デジタルフィルタは係数であるA1,A2,B1及
びB2を変更することにより、演算処理は同一で、タイプ
の異なるフィルタが容易に変更できるものである。
びB2を変更することにより、演算処理は同一で、タイプ
の異なるフィルタが容易に変更できるものである。
次に、本発明の実施例の動作について説明する。
第５図は、実施例の動作を説明するためのフローチャ
ートである。以下、第１図のブロック構成図及び第５図
のフローチャートを用いて説明する。
ートである。以下、第１図のブロック構成図及び第５図
のフローチャートを用いて説明する。
まず、データ入力について説明する。
第１図の折返し誤差防止フィルタ1A,1B及び1Nには、
電力系統の電圧，電流をPT・CT（変圧器・変流器）を介
した信号inA,inB及びinNを入力する。折返し誤差防止フ
ィルタ1A,1B及び1Nにはサンプリングによる折返し誤差
を防止すると共に、入力バッファとして動作し、電力系
統の電圧，電流信号をマルチプレクサ３に入力する。こ
れらの動作と同様に基準電圧源２から基準電圧Vrefをマ
ルチプレクサに入力する。基準電圧は直流及び交流信号
のどちらでもよい。
電力系統の電圧，電流をPT・CT（変圧器・変流器）を介
した信号inA,inB及びinNを入力する。折返し誤差防止フ
ィルタ1A,1B及び1Nにはサンプリングによる折返し誤差
を防止すると共に、入力バッファとして動作し、電力系
統の電圧，電流信号をマルチプレクサ３に入力する。こ
れらの動作と同様に基準電圧源２から基準電圧Vrefをマ
ルチプレクサに入力する。基準電圧は直流及び交流信号
のどちらでもよい。
MPX3は複数の入力を周期的に順次切換え、入力をS/H
回路４に入力する。S/H回路は、A/Dの変換精度を高精度
するために、A/D変換の間アナログの入力データを保持
する。A/D変換器５はサンプルホールドされたアナログ
信号をデジタル信号に変換し、バッファRAM6に入力す
る。
回路４に入力する。S/H回路は、A/Dの変換精度を高精度
するために、A/D変換の間アナログの入力データを保持
する。A/D変換器５はサンプルホールドされたアナログ
信号をデジタル信号に変換し、バッファRAM6に入力す
る。
DSP7は、インストラクション用ROM8に記憶したDSPの
演算処理及びデータの入出力を制御するプログラムに基
づき、バッファRAM6に記憶した入力データを入力し、演
算を行う。
演算処理及びデータの入出力を制御するプログラムに基
づき、バッファRAM6に記憶した入力データを入力し、演
算を行う。
次に、第５図を用いてDSPの処理について説明する。
第５図において、ブロック51はイニシャル処理を行う。
DSP内部RAM23をクリアしイニシャルデータとして、デジ
タルフィルタ係数をDSP内部のRAM23に入力する。この場
合、第１図に示したinA,inB及びinNと、Vrefのフィルタ
処理を行うためのフィルタ係数は異なるものであり、こ
れら係数はイニシャル時にDSP内部のRAM23に入力してお
く。第６図はDSP内部RAM23のメモリマップを示す。
第５図において、ブロック51はイニシャル処理を行う。
DSP内部RAM23をクリアしイニシャルデータとして、デジ
タルフィルタ係数をDSP内部のRAM23に入力する。この場
合、第１図に示したinA,inB及びinNと、Vrefのフィルタ
処理を行うためのフィルタ係数は異なるものであり、こ
れら係数はイニシャル時にDSP内部のRAM23に入力してお
く。第６図はDSP内部RAM23のメモリマップを示す。
第６図に示すように、Ach〜Nch用のフィルタ係数はＢ
番地及びVref ch用のフィルタ係数はＣ番地からそれぞ
れ記憶しておく。第５図のブロック52は、フィルタ演算
を入力データに同期させるブロックである。
番地及びVref ch用のフィルタ係数はＣ番地からそれぞ
れ記憶しておく。第５図のブロック52は、フィルタ演算
を入力データに同期させるブロックである。
第５図のブロック53では、先にも述べたがDSP外部の
メモリからDSP内部RAM23へ入力データを転送するデータ
入力部である。入力データは、第６図のＡ番地から入力
データ数記憶する。
メモリからDSP内部RAM23へ入力データを転送するデータ
入力部である。入力データは、第６図のＡ番地から入力
データ数記憶する。
第５図のブロック54では、先に示した（１），（２）
及び（３）式のデジタルフィルタ演算を行うブロックで
ある。このブロックでは、Ach〜Nch、すなわち、入力in
A〜inNの電力系統からの信号について、第６図のＢ番地
から記憶したフィルタ係数を用いてフィルタ演算を行
う。
及び（３）式のデジタルフィルタ演算を行うブロックで
ある。このブロックでは、Ach〜Nch、すなわち、入力in
A〜inNの電力系統からの信号について、第６図のＢ番地
から記憶したフィルタ係数を用いてフィルタ演算を行
う。
第５図のブロック55では、基準信号Vrefについて第５
図のブロック54と全く同様のデジタルフィルタ演算を行
うブロックである。但し、このブロック55では、フィル
タの係数を第６図のＣ番地から記憶したものを用いて演
算するものである。すなわち、演算処理アルゴリズム及
び演算処理プログラムは全く同一で係数のみを変更して
行う。第６図のＥ番地及びＦ番地から示したデータは、
Ach〜Nch及びVref chのデジタルフィルタ演算の途中の
データ（先に示したWn-1及びWn-2）である。
図のブロック54と全く同様のデジタルフィルタ演算を行
うブロックである。但し、このブロック55では、フィル
タの係数を第６図のＣ番地から記憶したものを用いて演
算するものである。すなわち、演算処理アルゴリズム及
び演算処理プログラムは全く同一で係数のみを変更して
行う。第６図のＥ番地及びＦ番地から示したデータは、
Ach〜Nch及びVref chのデジタルフィルタ演算の途中の
データ（先に示したWn-1及びWn-2）である。
第５図のブロック56は、Vref chのデジタルフィルタ
演算の結果が、許容値ε以上か否かを判定するブロック
である。すなわち、εより小ならば、58に示すようにデ
ータを出力し、入力待ちとし、ε以上ならば、入力回路
に異常があると判断し、ブロック57でｎ回連続したかど
うか再度確認する。ここで、確認した結果、ｎ回連続し
たならば、入力回路が故障した可能性があると判断し、
ブロック59でリレー出力をロックし、誤動作しないよう
にする。さらには、ブロック510で入力回路の“故障”
表示を行う。以上のようにして、入力回路の点検をデジ
タルフィルタの各サンプリングごと行うことができる。
演算の結果が、許容値ε以上か否かを判定するブロック
である。すなわち、εより小ならば、58に示すようにデ
ータを出力し、入力待ちとし、ε以上ならば、入力回路
に異常があると判断し、ブロック57でｎ回連続したかど
うか再度確認する。ここで、確認した結果、ｎ回連続し
たならば、入力回路が故障した可能性があると判断し、
ブロック59でリレー出力をロックし、誤動作しないよう
にする。さらには、ブロック510で入力回路の“故障”
表示を行う。以上のようにして、入力回路の点検をデジ
タルフィルタの各サンプリングごと行うことができる。
以上が本発明の処理概要であるが、さらに本発明の処
理タイミング例及びデジタルフィルタの入出力波形例を
用いて詳細に説明する。
理タイミング例及びデジタルフィルタの入出力波形例を
用いて詳細に説明する。
第７図は、処理タイミング波形例である。第７図にお
いて、まず、（ａ）に示すS/H指令によりS/Hし、その後
（ｂ）に示すA/D変換指令によりA/D変換し、このデータ
を（ｃ）に示すバッファRAM6に記憶する。全入力データ
及びVref信号が全てA/D変換し、バッファRAMに記憶した
ならば、DSPを起動させるための、（ｄ）に示した割込
み信号をDSPに入力する。この割込み信号を受け、DSPは
（ｅ）に示すように、バッファRAMに記憶した入力デー
タをDSP内部のRAM23に入力する。入力後、DSPは、各入
力信号及び基準信号Vrefに対し、同一のデジタルフィル
タ演算を行う。Ach〜Nchのデジタルフィルタの係数は同
じであるが、Vref chについては、係数のみを変更して
デジタルフィルタ演算を行う。
いて、まず、（ａ）に示すS/H指令によりS/Hし、その後
（ｂ）に示すA/D変換指令によりA/D変換し、このデータ
を（ｃ）に示すバッファRAM6に記憶する。全入力データ
及びVref信号が全てA/D変換し、バッファRAMに記憶した
ならば、DSPを起動させるための、（ｄ）に示した割込
み信号をDSPに入力する。この割込み信号を受け、DSPは
（ｅ）に示すように、バッファRAMに記憶した入力デー
タをDSP内部のRAM23に入力する。入力後、DSPは、各入
力信号及び基準信号Vrefに対し、同一のデジタルフィル
タ演算を行う。Ach〜Nchのデジタルフィルタの係数は同
じであるが、Vref chについては、係数のみを変更して
デジタルフィルタ演算を行う。
ディジタルフィルタ演算後、DSPはVref chの演算結果
を用いて、異常の検出を行い、正常ならデジタル演算結
果、異常であるならば故障情報をそれぞれデータ出力す
る。これら一連の動作を周期Ｔごと繰返す。この周期Ｔ
はデジタルフィルタのサンプリング周期である。
を用いて、異常の検出を行い、正常ならデジタル演算結
果、異常であるならば故障情報をそれぞれデータ出力す
る。これら一連の動作を周期Ｔごと繰返す。この周期Ｔ
はデジタルフィルタのサンプリング周期である。
ここで、第８図に示すような基準信号Vrefを直流電圧
とした場合のデジタルフィルタの入出力波形例を用い、
具体的に説明する。
とした場合のデジタルフィルタの入出力波形例を用い、
具体的に説明する。
第８図において、（ａ）は基準信号Vrefであり、
（ｂ）は割込み信号である。（ｃ）は点検のため動作さ
せるデジタルフィルタをローパスフィルタ（LPF）とし
た場合の出力例である。LPFは、リセット後デジタルフ
ィルタ演算は、入力Vrefのステップ応答となるが、その
後は、ゲインが１の場合入力Vrefと一致した大きさの出
力となる。直流成分はそのまま通過させる。
（ｂ）は割込み信号である。（ｃ）は点検のため動作さ
せるデジタルフィルタをローパスフィルタ（LPF）とし
た場合の出力例である。LPFは、リセット後デジタルフ
ィルタ演算は、入力Vrefのステップ応答となるが、その
後は、ゲインが１の場合入力Vrefと一致した大きさの出
力となる。直流成分はそのまま通過させる。
すなわち、入力回路が正常動作し、フィルタ演算が正
常に行われていれば、LPFの出力はVrefと同じ大きさと
なる。このように、LPFの出力の大きさを毎サンプリン
グ周期毎、基準電圧値Vrefと比較しその結果が、許容値
ε以上か否かを判定することにより、入力回路（デジタ
ルフィルタを含む）の異常点検を容易に行うことができ
る。また、この点検周期は、デジタルフィルタのサンプ
リング周期Ｔと同じであることから、従来にない、高速
な異常点検ができる。
常に行われていれば、LPFの出力はVrefと同じ大きさと
なる。このように、LPFの出力の大きさを毎サンプリン
グ周期毎、基準電圧値Vrefと比較しその結果が、許容値
ε以上か否かを判定することにより、入力回路（デジタ
ルフィルタを含む）の異常点検を容易に行うことができ
る。また、この点検周期は、デジタルフィルタのサンプ
リング周期Ｔと同じであることから、従来にない、高速
な異常点検ができる。
尚、図中のT0は、デジタルフィルタの過渡応答の遅れ
により本発明を適用できない無効時間を示すものであ
る。
により本発明を適用できない無効時間を示すものであ
る。
第８図の（ｄ）は、点検のため動作させるデジタルフ
ィルタをバンドパスフィルタ（BPF）とした場合の出力
例である。BPFもLPFと同様にリセット後、入力Vrefのス
テップ応答となる。
ィルタをバンドパスフィルタ（BPF）とした場合の出力
例である。BPFもLPFと同様にリセット後、入力Vrefのス
テップ応答となる。
その後は、BPFの特性で直流分は阻止するため、正常
動作時は出力が０となる。従って、BPF出力が許容値ε
と比較することにより、入力回路及びデジタルフィルタ
の異常点検を行うことができる。また、点検のためのフ
ィルタはLPF及びBPFのみならず、先に述べたノッチ，ハ
イパス，ローパスノッチ，ハイパスノッチなど、フィル
タ係数のみを変更して実現できるものであれば適用でき
ることは明らかである。また、LPF＋BPFのような組合せ
でも適用できる。
動作時は出力が０となる。従って、BPF出力が許容値ε
と比較することにより、入力回路及びデジタルフィルタ
の異常点検を行うことができる。また、点検のためのフ
ィルタはLPF及びBPFのみならず、先に述べたノッチ，ハ
イパス，ローパスノッチ，ハイパスノッチなど、フィル
タ係数のみを変更して実現できるものであれば適用でき
ることは明らかである。また、LPF＋BPFのような組合せ
でも適用できる。
次に、第９図に示すように、基準信号を正弦波信号と
した場合について説明する。第９図において（ａ）は基
準信号Vrefであり、（ｂ）はデジタルフィルタ（LPF）
の出力例である。基準信号の周波数をLPFの減衰域とな
るように高くしたものを印加する。このことにより、LP
Fは、正常に動作している場合、図に示したように、出
力振幅が許容値εより小さくなる。従って、この出力振
幅を監視することにより、異常検出を行うことができ
る。
した場合について説明する。第９図において（ａ）は基
準信号Vrefであり、（ｂ）はデジタルフィルタ（LPF）
の出力例である。基準信号の周波数をLPFの減衰域とな
るように高くしたものを印加する。このことにより、LP
Fは、正常に動作している場合、図に示したように、出
力振幅が許容値εより小さくなる。従って、この出力振
幅を監視することにより、異常検出を行うことができ
る。
第10図は、基準信号の周波数をデジタルフィルタの通
過域とした場合の入出力波形例である。
過域とした場合の入出力波形例である。
第10図において、（ａ）は基準信号Vref、（ｂ）はフ
ィルタ出力波形例、（ｃ）はフィルタ出力を全波整流し
た波形例、（ｄ）は（ｃ）にて求めた全波整流波形の絶
対値波形例である。すなわち、入力回路及びデジタルフ
ィルタ演算が正常に行われているならば、図に示したよ
うに、絶対値は既知データVnとなり、振幅も許容値ε以
内となる。従って、次式により異常検出が可能である。
ィルタ出力波形例、（ｃ）はフィルタ出力を全波整流し
た波形例、（ｄ）は（ｃ）にて求めた全波整流波形の絶
対値波形例である。すなわち、入力回路及びデジタルフ
ィルタ演算が正常に行われているならば、図に示したよ
うに、絶対値は既知データVnとなり、振幅も許容値ε以
内となる。従って、次式により異常検出が可能である。
|V0−Vn|≧ε …（９） ≧εならば異常 ＜εならば正常 いままで述べた実施例は、第１図に示したMPX,S/H,A/
D,バッファメモリ及びデジタルフィルタ演算の異常検出
についてである。次は、上記のほか第１図に示した。DS
P、ROM、RAM及びINFについて、異常検出を行う例につい
て説明する。
D,バッファメモリ及びデジタルフィルタ演算の異常検出
についてである。次は、上記のほか第１図に示した。DS
P、ROM、RAM及びINFについて、異常検出を行う例につい
て説明する。
第11図は第２の実施例を示すブロック構成図である。
第11図において、ａにて示すブロックは、第１図にて示
したブロックと同様である。ブロックｂはブロックａ全
体の点検を行う。ブロックｂにおいて、汎用CPU13、CPU
用のインストラションRAM14、内部バス15、データRAM1
6、インタフェース回路17を有する。
第11図において、ａにて示すブロックは、第１図にて示
したブロックと同様である。ブロックｂはブロックａ全
体の点検を行う。ブロックｂにおいて、汎用CPU13、CPU
用のインストラションRAM14、内部バス15、データRAM1
6、インタフェース回路17を有する。
このように、標準化バスを用いているので、ブロック
（プリント基板）ｂのようなものは容易に接続，拡張が
可能である。
（プリント基板）ｂのようなものは容易に接続，拡張が
可能である。
次に、第２の実施例の動作について説明する。
第12図は、第11図の動作を説明するための処理タイミ
ング例である。第12図において、（ａ）はS/H指令信
号、（ｂ）はA/D指令信号、（ｃ）はバッファRAM、
（ｄ）はDSPに起動をかける割込み信号、（ｅ）はDSPの
処理内容、（ｆ）は第11図の13にて示したCPUの処理内
容をそれぞれ示す。第12図は第１の実施例で説明した第
７図と（ａ），（ｂ），（ｃ）及び（ｄ）は同様であ
る。
ング例である。第12図において、（ａ）はS/H指令信
号、（ｂ）はA/D指令信号、（ｃ）はバッファRAM、
（ｄ）はDSPに起動をかける割込み信号、（ｅ）はDSPの
処理内容、（ｆ）は第11図の13にて示したCPUの処理内
容をそれぞれ示す。第12図は第１の実施例で説明した第
７図と（ａ），（ｂ），（ｃ）及び（ｄ）は同様であ
る。
DSPはまずＡ〜Ｎ及びVrefを入力し、次にＡ〜Ｎ及びV
refの入力データについてデジタルフィルタ演算を行
う。この場合、Ａ〜ＮとVrefとはフィルタ係数が異な
る。デジタルフィルタ演算終了後、演算結果を出力す
る。
refの入力データについてデジタルフィルタ演算を行
う。この場合、Ａ〜ＮとVrefとはフィルタ係数が異な
る。デジタルフィルタ演算終了後、演算結果を出力す
る。
CPUは、DSPによるデジタルフィルタ演算結果を、標準
化バスを介して取込む。データ入力後、異常検出演算を
行う。異常検出演算は、第１の実施例で説明した方法と
同様である。
化バスを介して取込む。データ入力後、異常検出演算を
行う。異常検出演算は、第１の実施例で説明した方法と
同様である。
第13図は、第２の実施例の処理フローチャートであ
る。第13図において、ブロック71はイニシャル処理、ブ
ロック72は同期化処理、ブロック73はデータ入力処理、
ブロック74はＡ〜Nchのデジタルフィルタ演算、ブロッ
ク75はVref chのデジタルフィルタ演算、ブロック76は
データ出力処理を行う。ここまでDSPにおいて処理し、
以降はCPUにて行う。ブロック77は、データ入力処理ブ
ロック78は異常判定処理、ブロック79は確認処理、ブロ
ック710はリレー出力ブロック処理、ブロック711は故障
情報出力処理をそれぞれ行う。第13図の各ブロックの処
理は、第５図にて示した処理と同様であるため詳細な説
明は省略する。
る。第13図において、ブロック71はイニシャル処理、ブ
ロック72は同期化処理、ブロック73はデータ入力処理、
ブロック74はＡ〜Nchのデジタルフィルタ演算、ブロッ
ク75はVref chのデジタルフィルタ演算、ブロック76は
データ出力処理を行う。ここまでDSPにおいて処理し、
以降はCPUにて行う。ブロック77は、データ入力処理ブ
ロック78は異常判定処理、ブロック79は確認処理、ブロ
ック710はリレー出力ブロック処理、ブロック711は故障
情報出力処理をそれぞれ行う。第13図の各ブロックの処
理は、第５図にて示した処理と同様であるため詳細な説
明は省略する。
このように第13図にて示した第２の実施例では、フィ
ルタ演算をDSP、異常検出をCPUにて行うように分けたた
め入力回路（MPX,S/H,A/D,バッファRAM）及びテジタル
フィルタ演算のみならず、DSP,ROM,RAM及びINF回路を含
めた異常検出ができるメリットがある。
ルタ演算をDSP、異常検出をCPUにて行うように分けたた
め入力回路（MPX,S/H,A/D,バッファRAM）及びテジタル
フィルタ演算のみならず、DSP,ROM,RAM及びINF回路を含
めた異常検出ができるメリットがある。
このように、デジタルフィルタはDSPにより複数のチ
ャネルのデータを一つのプログラムにて時分割に処理で
き、かつ、係数を変更することにより、タイプの異なる
フィルタを容易に実現できる。従って、入力信号のフィ
ルタを容易に実現できる。従って、入力信号のフィルタ
演算を行うプログラムを用いてフィルタの係数のみを変
更して異常検出を行うことにより、点検の信頼性を著し
く向上でき、容易にかつ高速に行うことができる。
ャネルのデータを一つのプログラムにて時分割に処理で
き、かつ、係数を変更することにより、タイプの異なる
フィルタを容易に実現できる。従って、入力信号のフィ
ルタを容易に実現できる。従って、入力信号のフィルタ
演算を行うプログラムを用いてフィルタの係数のみを変
更して異常検出を行うことにより、点検の信頼性を著し
く向上でき、容易にかつ高速に行うことができる。
第14図は、本発明の他の実施例を示すブロック構成図
である。第14図において、ブロック1A〜1C,ブロック３
〜12は第１図に示したブロックと同等である。そして、
デジタルアナログ変換器２′について、以下の動作説明
を行う。
である。第14図において、ブロック1A〜1C,ブロック３
〜12は第１図に示したブロックと同等である。そして、
デジタルアナログ変換器２′について、以下の動作説明
を行う。
第１図では、基準電圧源を設けていたが、基準電圧源
は高精度化する必要がある。そこで、基準電圧源の替り
に、DSP内に基準電圧に相当する値を予め設定し、この
値をDSPにより演算し、この演算出力をD/A変換し、これ
をMPXに入力する。このように構成することにより、DSP
であらゆる信号を発生させ、これらの信号に対するデジ
タルフィルタの応答を演算することにより、異常検出が
できる。またDSPで例えば、高調波信号を作ることによ
っても点検ができるため、点検の高信頼度化が図れる。
第15図は、本応用実施例の一例を示すためのDSP内部の
メモリを示す。第15図において、エリア81に、D/Aに入
力するためのデータをあらかじめ格納し、このデータを
D/Aに入力する。このこと以外は先に示した第６図のメ
モリ61と62と同様である。
は高精度化する必要がある。そこで、基準電圧源の替り
に、DSP内に基準電圧に相当する値を予め設定し、この
値をDSPにより演算し、この演算出力をD/A変換し、これ
をMPXに入力する。このように構成することにより、DSP
であらゆる信号を発生させ、これらの信号に対するデジ
タルフィルタの応答を演算することにより、異常検出が
できる。またDSPで例えば、高調波信号を作ることによ
っても点検ができるため、点検の高信頼度化が図れる。
第15図は、本応用実施例の一例を示すためのDSP内部の
メモリを示す。第15図において、エリア81に、D/Aに入
力するためのデータをあらかじめ格納し、このデータを
D/Aに入力する。このこと以外は先に示した第６図のメ
モリ61と62と同様である。
第16図は、DSPにより構成した正弦波発生器のブロッ
ク構成を示す。第16図において、ブロック91,92及び93
は乗算部、ブロック94及び95は遅延部、ブロック96及び
97は加算部である。このブロックにおいて、次式にて示
す演算を行うことにより正弦波を発生できる。
ク構成を示す。第16図において、ブロック91,92及び93
は乗算部、ブロック94及び95は遅延部、ブロック96及び
97は加算部である。このブロックにおいて、次式にて示
す演算を行うことにより正弦波を発生できる。
Yn＝B1・Yn-1＋B2・Yn-2＋A0・Xn …（10） 上記式において、正弦波発生器の周波数をF,帯域幅を
B,サンプリング周期をＴとすると、 B1＝2exp（−πＢ・Ｔ）cos（２πＦ・Ｔ） …（11） B2＝−exp（−２πＢ・Ｔ） …（12） となる。従って、上記した係数を任意に変更することに
より、周波数を任意に変更できることは言うまでもな
い。
B,サンプリング周期をＴとすると、 B1＝2exp（−πＢ・Ｔ）cos（２πＦ・Ｔ） …（11） B2＝−exp（−２πＢ・Ｔ） …（12） となる。従って、上記した係数を任意に変更することに
より、周波数を任意に変更できることは言うまでもな
い。
このようにして、正弦波信号をD/A変換し、MPXに入力
し、さらに、正弦波の周波数を変更して入力し、デジタ
ルフィルタの出力を点検するようにする。
し、さらに、正弦波の周波数を変更して入力し、デジタ
ルフィルタの出力を点検するようにする。
これにより、デジタルフィルタの点検をより一層、高
信頼度化できる。また、高精度な基準電圧源が不要とな
り低コスト化が可能であり、非常に有効である。
信頼度化できる。また、高精度な基準電圧源が不要とな
り低コスト化が可能であり、非常に有効である。
次に、本発明を適用した入力回路を含む保護リレー装
置について説明する。
置について説明する。
第17図の保護リレー装置において、本発明の入力回路
101、保護演算を行う演算処理部102、デジタル入出力を
行うDI/DO部103、整定値を設定・変更すると共にこの整
定値及び保護リレー装置の状態を表示するパネル104、
整定インタフェース105、表示インターフェース106、標
準化バス12は保護リレー装置のデータ及びアドレスパス
の機能を有する。
101、保護演算を行う演算処理部102、デジタル入出力を
行うDI/DO部103、整定値を設定・変更すると共にこの整
定値及び保護リレー装置の状態を表示するパネル104、
整定インタフェース105、表示インターフェース106、標
準化バス12は保護リレー装置のデータ及びアドレスパス
の機能を有する。
次に動作について説明する。
まず、電力系統からの電圧及び電流情報信号を入力回
路101に取込み、デジタル量に変換後、デジタルフィル
タ処理を行い、演算処理部102にデータを転送する。演
算処理部102では、入力データと共に、パネル104及び整
定インタフェース105を介した整定値を毎サンプリング
ごと取込み、例えば次式に示すような保護演算を行う。
路101に取込み、デジタル量に変換後、デジタルフィル
タ処理を行い、演算処理部102にデータを転送する。演
算処理部102では、入力データと共に、パネル104及び整
定インタフェース105を介した整定値を毎サンプリング
ごと取込み、例えば次式に示すような保護演算を行う。
但し、In:電流データ Vn:電圧データ Z:整定値 K:比較値 演算処理部は、上記（13）式に示した比較値Ｋとの比
較を行い、その後、シーケンス処理を行い事故検出を行
う。
較を行い、その後、シーケンス処理を行い事故検出を行
う。
事故時には、デジタル入出力部103を介して、しゃ断
器へトリップ指令信号を出力するよう動作する。この第
17図に示す保護リレーにおいて、入力回路101の点検が
容易となる。
器へトリップ指令信号を出力するよう動作する。この第
17図に示す保護リレーにおいて、入力回路101の点検が
容易となる。
本発明のデジタル保護継電装置によれば、点検用の基
準電圧信号をデジタルフィルタのサンプリング周期ごと
に電力系統信号入力手段と、デジタルフィルタに入力す
ることによりアナログフィルタを使用した従来の保護継
電器と比較して、入力回路の点検・監視または、デジタ
ルフィルタの保守・点検を高速に行うことが可能にな
る。
準電圧信号をデジタルフィルタのサンプリング周期ごと
に電力系統信号入力手段と、デジタルフィルタに入力す
ることによりアナログフィルタを使用した従来の保護継
電器と比較して、入力回路の点検・監視または、デジタ
ルフィルタの保守・点検を高速に行うことが可能にな
る。
また、デジタルフィルタでは過去に検出した複数のサ
ンプリング時のデータを使用してフィルタ演算を行う
が、本発明のデジタル保護継電器によれば、フィルタ演
算に使用するそれぞれのサンプリング時に得られたデー
タの異常、正常を判定しているので、これらのデータを
使用したデジタルフィルタの信頼性を確保することが可
能になるという効果がある。
ンプリング時のデータを使用してフィルタ演算を行う
が、本発明のデジタル保護継電器によれば、フィルタ演
算に使用するそれぞれのサンプリング時に得られたデー
タの異常、正常を判定しているので、これらのデータを
使用したデジタルフィルタの信頼性を確保することが可
能になるという効果がある。
第１図は本発明の第１の実施例のブロック構成図、第２
図はDSPのブロック構成図、第３図はデジタルフィルタ
のブロック構成図、第４図はデジタルフィルタの特性例
を示す図、第５図は本発明の第１の実施例の処理フロー
図、第６図は本発明の第１の実施例のDSP内部RAMのメモ
リマップを示す図、第７図は本発明の第１の実施例の処
理タイミング例を示す図、第８図は本発明の第１の実施
例の各部の波形例（１）を示す図、第９図は本発明の第
１の実施例の各部の波形例（２）を示す図、第10図は本
発明の第１の実施例の各部の波形例（３）を示す図、第
11図は本発明の第２の実施例のブロック構成図、第12図
は本発明の第２の実施例の処理タイミング例を示す図、
第13図は本発明の第２の実施例の処理フロー図、第14図
は本発明の応用実施例のブロック構成図、第15図は本発
明の応用実施例のDSP内部RAMのメモリマップを示す図、
第16図はDSPにより正弦波発生器のブロック構成図、第1
7図は本発明を適用した入力回路を含む保護継電装置の
構成図である。 1A,1B〜1N……折返し誤差防止フィルタ、２……基準電
圧Vrefを供給する基準電圧源、３……マルチプレクサ、
４……サンプルホールド回路、５……A/D変換器、６…
…バッファRAM、７……デジタル信号処理プロセッサ、
８……インストラクション用のプログラムROM、12……
標準化バス。
図はDSPのブロック構成図、第３図はデジタルフィルタ
のブロック構成図、第４図はデジタルフィルタの特性例
を示す図、第５図は本発明の第１の実施例の処理フロー
図、第６図は本発明の第１の実施例のDSP内部RAMのメモ
リマップを示す図、第７図は本発明の第１の実施例の処
理タイミング例を示す図、第８図は本発明の第１の実施
例の各部の波形例（１）を示す図、第９図は本発明の第
１の実施例の各部の波形例（２）を示す図、第10図は本
発明の第１の実施例の各部の波形例（３）を示す図、第
11図は本発明の第２の実施例のブロック構成図、第12図
は本発明の第２の実施例の処理タイミング例を示す図、
第13図は本発明の第２の実施例の処理フロー図、第14図
は本発明の応用実施例のブロック構成図、第15図は本発
明の応用実施例のDSP内部RAMのメモリマップを示す図、
第16図はDSPにより正弦波発生器のブロック構成図、第1
7図は本発明を適用した入力回路を含む保護継電装置の
構成図である。 1A,1B〜1N……折返し誤差防止フィルタ、２……基準電
圧Vrefを供給する基準電圧源、３……マルチプレクサ、
４……サンプルホールド回路、５……A/D変換器、６…
…バッファRAM、７……デジタル信号処理プロセッサ、
８……インストラクション用のプログラムROM、12……
標準化バス。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 工藤 博之 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 川上 潤三 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 松井 義明 茨城県日立市国分町１丁目１番１号 株 式会社日立製作所国分工場内 (56)参考文献 特開 昭61−88716（ＪＰ，Ａ) 特開 昭60−229618（ＪＰ，Ａ) 特開 昭61−207126（ＪＰ，Ａ) 特開 昭62−1060（ＪＰ，Ａ) 特公 昭58−36569（ＪＰ，Ｂ２)
Claims (8)
- 【請求項１】電力系統の状態を示す信号を入力する電力
系統状態信号入力手段と、前記電力系統状態信号をデジ
タルフィルタのサンプリングタイミング毎に取り込み、
所定のプログラムおよびフィルタ係数に応じたデジタル
フィルタ演算を行うデジタルフィルタと、該デジタルフ
ィルタからの信号を用いて前記電力系統の状態を検出す
るデジタル保護継電装置において、前記サンプリングタ
イミング毎に基準電圧信号を前記デジタルフィルタに入
力する基準電圧信号入力手段と、前記サンプリングタイ
ミング毎に前記基準電圧信号を前記所定のプログラムと
同一のプログラムにてデジタルフィルタ演算した出力値
を検出することにより、前記電力系統信号入力手段また
は前記デジタルフィルタの動作状態を監視する動作監視
手段と、該動作監視手段により前記電力系統信号入力手
段または前記デジタルフィルタの動作状態が異常と判定
された場合は、異常信号を出力する異常信号出力手段と
を備えたことを特徴とするデジタル保護継電装置。 - 【請求項２】特許請求の範囲第１項のデジタル保護継電
装置において、前記デジタルフィルタ演算は前記基準電
圧信号を入力するとき、前記フィルタ演算のフィルタ係
数を変更することを特徴とするデジタル保護継電装置。 - 【請求項３】特許請求の範囲第１項のデジタル保護継電
装置において、前記動作監視手段は前記サンプリングタ
イミング毎にｎ回連続してデジタルフィルタ処理した出
力値を検出することを特徴とするデジタル保護継電装
置。 - 【請求項４】特許請求の範囲第１項のデジタル保護継電
装置において、前記基準電圧信号は前記デジタルフィル
タの阻止域、または通過域の周波数成分信号であること
を特徴とするデジタル保護継電装置。 - 【請求項５】特許請求の範囲第１項のデジタル保護継電
装置において、前記基準電圧信号入力手段はD/A変換器
を有し、該D/A変換器によってデジタルデータをアナロ
グ信号に変換して前記基準電圧信号を得ることを特徴と
するデジタル保護継電装置。 - 【請求項６】特許請求の範囲第１項のデジタル保護継電
装置において、前記基準電圧信号入力手段、および前記
動作監視手段は標準化バスを介して接続されたそれぞれ
個別のユニット基板に設けられていることを特徴とする
デジタル保護継電装置。 - 【請求項７】特許請求の範囲第１項のデジタル保護継電
装置において、前記電力系統のアナログ信号として、前
記電力系統の電圧値または電流値を用いることを特徴と
するデジタル保護継電装置。 - 【請求項８】特許請求の範囲第１項のデジタル保護継電
装置において、前記デジタルフィルタ演算はデジタルシ
グナルプロセッサによりフィルタ演算を行うことを特徴
とするデジタル保護継電装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112447A JP2858754B2 (ja) | 1988-05-11 | 1988-05-11 | テジタル保護継電装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63112447A JP2858754B2 (ja) | 1988-05-11 | 1988-05-11 | テジタル保護継電装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01286721A JPH01286721A (ja) | 1989-11-17 |
| JP2858754B2 true JP2858754B2 (ja) | 1999-02-17 |
Family
ID=14586860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63112447A Expired - Lifetime JP2858754B2 (ja) | 1988-05-11 | 1988-05-11 | テジタル保護継電装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858754B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03245717A (ja) * | 1990-02-23 | 1991-11-01 | Fuji Electric Co Ltd | ディジタル形保護継電器の利得調整方法 |
| JP2011155779A (ja) * | 2010-01-28 | 2011-08-11 | Hitachi Ltd | 試験機能を具備した電力用ディジタル保護リレー装置 |
| JP5401710B2 (ja) * | 2010-03-16 | 2014-01-29 | 株式会社東芝 | 保護継電装置および保護継電方法 |
| KR101707706B1 (ko) | 2013-07-03 | 2017-02-16 | 엘에스산전 주식회사 | 보호 장치 및 그의 동작 검증 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4372298A (en) * | 1981-07-20 | 1983-02-08 | U.S. Manufacturing Co. | Knee brace |
| JPS60229618A (ja) * | 1984-04-26 | 1985-11-15 | 三菱電機株式会社 | デイジタル継電保護装置 |
| JPS6188716A (ja) * | 1984-10-08 | 1986-05-07 | 株式会社東芝 | デイジタル保護継電器の点検監視方式 |
| JPS61207126A (ja) * | 1985-03-07 | 1986-09-13 | 三菱電機株式会社 | 保護継電装置の試験装置 |
| JPS621060A (ja) * | 1985-06-26 | 1987-01-07 | Hitachi Ltd | デジタル処理装置の入出力制御方法および装置 |
-
1988
- 1988-05-11 JP JP63112447A patent/JP2858754B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01286721A (ja) | 1989-11-17 |
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