JP2858164B2 - Power supply - Google Patents
Power supplyInfo
- Publication number
- JP2858164B2 JP2858164B2 JP15261390A JP15261390A JP2858164B2 JP 2858164 B2 JP2858164 B2 JP 2858164B2 JP 15261390 A JP15261390 A JP 15261390A JP 15261390 A JP15261390 A JP 15261390A JP 2858164 B2 JP2858164 B2 JP 2858164B2
- Authority
- JP
- Japan
- Prior art keywords
- switch
- capacitors
- switch group
- signal
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dc-Dc Converters (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特に小,中電力用に適し、負荷に安定した
高圧を出力する電源装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply device which is particularly suitable for small and medium power and outputs a stable high voltage to a load.
負荷に安定した高圧を出力する電源装置として、従来
よりスイッチング電源装置が知られている。この装置
は、出力トランスの一次側をスイッチング制御し、該ト
ランスの二次側に誘起した高圧を整流して負荷に供給す
るもので、一次側のスイッチング素子をPWM(パルス幅
変調)信号でフィードバック制御することにより、安定
した出力が得られるようになっている。As a power supply device that outputs a stable high voltage to a load, a switching power supply device is conventionally known. This device controls the switching of the primary side of the output transformer, rectifies the high voltage induced in the secondary side of the transformer, and supplies it to the load. The switching element on the primary side is fed back with a PWM (pulse width modulation) signal. By controlling, a stable output can be obtained.
しかしながら、上記のような従来の電源装置にあって
は、トランスを使用しているため、システムの他の構成
コンポーネントに比べて重く、システムの計量化を図る
ことができず、またスイッチングノイズや磁気シールド
があるので、設計上の制約が大きいという問題点があっ
た。However, since the conventional power supply as described above uses a transformer, it is heavier than the other components of the system, so that the system cannot be weighed. Because of the shield, there is a problem in that design restrictions are large.
本発明は、このような問題点に着目してなされたもの
で、計量化を図ることができ、また設計上の制約が少な
い電源装置を得ることを目的としている。The present invention has been made in view of such a problem, and an object of the present invention is to obtain a power supply device that can be weighed and has few design restrictions.
本発明の電源装置は、次のように構成したものであ
る。The power supply device of the present invention is configured as follows.
(1)複数のコンデンサと、上記複数のコンデンサを並
列接続させる第1のスイッチ群と、上記複数のコンデン
サを直列接続させる第2のスイッチ群と、上記複数のコ
ンデンサの各々をショートさせる第3のスイッチ群と、
上記第1のスイッチ群と上記第2のスイッチ群を制御し
て並列接続と直列接続の切り換えを行わせる第1のスイ
ッチコントロール回路と、上記第3のスイッチ群を制御
する第2のスイッチコントロール回路と、並列接続され
た複数のコンデンサを充電する直流電源と、直列接続に
切り換えられた複数の充電されたコンデンサから負荷に
供給される電圧を検出する検出回路と、上記検出回路の
出力レベルに応じたデューティのPWM信号を上記スイッ
チコントロール回路へ出力するPWM回路と、を有し、上
記第1のスイッチコントロール回路は、上記PWM信号の
デューティに応じて上記複数のコンデンサの並列接続時
間を可変制御し且つ直列接続時間を固定とさせ、上記第
2のスイッチコントロール回路は、上記PWM信号のパル
ス幅が第1の所定値以上或いは第2の所定値以下になっ
たことの検知に応じて上記第3のスイッチ群を制御する
ようにした。(1) A plurality of capacitors, a first switch group for connecting the plurality of capacitors in parallel, a second switch group for connecting the plurality of capacitors in series, and a third switch for short-circuiting each of the plurality of capacitors. Switches and
A first switch control circuit for controlling the first switch group and the second switch group to perform switching between parallel connection and series connection, and a second switch control circuit for controlling the third switch group A DC power supply for charging a plurality of capacitors connected in parallel; a detection circuit for detecting a voltage supplied to the load from the plurality of charged capacitors switched to the series connection; And a PWM circuit for outputting a PWM signal having the duty to the switch control circuit. The first switch control circuit variably controls a parallel connection time of the plurality of capacitors according to a duty of the PWM signal. In addition, the series connection time is fixed, and the second switch control circuit determines that the pulse width of the PWM signal is equal to or greater than a first predetermined value. Was to control the third switch group in accordance with the detection of that falls below a second predetermined value.
(2)上記第1,第2のスイッチコントロール回路を1チ
ップの誘導分離型ICで構成した。(2) The first and second switch control circuits are constituted by one-chip inductively separated ICs.
(3)上記第2のスイッチコントロール回路は、上記PW
M信号のパルス幅が上記第1の所定値以上或いは上記第
2の所定値以下にならないような条件で上記スイッチ群
のオンの数が最小となるように制御するようにした。(3) The second switch control circuit includes the PW
Under the condition that the pulse width of the M signal does not become equal to or more than the first predetermined value or equal to or less than the second predetermined value, the control is performed such that the number of ONs of the switch group is minimized.
本発明の電源装置においては、複数のコンデンサが第
1のスイッチ群により並列に接続され、この状態で各コ
ンデンサが直流電源により充電される。そして、充電さ
れた各コンデンサは第2のスイッチ群により直列に接続
され、これらのコンデンサの総和の高圧が負荷に出力さ
れる。その際、各コンデンサの接続切換えは、スイッチ
コントロール回路により制御され、これをPWM信号によ
り制御することにより安定した出力が得られる。また、
各コンデンサをショートする第3のスイッチ郡の制御に
より、応答速度を上げることができる。In the power supply device of the present invention, a plurality of capacitors are connected in parallel by the first switch group, and in this state, each capacitor is charged by the DC power supply. Then, the charged capacitors are connected in series by the second switch group, and the high voltage of the sum of these capacitors is output to the load. At this time, connection switching of each capacitor is controlled by a switch control circuit, and a stable output is obtained by controlling this by a PWM signal. Also,
The response speed can be increased by controlling the third switch group that shorts each capacitor.
第1図は本発明の一実施例を示す回路構成図である。
図において、C1,C2,……Cnは複数(ここではn個)のコ
ンデンサ、S10,S11,……S1n、S21,S22……S2n及びS30,S
31,……S3nはそれぞれ各コンデンサ毎に設けられたスイ
ッチで、スイッチS10,S11,……SnとスイッチS30,S31…
…S3nは各コンデンサC1,C2,……Cnを並列接続する第1
のスイッチ群を構成し、スイッチS21,S22,……S2nは各
コンデンサC1,C2,……Cnを直列接続する第2のスイッチ
群を構成している。S41,S42,……S4nは各コンデンサC1,
C2,……Cnをショートするスイッチで、第3のスイッチ
群を構成している。V1は並列接続された各コンデンサ
C1,C2,……Cnを充電する電流電源、P1,P2は負荷1への
高圧出力端子及び高圧基準端子(グランド端子)で、負
荷1には充電された各コンデンサC1,C2,……Cnを直列接
続して得られる直流の高圧が供給される。Di1はダイオ
ード、C01,C02及びR01はフィルタ回路を構成するコンデ
ンサ及び抵抗で、上記負荷1にはこのダイオードDi1及
びフィルタ回路を通した直流が印加される。2は負荷1
への出力電圧(負荷電圧)を検出する電圧検出回路、3
はこの検出値を電圧源V2による基準値と比較する作動ア
ンプで、電圧検出回路2からの検出信号は信号線4を通
してマイナス側入力端子に入力される。5は信号線6を
通して入力された作動アンプ3の出力に基づいてPWM信
号を発生するPWM回路、7は信号線8を通して入力され
たPWM信号に基づいて上記各スイッチ群によるコンデン
サC1,C2,……Cnの並列接続と直列接続の切換えを行うス
イッチコントロール回路で、出力バス7aからはスイッチ
S10,S11,S1nの制御信号、出力バス7bからはスイッチ
S21,S22,……S2nの制御信号、出力バス7cからはスイッ
チS30,S31,……S3nの制御信号がそれぞれ出力される。FIG. 1 is a circuit diagram showing an embodiment of the present invention.
In FIG, C 1, C 2, ...... C n capacitors of the plurality of (n in this case), S 10, S 11, ...... S 1n, S 21, S 22 ...... S 2n and S 30, S
31, ...... S 3n on switches provided for each capacitor, respectively, switches S 10, S 11, ...... S n and the switch S 30, S 31 ...
... S 3n each capacitor C 1, C 2, first paralleling the ...... C n
Constitute switch group, switches S 21, S 22, ...... S 2n each capacitor C 1, C 2, form a second group of switches to be connected in series with ...... C n. S 41 , S 42 , …… S 4n is each capacitor C 1 ,
A switch for short-circuiting C 2 ,..., C n constitutes a third switch group. V 1 is each capacitor connected in parallel
C 1 , C 2 ,..., C n are current power supplies for charging C n , P 1 , P 2 are a high voltage output terminal and a high voltage reference terminal (ground terminal) to the load 1, and the load 1 has a charged capacitor C 1. , C 2 ,..., C n are connected in series. Di 1 is a diode, C 01 , C 02 and R 01 are capacitors and resistors constituting a filter circuit, and a direct current is applied to the load 1 through the diode Di 1 and the filter circuit. 2 is load 1
Voltage detection circuit for detecting the output voltage (load voltage) to the
Is an operation amplifier for comparing the detected value with a reference value from the voltage source V 2, and a detection signal from the voltage detection circuit 2 is input to a minus input terminal through a signal line 4. Reference numeral 5 denotes a PWM circuit that generates a PWM signal based on the output of the operation amplifier 3 input through the signal line 6, and 7 denotes capacitors C 1 and C 2 by the above switch groups based on the PWM signal input through the signal line 8. , a switch control circuit that performs parallel connection and switching of the series connection of ...... C n, from the output bus 7a switches
S 10 , S 11 , S 1n control signal, switch from output bus 7b
S 21, S 22, ...... S control signal 2n, the output switch S 30, S 31 from the bus 7c, the control signal ...... S 3n are output.
10は各コンデンサC1,C2,……Cnをショートする第3の
スイッチ群の各スイッチS41,S42,……S4nをPWM信号の可
変幅の検知結果に応じて制御する第2のスイッチコント
ロール回路、11はコンパレータで、一方のプラス入力端
子は信号線4に接続され、他方のマイナス入力端子はD/
A(デジタル/アナログ)変換器12のアナログ出力端子
と信号線13を介して接続されており、また出力端子はス
イッチコントロール回路10のコントロール信号入力端子
に信号線14を介して接続されている。上記スイッチコン
トロール回路10は2種の信号の出力バス10a,10bを有
し、そのうち一方の出力バス10aからはCPU15が信号線16
上に出力する情報に応じてスイッチS30,S31,……S3n及
びスイッチS10,S11,……S1nの中から任意のスイッチを
オープンの状態に保持するための信号が出力され、他方
の出力バス10bからはCPU15が信号線16上に信号線16を介
して出力する情報に応じてスイッチS41,S42,……S4nの
スイッチのうち任意のスイッチをオンまたはオフさせる
ための信号が出力される。なお、各スイッチS41,S42,…
…S4nは、それぞれコンデンサC1,C2,……Cnと並列して
接続されている。また、上記D/A変換器12のデジタルデ
ータは、CPU15が信号バスライン17を通して該D/A変換器
12のデジタル信号入力端子にセットできるような構成と
なっており、D/A変換器12のグランドライン(基準電源
ライン)は高圧基準端子P2に接続されている。Reference numeral 10 denotes a switch for controlling the switches S 41 , S 42 ,..., S 4n of the third switch group for short-circuiting the capacitors C 1 , C 2 ,..., C n according to the detection result of the variable width of the PWM signal. 2 is a switch control circuit, 11 is a comparator, one plus input terminal is connected to the signal line 4, and the other minus input terminal is D /
An analog output terminal of the A (digital / analog) converter 12 is connected via a signal line 13, and an output terminal is connected via a signal line 14 to a control signal input terminal of the switch control circuit 10. The switch control circuit 10 has output buses 10a and 10b for two kinds of signals, and the CPU 15 receives a signal line 16 from one of the output buses 10a.
In accordance with the information output above, a signal for holding an open state of any of the switches S 30 , S 31 ,... S 3n and the switches S 10 , S 11 ,. The CPU 15 turns on or off any of the switches S 41 , S 42 ,... S 4n from the other output bus 10 b in accordance with information output from the CPU 15 onto the signal line 16 via the signal line 16. Is output. The switches S 41 , S 42 ,...
... S 4n are connected capacitors C 1, C 2, in parallel with ...... C n. Further, the digital data of the D / A converter 12 is transmitted from the CPU 15 through the signal bus line 17 to the D / A converter.
Serves as may set configuration and the 12 digital signal input terminal of the ground lines of the D / A converter 12 (reference power supply line) is connected to a high voltage reference terminal P 2.
上記高圧出力端子P1は、n番目呑コンデンサCnのスイ
ッチS2nとの接続端とは反対側の端子及びダイオードDi1
のアノード側に接続され、高圧基準端子P2は、1番目の
コンデンサC1のスイッチS10との接続端とは反対側の端
子及び電圧源V1のマイナス端子側に接続されている。そ
して、電圧源V2のプラス端子側は差動アンプ3のプラス
側入力端子に接続されている。The high-voltage output terminal P 1 is, n-th呑opposite terminal and the diode Di 1 and the connection end of the switch S 2n capacitors C n
Of being connected to the anode side, high-voltage reference terminal P 2 is connected to the negative terminal side of the terminal and the voltage source V 1 of the side opposite to the connection end of the first switch S 10 of the capacitor C 1. Then, the positive terminal of the voltage source V 2 is connected to the positive input terminal of the differential amplifier 3.
次に動作について説明する。 Next, the operation will be described.
回路が定常状態で動作している場合、PWM回路5から
は第2図に示すような波形のPWM信号が出力され、このP
WM信号のデューティのタイミングにより各コンデンサ
C1,C2,……Cnの接続の切換えが制御される。すなわち、
この制御パルスのH(高)レベルの信号が出力されるタ
イミング(期間)をA、L(低)レベルの信号が出力さ
れるタイミングをBとし、A+Bの期間をパルスの1周
期とする。そして、簡単のためにタイミングBの時間が
固定されており、タイミングAの時間が可変で信号線6
に出力される電圧V0がHレベルであれば、その出力され
る時間TAは増加し、Lレベルであれば減少するものとす
る。そして、先ず信号線8上の信号のタイミングがAの
時、スイッチコントロール回路7の出力バス7aと7c上に
Hレベルの制御信号を出力し、第1のスイッチ群の各ス
イッチS10,S11,S1nとS30,S31,……S3nを全てオン(ON)
にする。同時に、出力バス7b上にLレベルの制御信号を
出力し、第2のスイッチ群の各スイッチS21,S22,……S
2nをオフ(OFF)にする。これにより、各コンデンサC1,
C2,……Cnは互いに並列接続された状態となる。第3図
にこの並列接続時の等価回路を示す。ここで、上記各ス
イッチは全て理想的なスイッチとそのオン時のオン抵抗
の和で表現できるものとするとその等価回路は、各コン
デンサC1,C2,……Cnにそれぞれオン抵抗R11,R21,……R
n1が直列接続された形のもとなる。そして、この第3図
に示す抵抗R11,R21,……Rn1を通し、各々の時定数(C1R
11,C2R21,……CnRn1)をもって各コンデンサC1,C2,……
Cnが直流電源V1により充電される。When the circuit is operating in a steady state, a PWM signal having a waveform as shown in FIG.
Each capacitor depends on the timing of the duty of the WM signal.
C 1, C 2, switching of connection of ...... C n is controlled. That is,
The timing (period) at which the H (high) level signal of the control pulse is output is A, the timing at which the L (low) level signal is output is B, and the A + B period is one cycle of the pulse. The time of timing B is fixed for simplicity, the time of timing A is variable, and
If the voltage V 0 is H level output, the increased time T A that is the output shall be reduced if the L level. Then, first, when the timing of the signal on the signal line 8 is A, then the output bus 7a and outputs the H-level control signal on 7c, first the switch S 10 of switch group, S 11 of the switching control circuit 7 , S 1n and S 30 , S 31 , …… S 3n all ON
To At the same time, outputs an L level output control signal on the bus 7b, a second of the switches S 21 of switch group, S 22, ...... S
Turn 2n off. Thereby, each capacitor C 1 ,
C 2 ,..., C n are connected in parallel with each other. FIG. 3 shows an equivalent circuit at the time of this parallel connection. Here, the switches are all an ideal switch assuming that can be expressed as the sum of the on time of the on-resistance equivalent circuit, each capacitor C 1, C 2, ...... respectively on resistance to C n R 11 , R 21 , …… R
n1 is the base of the series connection. Then, through the resistors R 11 , R 21 ,..., R n1 shown in FIG. 3, each time constant (C 1 R
11 , C 2 R 21 ,..., C n R n1 ) and each capacitor C 1 , C 2 ,.
C n is charged by the DC power supply V 1.
次に、上記タイミングAのTA時間が終了してタイミン
グBのパルス状態に遷移すると、スイッチコントロール
回路7の出力バス7aと7cの制御信号がHレベルからLレ
ベルに変化し、同時に出力バス7bの制御信号がLレベル
からHレベルに変化する。これにより、上記第1のスイ
ッチ群の各スイッチS10,S11,……S1nとS30,S31,……S3n
が全てオフになると共に、第2のスイッチ群の各スイッ
チS21,S22,……S2nがオンになり、各コンデンサC1,C2,
……Cnが互いに直列接続された状態となる。第4図にこ
の直列接続の等価回路を示す。図中、R12,R22,……Rn2
はスイッチS21,S22,……S2nのオン抵抗である。そし
て、この状態で、各コンデンサC1,C2,……Cnに充電され
た電荷による総和の高電圧がダイオードDi1及び前述の
フィルタ回路を通して負荷1に供給される。その際、ダ
イオードDi1でVf分だけ電圧が降下する。Next, when the T A period of the timing A ends and the pulse state at the timing B transits, the control signals of the output buses 7a and 7c of the switch control circuit 7 change from H level to L level, and at the same time, the output bus 7b Changes from the L level to the H level. Thus, the switches S 10 , S 11 ,... S 1n and S 30 , S 31 ,.
Are turned off, and the switches S 21 , S 22 ,..., S 2n of the second switch group are turned on, and the capacitors C 1 , C 2 ,
...... a state in which C n are connected in series with each other. FIG. 4 shows an equivalent circuit of this series connection. In the figure, R 12 , R 22 , …… R n2
Are the on-resistances of the switches S 21 , S 22 ,..., S 2n . In this state, the capacitors C 1, C 2, a high voltage of the sum by electric charge charged in ...... C n is supplied to the load 1 through the diode Di 1 and the aforementioned filter circuit. At that time, only V f fraction in a diode Di 1 voltage drops.
上記負荷1に供給される直流電圧は、各コンデンサ
C1,C2,……Cn,C01,C02と抵抗R01,R12,22,……Rn2のCR時
定数により調整され、タイミングAの時間TAが長くなる
と増加し、短かくなると減少する。この負荷1の両端電
圧は電圧検出回路2により検出され、その検出信号が信
号線4上に出力される。そして、この信号線4上の出力
電圧が電圧源V2の基準電圧より低くければ信号線6上に
差動アンプ3からHの信号が出力され、基準電圧より高
ければLの信号が出力され、このHLの信号によりPWM回
路5の出力が制御される。すなわち、負荷1への出力電
圧のレベルに基づいたPWM信号がスイッチコントロール
回路7に出力され、システム全体として負帰還制御がか
かり、負荷1の両端電圧が一定の電圧に保たれるように
制御される。その際、負荷1の両端電圧は、タイミング
Aの期間TAでは第3図のようにコンデンサC01,C02の電
荷が抵抗R01及び負荷1に放電されて低下し、タイミン
グの期間TBでコンデンサC01,C02を最大コンデンサC1,
C2,……Cnを直列接続した時に生じる電圧レベル−Di1の
VFのレベルまで充電するように動作する。The DC voltage supplied to the load 1
C 1, C 2, ...... C n, C 01, C 02 and resistor R 01, R 12, 22, is adjusted by the CR time constant of the ...... R n2, increases the time T A timing A is long, Decreases when shorter. The voltage across the load 1 is detected by the voltage detection circuit 2, and a detection signal is output on a signal line 4. Then, the H signal from the differential amplifier 3 output voltage on the signal line 6 if Kere lower than the reference voltage of the voltage source V 2 on signal line 4 is output, is higher than the reference voltage L signal is outputted The output of the PWM circuit 5 is controlled by the HL signal. That is, a PWM signal based on the level of the output voltage to the load 1 is output to the switch control circuit 7, and negative feedback control is applied to the whole system, so that the voltage across the load 1 is maintained at a constant voltage. You. At that time, the voltage across the load 1 is to decrease the charge of the capacitor C 01, C 02 as in the third view in the period T A of the timing A is discharged to the resistor R 01 and the load 1, the period of time T B The capacitors C 01 and C 02 with the maximum capacitors C 1 and
C 2, the voltage level -Di 1 that occurs when the ...... C n are connected in series
Up to the level of V F operates to charge.
このように、トランスを用いることなく負荷1に直流
高圧を供給することができるので、計量化を図れると共
に、スイッチングノイズや磁気シールドがなく、設計上
の制約も少ない。As described above, since the DC high voltage can be supplied to the load 1 without using a transformer, the measurement can be achieved, and there is no switching noise or magnetic shield, and there are few design restrictions.
PWM回路5からのPWM信号のタイミングAの時間範囲
は、PWM回路5を実際のIC等で作成した場合にはその最
大値が通常存在し、その最大幅以上のタイミングAの時
間幅を要求する高電圧での制御は不能となる。また、逆
にIC等におけるタイミングAの時間範囲の最小幅も存在
し、その最小幅以下の時間幅を要求する低電圧(高圧制
御下での)での制御も不能となる。The time range of the timing A of the PWM signal from the PWM circuit 5 normally has a maximum value when the PWM circuit 5 is created by an actual IC or the like, and requires a time width of the timing A that is equal to or longer than the maximum width. Control at high voltage becomes impossible. Conversely, there is a minimum width of the time range of the timing A in an IC or the like, and control at a low voltage ( under high-voltage control ) that requires a time width equal to or less than the minimum width becomes impossible.
本実施例はこれらの不都合を解決する構成となってお
り、以下のように動作する。今、PWM回路5の出力パル
ス幅の最大値に相当する高電圧の電圧検出回路2の検出
電圧値に相当するかあるいは若干低めの電圧のデジタル
データをCPU15から信号バスライン17を通じてD/A変換器
12のデジタル信号入力端子にセットしておく。そして、
コンパレータ11のプラス入力端子の電位がそのD/A変換
器12のデジタルデータの指示する電位以上になると、コ
ンパレータ11の出力が“0"から“1"となり、その信号が
スイッチコントロール回路10のコントロール信号入力端
子に入力される。スイッチコントロール回路10は、その
信号を検出すると、信号線16上の信号の指示により、信
号線14上に出力される信号がタイミングAの最大値か最
小値かを判別する。そして、最大値を判別した時は、ス
イッチコントロール回路10はその最大値検出信号が検出
されないように次のような動作を行う。すなわち、スイ
ッチS4nをオンの時はスイッチS1n,S3nは常にオープンと
し、スイッチS4nがオフの時はスイッチS1n,S3nは常に前
述の動作を行う。そして、スイッチS4nをオンとする時
は常に「n」が最大値の方から順に最小値に向って変化
させ、スイッチS4nをオフとする時にはその逆の制御を
行うことによって、上記最大値検出信号が検出されない
ような条件でスイッチS4nのオンの数が最小となるよう
に制御する。The present embodiment is configured to solve these inconveniences, and operates as follows. Now, D / A conversion of digital data corresponding to the detected voltage value of the high voltage voltage detection circuit 2 corresponding to the maximum value of the output pulse width of the PWM circuit 5 or slightly lower voltage from the CPU 15 through the signal bus line 17 is performed. vessel
Set to 12 digital signal input terminals. And
When the potential of the positive input terminal of the comparator 11 exceeds the potential indicated by the digital data of the D / A converter 12, the output of the comparator 11 changes from “0” to “1”, and the signal is controlled by the switch control circuit 10. It is input to the signal input terminal. When detecting the signal, the switch control circuit 10 determines whether the signal output on the signal line 14 is the maximum value or the minimum value of the timing A according to the instruction of the signal on the signal line 16. When the maximum value is determined, the switch control circuit 10 performs the following operation so that the maximum value detection signal is not detected. That is, when the switch S4n is on, the switches S1n and S3n are always open, and when the switch S4n is off, the switches S1n and S3n always perform the above-described operation. When the switch S 4n is turned on, “n” is changed in order from the maximum value to the minimum value, and when the switch S 4n is turned off, the reverse control is performed to obtain the maximum value. Control is performed such that the number of ON of the switch S4n is minimized under the condition that the detection signal is not detected.
次にPWM信号のタイミングAの時間幅の最小値の検出
時の動作について述べる。この時、CPU15は、信号バス
ライン17を通じてD/A変換器12のデジタル信号入力端子
にタイミングAの時間幅で形成されるPWM回路5の出力
パルス幅の最小値に相当する高電圧の電圧検出回路2の
検出電圧値に相当するかあるは若干高めの電圧のデジタ
ルデータを信号バスライン17を通じてD/A変換器12のデ
ジタル信号入力端子にセットしておく。そして、コンパ
レータ11のプラス入力端子の電位がそのD/A変換器12の
デジタルデータの指示する電位以下になるとコンパレー
タ11の出力が“1"から“0"となり、その信号がスイッチ
コントロール回路10のコントロール信号入力端子に入力
される。スイッチコントロール回路10は、その信号を検
出すると、信号線16上の信号の指示により、信号線14上
に出力された信号がタイミングAの最小値であるという
ことを判別し、その最小値検出信号が検出されないよう
に次のような動作を行う。すなわち、スイッチS4nをオ
ンの時には、スイッチS1n,S3nは常にオープンとし、ス
イッチS4nがオフの時にはスイッチS1n,S3nは常に第1図
の実施例と同等の動作を行う。また、スイッチS4nをオ
ンとする時には常に「n」が最小値の方から順に最大値
に向って変化させ、スイッチS4nをオフとする時にはそ
の逆の制御を行うことによって、上記最小値検出信号が
検出されていないような条件でスイッチS4nのオンの数
が最小となるように制御する。Next, the operation when the minimum value of the time width of the timing A of the PWM signal is detected will be described. At this time, the CPU 15 detects a high voltage corresponding to the minimum value of the output pulse width of the PWM circuit 5 formed by the time width of the timing A to the digital signal input terminal of the D / A converter 12 through the signal bus line 17. Digital data corresponding to or slightly higher than the detected voltage value of the circuit 2 is set to the digital signal input terminal of the D / A converter 12 through the signal bus line 17. When the potential of the plus input terminal of the comparator 11 falls below the potential indicated by the digital data of the D / A converter 12, the output of the comparator 11 changes from "1" to "0", Input to control signal input terminal. When detecting the signal, the switch control circuit 10 determines that the signal output on the signal line 14 is the minimum value of the timing A according to the instruction of the signal on the signal line 16, and determines the minimum value detection signal. The following operation is performed so that is not detected. That is, when the switch S4n is on, the switches S1n and S3n are always open, and when the switch S4n is off, the switches S1n and S3n always perform the same operation as the embodiment of FIG. When the switch S 4n is turned on, “n” is changed in order from the minimum value toward the maximum value, and when the switch S 4n is turned off, the reverse control is performed, thereby detecting the minimum value. Control is performed such that the number of ON of the switch S4n is minimized under the condition that no signal is detected.
なお、上記実施例において、少なくともスイッチコン
トロール回路は1チップの誘電分離型ICで構成してあ
り、スイッチは、水銀スイッチ,リードスイッチはもち
ろん、従来その構造,耐圧の点から困難であった半導体
スイッチも誘電分離技術によって使用することができ、
コンパクトで高速のスイッチング制御ができる回路を構
成することができる。また、そのことにより、容易に安
価なトランスレスの高圧電源を構成できるメリットが生
じる。特に、各コンデンサにスーパキャパシタ等用いた
時、一ケのコンデンサの充電速度が遅く、制御の応答ス
ピードが遅れる場合などに有効であり、コンデンサの直
列接続数をコントロールすることによってその応答スピ
ードを上げることができるメリットが生じる。In the above embodiment, at least the switch control circuit is constituted by a one-chip dielectric isolation type IC, and the switch is not only a mercury switch and a reed switch but also a semiconductor switch which has been conventionally difficult in terms of its structure and breakdown voltage. Can also be used by dielectric isolation technology,
A compact circuit capable of high-speed switching control can be configured. This also has the advantage that an inexpensive transformerless high-voltage power supply can be easily configured. This is especially effective when a supercapacitor or the like is used for each capacitor, where the charging speed of one capacitor is slow and the response speed of control is delayed, and the response speed is increased by controlling the number of capacitors connected in series. There are benefits that can be achieved.
また、従来のICではPN接合によるウェル(well)形成
方法だったため、常にウェルとサブストレート間を逆バ
イアスする必要があったが、上記誘電分離の方法によれ
ばその制限がなくなり、容易にコンデンサ間の電圧を重
畳することが可能となる。In addition, in the conventional IC, a well was formed by a PN junction. Therefore, it was necessary to always reverse bias between the well and the substrate. However, according to the above-described dielectric isolation method, the limitation is eliminated and the capacitor can be easily manufactured. It is possible to superimpose a voltage between the two.
以上のように、本発明によれば、複数のコンデンサを
並列接続して充電し、充電後の各コンデンサを直列接続
してその総和による高圧を負荷に供給するようにしたた
め、高圧を得るためのトランスが不要となり、計量化を
図ることができ、またスイッチングノイズや磁気シール
ドがなくなり、設計上の制約が少ないという効果があ
る。As described above, according to the present invention, a plurality of capacitors are connected in parallel and charged, and the charged capacitors are connected in series to supply a high voltage based on the sum to a load. There is an effect that a transformer is unnecessary, measurement can be achieved, switching noise and a magnetic shield are eliminated, and design restrictions are reduced.
また、PWM信号のパルス幅が最大幅或いは最小幅を超
えるような要求となっても複数のコンデンサを選択的に
ショートさせることにより制御不能となることを防止で
きる。Further, even if a request is made such that the pulse width of the PWM signal exceeds the maximum width or the minimum width, it is possible to prevent uncontrollability by selectively shorting a plurality of capacitors.
第1図は本発明の一実施例を示す回路構成図、第2図は
第1図のPWM回路から出力されるPWM信号の波形図、第3
図は第1図のコンデンサの並列接続時の等価回路図、第
4図は第1図のコンデンサの直列接続時の等価回路図で
ある。 C1〜Cn……コンデンサ S10〜S1n……スイッチ(第1のスイッチ群) S30〜S3n……スイッチ(第1のスイッチ群) S21〜S2n……スイッチ(第2のスイッチ群) S41〜S4n……スイッチ(第3のスイッチ群) V1,V2……直流電源 1……負荷 2……電圧検出回路 5……PWM回路 7,10……スイッチコントロール回路FIG. 1 is a circuit diagram showing one embodiment of the present invention, FIG. 2 is a waveform diagram of a PWM signal output from the PWM circuit of FIG.
FIG. 4 is an equivalent circuit diagram when the capacitors in FIG. 1 are connected in parallel, and FIG. 4 is an equivalent circuit diagram when the capacitors in FIG. 1 are connected in series. C 1 ~C n ...... capacitor S 10 ~S 1n ...... switch (first switch group) S 30 ~S 3n ...... switch (first switch group) S 21 ~S 2n ...... switch (second Switch group) S 41 to S 4n ...... Switch (third switch group) V 1 , V 2 … DC power supply 1… Load 2… Voltage detection circuit 5… PWM circuit 7, 10… Switch control circuit
Claims (3)
群と、 上記複数のコンデンサを直列接続させる第2のスイッチ
群と、 上記複数のコンデンサの各々をショートさせる第3のス
イッチ群と、 上記第1のスイッチ群と上記第2のスイッチ群を制御し
て並列接続と直列接続の切り換えを行わせる第1のスイ
ッチコントロール回路と、 上記第3のスイッチ群を制御する第2のスイッチコント
ロール回路と、 並列接続された複数のコンデンサを充電する直流電源
と、 直列接続に切り換えられた複数の充電されたコンデンサ
から負荷に供給される電圧を検出する検出回路と、 上記検出回路の出力レベルに応じたデューティのPWM信
号を上記スイッチコントロール回路へ出力するPWM回路
と、 を有し、上記第1のスイッチコントロール回路は、上記
PWM信号のデューティに応じて上記複数のコンデンサの
並列接続時間を可変制御し且つ直列接続時間を固定とさ
せ、 上記第2のスイッチコントロール回路は、上記PWM信号
のパルス幅が第1の所定値以上或いは第2の所定値以下
になったことの検知に応じて上記第3のスイッチ群を制
御することを特徴とする電源装置。A plurality of capacitors; a first switch group for connecting the plurality of capacitors in parallel; a second switch group for connecting the plurality of capacitors in series; and a second switch group for short-circuiting each of the plurality of capacitors. A third switch group; a first switch control circuit for controlling the first switch group and the second switch group to switch between parallel connection and series connection; and controlling the third switch group. A second switch control circuit; a DC power supply for charging a plurality of capacitors connected in parallel; a detection circuit for detecting a voltage supplied to the load from the plurality of charged capacitors switched to the series connection; And a PWM circuit that outputs a PWM signal having a duty corresponding to the output level of the circuit to the switch control circuit. Switch control circuit, the above
The parallel connection time of the plurality of capacitors is variably controlled and the serial connection time is fixed according to the duty of the PWM signal, and the second switch control circuit is configured such that the pulse width of the PWM signal is equal to or greater than a first predetermined value. Alternatively, the power supply device controls the third switch group in response to detection that the voltage has become equal to or less than a second predetermined value.
を1チップの誘導分離型ICで構成したことを特徴とする
請求項1記載の電源装置。2. The power supply device according to claim 1, wherein said first and second switch control circuits are constituted by one-chip inductively-separated type ICs.
上記PWM信号のパルス幅が上記第1の所定値以上或いは
上記第2の所定値以下にならないような条件で上記スイ
ッチ群のオンの数が最小となるように制御するようにし
たことを特徴とする請求項1記載の電源装置。3. The second switch control circuit according to claim 2,
Under the condition that the pulse width of the PWM signal does not become equal to or more than the first predetermined value or equal to or less than the second predetermined value, control is performed such that the number of ON of the switch group is minimized. The power supply device according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15261390A JP2858164B2 (en) | 1990-06-13 | 1990-06-13 | Power supply |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15261390A JP2858164B2 (en) | 1990-06-13 | 1990-06-13 | Power supply |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0446556A JPH0446556A (en) | 1992-02-17 |
JP2858164B2 true JP2858164B2 (en) | 1999-02-17 |
Family
ID=15544216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15261390A Expired - Fee Related JP2858164B2 (en) | 1990-06-13 | 1990-06-13 | Power supply |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2858164B2 (en) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006020412A (en) * | 2004-07-01 | 2006-01-19 | Fumio Ueno | Switched capacitor power supply circuit and its switch drive circuit |
JP4756467B2 (en) * | 2006-01-19 | 2011-08-24 | セイコーエプソン株式会社 | DC-DC converter |
JP4964042B2 (en) * | 2007-01-30 | 2012-06-27 | 三菱電機株式会社 | Electronic equipment and duct plug type lighting equipment |
JP5127508B2 (en) * | 2008-02-28 | 2013-01-23 | 三洋電機株式会社 | Storage / discharge device |
JP2009219328A (en) * | 2008-03-12 | 2009-09-24 | Taiyo Yuden Co Ltd | Dc-dc converter |
-
1990
- 1990-06-13 JP JP15261390A patent/JP2858164B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0446556A (en) | 1992-02-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4194147A (en) | Parallel connected switching regulator system | |
EP0373693B1 (en) | Generator of drive signals for transistors connected in a half-bridge configuration | |
US6654263B2 (en) | Linear regulator with switched capacitance output | |
EP1605576A1 (en) | Device and method for extending the input voltage range of a DC/DC converter | |
JPH0313827B2 (en) | ||
US7187159B2 (en) | DC—DC converter | |
EP2957029A2 (en) | Efficient regulation of capacitance voltage(s) in a switched mode multilevel power converter | |
US11682968B2 (en) | Control of power converters having integrated capacitor blocked transistor cells | |
US9735678B2 (en) | Voltage converters with asymmetric gate voltages | |
US4669039A (en) | Circuit arrangement for autoconverters | |
JP2858164B2 (en) | Power supply | |
US5568226A (en) | Power supply device having control transistors connected in parallel with output voltage terminals | |
JP3478890B2 (en) | DC / DC converter for generating multiple signals | |
US6469569B1 (en) | Booster circuit | |
US20060114700A1 (en) | Method for controlling the transient response of a power converter powering a load, transient response controller and power converter | |
JP2830648B2 (en) | Voltage detection circuit | |
JP2570490B2 (en) | Inverter device | |
KR20000057322A (en) | Measuring instrument for a loaded dc/dc converter | |
JP2732155B2 (en) | Switching element control device and device using the same | |
US8054659B2 (en) | Power supply with reduced switching losses by blocking a feedback comparator's control signal | |
SU1005248A1 (en) | Stabilized dc voltage-to-dc voltage converter | |
JPH04289799A (en) | Constant current driving circuit for step motor | |
SU1365312A1 (en) | D.c.voltage converter | |
JP2001359272A (en) | Switching power supply apparatus | |
JPH05300738A (en) | Dc power-supply apparatus |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |