JP2006020412A - Switched capacitor power supply circuit and its switch drive circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To enable obtainment of an input voltage by an arbitrary magnification and to reduce a circuit scale. <P>SOLUTION: A first power switch S11, j connects capacitors C1-CN in series. A second power switch S12, 2 grounds its one terminal when the capacitors are connected in parallel. A third power switch S13, j forms its parallel circuit when the charge of the capacitor is averaged. A fourth power switch S41, 1 is connected to the capacitor of an arbitrary position, and connected to the input voltage or an output circuit. The capacitors of the arbitrary position or an arbitrary number are connected in series, and the output stepped down or stepped up is taken out to the capacitor of the arbitrary position or in a series direction. In this case, while the charge is being averaged by connecting the capacitors in parallel between clocks, a desired output voltage is obtained. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、スイッチトキャパシタ電源回路に係り、特に、たとえば携帯電話などの電子機器に用いて好適なスイッチトキャパシタ電源回路およびそのスイッチ駆動回路に関するものである。   The present invention relates to a switched capacitor power supply circuit, and more particularly to a switched capacitor power supply circuit suitable for use in an electronic device such as a mobile phone and a switch drive circuit thereof.

近年、電子機器の電源回路として、コイルまたはトランス等の磁性部品を用いずに、基板上にＭＯＳＦＥＴなどの微細加工自在なスイッチング素子とキャパシタを配置して、そのスイッチング素子をオン・オフ制御することによりキャパシタの接続を自在に切り替えて所望の出力電圧を得ることができる小型、軽量なスイッチトキャパシタ電源回路およびそのスイッチ駆動回路(文献１〜文献５参照)が開発されている。   In recent years, as a power supply circuit for electronic equipment, a switching element and a capacitor that can be finely processed such as a MOSFET are arranged on a substrate without using a magnetic component such as a coil or a transformer, and the switching element is controlled on / off. Thus, a small and lightweight switched capacitor power supply circuit capable of obtaining a desired output voltage by freely switching the connection of the capacitor and its switch drive circuit (see Documents 1 to 5) have been developed.

たとえば、図３９には、文献１による直並列形のスイッチトキャパシタ電源回路が示されている。図３９において、キャパシタＣ1〜ＣNのそれぞれ一方の端子には、第１のパワースイッチＳ3,j（j=1,2,...,N）を介して入力電圧Ｖinがそれぞれ印加自在に接続されている。キャパシタＣ1〜ＣNのそれぞれ他方の端子は、第２のパワースイッチＳ1,jを介して接地自在となっている。また、キャパシタＣ1〜ＣN-1のそれぞれ他方の端子は
第３のパワースイッチＳ2,jを介して次段のキャパシタＣ2〜ＣNの他方の端子にそれぞれ接続されて、直列接続自在となっている。さらに、キャパシタＣ1〜ＣNのそれぞれ一方の端子は、第４のパワースイッチＳ4,jにより並列接続自在に接続されて、それぞれ第４のパワースイッチＳ4,jを介して出力回路２に接続されている。出力回路２は、平滑化コンデンサＣｏと負荷抵抗Ｒｏの並列回路により形成されている。 For example, FIG. 39 shows a serial-parallel type switched capacitor power supply circuit according to Document 1. In FIG. 39, an input voltage Vin is connected to one terminal of each of the capacitors C1 to CN via a first power switch S3, j (j = 1, 2,..., N). ing. The other terminals of the capacitors C1 to CN can be grounded via the second power switch S1, j. The other terminals of the capacitors C1 to CN-1 are respectively connected to the other terminals of the capacitors C2 to CN of the next stage via the third power switch S2, j, so that they can be connected in series. Further, one terminal of each of the capacitors C1 to CN is connected in parallel by a fourth power switch S4, j, and is connected to the output circuit 2 via the fourth power switch S4, j. . The output circuit 2 is formed by a parallel circuit of a smoothing capacitor Co and a load resistor Ro.

このような構成において、たとえば、図４０に示すように、２相のクロックパルスφi,j(i=1,2,3,4,j=1,2,...,N)によりそれぞれのパワースイッチＳi,jを駆動して、入力電圧Ｖinを昇降圧した出力電圧Ｖoutを得る。すなわち、降圧動作の場合には、第１および第３のパワースイッチＳ3,j、Ｓ2,jをオンとして、直列接続したＰ段(P∈｛1,2,..,N｝のキャパシタＣ1〜Ｃpに入力電圧Ｖinを印加することにより、それぞれのキャパシタＣ1〜Ｃpに入力電圧Ｖinの１／Ｐの電圧を蓄積する工程と、それらＰ個のキャパシタＣ1〜Ｃpを第２および第４のパワースイッチＳ1,j,Ｓ4,jをオンとすることにより、並列に接続して１/Ｐ倍の電圧を出力する工程とを繰り返すことにより、入力電圧を１／Ｐ倍に降圧する。一方、昇圧動作の場合は、第１および第２のパワースイッチＳ3,j、Ｓ1,jをオンとすることにより、並列接続したＱ個のキャパシタに入力電圧Ｖinを蓄積する工程と、それらＱ個のコンデンサを第３および第４のパワースイッチＳ2,j、Ｓ4,jをオンとすることにより、直列に接続してＱ倍の電圧を出力する工程とを繰り返す。これにより、入力電圧をＱ倍に昇圧する。この回路における出力電圧Ｖoutは、パワースイッチＳi,jによる損失を無視した場合には、次式(１)により表わされる。

Figure 2006020412
上式（１）において、パラメータＰ，Ｑは、パワースイッチＳi,jを駆動するためのクロックパルスφi,jのタイミングによって決定される。上式（１）から分かるように、直並列形のスイッチトキャパシタ電源回路は、入力電圧Ｖinを整数倍に昇圧または降圧することができる。同回路は（４Ｎ−１）個のパワースイッチと（Ｎ＋１）個のキャパシタにより構成されている。 In such a configuration, for example, as shown in FIG. 40, each power is generated by two-phase clock pulses φi, j (i = 1, 2, 3, 4, j = 1, 2,..., N). The switch Si, j is driven to obtain an output voltage Vout obtained by stepping up and down the input voltage Vin. That is, in the case of the step-down operation, the first and third power switches S3, j, S2, j are turned on, and the series connected P stage (Pε {1,2,., N} capacitors C1˜ By applying the input voltage Vin to Cp, the step of accumulating 1 / P voltage of the input voltage Vin in each of the capacitors C1 to Cp, and the P capacitors C1 to Cp are connected to the second and fourth power switches. By turning on S1, j, S4, j, the input voltage is stepped down to 1 / P times by repeating the process of connecting in parallel and outputting the voltage of 1 / P times. In this case, by turning on the first and second power switches S3, j, S1, j, the step of accumulating the input voltage Vin in the Q capacitors connected in parallel, By turning on the third and fourth power switches S2, j, S4, j, The output voltage Vout in this circuit is increased when the loss due to the power switch Si, j is ignored. It is represented by the following formula (1).
Figure 2006020412
 In the above equation (1), the parameters P and Q are determined by the timing of the clock pulse φi, j for driving the power switch Si, j. As can be seen from the above equation (1), the series-parallel type switched capacitor power supply circuit can step up or step down the input voltage Vin by an integral multiple. The circuit is composed of (4N-1) power switches and (N + 1) capacitors.

一方、図４１には、文献２，３，５によるディクソン形のスイッチトキャパシタ電源回路が示されている。この図において、キャパシタＣ1〜ＣNは、パワースイッチＳ5,1〜Ｓ5,N+1を介して並列接続されている。この回路の一方端のパワースイッチＳ5,1に入力電圧Ｖinが印加自在に接続され、他方端のパワースイッチＳ5,N+1に出力回路２が接続されている。また、奇数番目のキャパシタＣ1，Ｃ3．．．の他方の端子には、２個のインバータIN1,2を介して所定のクロックパルスφin が供給され、偶数番目のキャパシタＣ2，Ｃ4．．．にはインバータIN3を介してクロックパルスφin（バー）がそれぞれ供給される。クロックパルスφinおよびこれを反転したクロックパルスφin（バー）は、キャパシタＣ1〜ＣNと同様のタイミングによりパワースイッチＳ5,1〜Ｓ5,N+1に供給される。   On the other hand, FIG. 41 shows a Dickson-type switched capacitor power supply circuit according to documents 2, 3, and 5. In this figure, capacitors C1 to CN are connected in parallel via power switches S5,1 to S5, N + 1. An input voltage Vin is connected to the power switch S5,1 at one end of the circuit so as to be freely applied, and the output circuit 2 is connected to the power switch S5, N + 1 at the other end. Also, odd-numbered capacitors C1, C3. . . Is supplied with a predetermined clock pulse φin through two inverters IN1,2, and the even-numbered capacitors C2, C4. . . Is supplied with a clock pulse φin (bar) via an inverter IN3. The clock pulse φin and the inverted clock pulse φin (bar) are supplied to the power switches S5, 1 to S5, N + 1 at the same timing as the capacitors C1 to CN.

このような構成において、たとえば図４２に示すように、２相のクロックパルスφinが供給されると、そのタイミングにおいて、隣り合うキャパシタＣ1〜ＣN同士がパワースイッチＳ5,1〜Ｓ5,N+１を介して並列に接続される。ただし、キャパシタＣ1については、入力電圧ＶinまたはキャパシタＣ2のいずれかと並列接続される。この際、それぞれのキャパシタＣ1〜ＣNの他方の端子にはインバータIN1,2,3を介して、振幅Ｖinのクロックパルスφinが供給されているので、入力側のキャパシタから出力側のキャパシタに向けて順番にＶinだけ高い電圧がバケツリレーされて伝送される。したがって、この回路の出力電圧は、パワースイッチＳ5,1〜Ｓ5,N+1による損失を無視した場合には、次式（２）により表わされる。

Figure 2006020412
上式（２）から分かるように、ディクソン形のスイッチトキャパシタ電源回路は、入力電圧を整数倍の電圧に昇圧することができる。同回路は、Ｎ＋１個のパワースイッチとＮ＋１個のキャパシタにより構成される。 In such a configuration, for example, as shown in FIG. 42, when a two-phase clock pulse φin is supplied, adjacent capacitors C1 to CN switch power switches S5, 1 to S5, N + 1 at that timing. Connected in parallel. However, the capacitor C1 is connected in parallel with either the input voltage Vin or the capacitor C2. At this time, the other terminal of each of the capacitors C1 to CN is supplied with the clock pulse φin having the amplitude Vin through the inverters IN1, 2, and 3, so that the capacitor on the input side is directed to the capacitor on the output side. In sequence, a voltage higher by Vin is bucket-relayed and transmitted. Therefore, the output voltage of this circuit is expressed by the following equation (2) when the loss due to the power switches S5,1 to S5, N + 1 is ignored.
Figure 2006020412
 As can be seen from the above equation (2), the Dixon-type switched capacitor power supply circuit can boost the input voltage to an integral multiple of the voltage. The circuit is composed of N + 1 power switches and N + 1 capacitors.

他方、図４３には、文献４によるリング形のスイッチトキャパシタ電源回路が示されている。この図において、キャパシタＣ1〜ＣNは、第１のパワースイッチＳ6,j（ｊ＝１，２，３，．．．Ｎ）と交互にかつ直列に接続され、その一方端のパワースイッチＳ6,１と他方端のキャパシタＣNとが接続されてループ回路を形成している。キャパシタＣ1〜ＣNのそれぞれ一方の端子は、第２のパワースイッチＳ7,j（ｊ＝１，２，３．．．N）が接続されて、接地自在となっている。キャパシタＣ1〜ＣNの他方の端子には、第３のパワースイッチＳ8,j（ｊ＝１，２，３．．．Ｎ）がそれぞれ接続されて、入力電圧Ｖinが印加自在となっている。さらに、キャパシタＣ1〜ＣNの他方の端子は、第４のパワースイッチＳ9,j（ｊ＝１，２，３．．．Ｎ）を介して出力回路２に接続されている。   On the other hand, FIG. 43 shows a ring-shaped switched capacitor power supply circuit according to Document 4. In this figure, capacitors C1 to CN are alternately and in series connected to the first power switch S6, j (j = 1, 2, 3,... N), and the power switch S6,1 at one end thereof. And a capacitor CN at the other end are connected to form a loop circuit. One terminal of each of the capacitors C1 to CN is connected to a second power switch S7, j (j = 1, 2, 3,... N) and can be grounded. Third power switches S8, j (j = 1, 2, 3,... N) are connected to the other terminals of the capacitors C1 to CN, respectively, so that the input voltage Vin can be applied freely. Further, the other terminals of the capacitors C1 to CN are connected to the output circuit 2 via the fourth power switch S9, j (j = 1, 2, 3... N).

このような構成において、たとえば図４４に示すように、第１および第２のパワースイッチＳ6,j，Ｓ7,jは、Ｎ相のクロックパルスφ6,j，φ7,jにより駆動される。第３および第４のパワースイッチＳ8,j，Ｓ9,jは、クロックパルスφ7,jの位相を巡回的にずらしたクロックパルスによって駆動される。その結果、出力電圧Ｖoutは、パワースイッチＳi,jによる損失を無視した場合には、次式（３）により表わされる。

Figure 2006020412
上式（３）において、Ｐ，Ｑはキャパシタの数によって決まるパラメータであり、Ｐ∈{1,2,...,N}，Ｑ∈{1,2,...,N}をそれぞれ満たす。パラメータＰとＱは、それぞれ入力端子と出力端子に直列に接続されるキャパシタの数を示しており、第３または第４のパワースイッチＳ8,j，Ｓ9,jを駆動するためのクロックパルスのタイミングによって、それぞれ決定される。上式（３）から分かるように、リング形のスイッチトキャパシタ電源回路は、入力電圧を任意の電圧に昇圧および降圧することができる。同回路は、４Ｎ個のパワースイッチとＮ＋１個のキャパシタにより構成されている。
“新しいスイッチトキャパシタ変成器とその解析”（信学論（Ａ）、vol.J64-A,no.2,pp,145-152,Feb.1981（井上高宏、上野文男、大田一郎））。 S.C.Lee and S.H.Lee: “A low-ripple switched-capacitor DC-DC up converter for low-voltage applications,” Trans. of IEICE, Electron., vol.E84-C, no.8, pp.1100-1103, Aug. 2001. K.Min and J.Ahn, “CMOS charge pumps using cross-coupled charge transfer switches with improved voltage pumping gain and low gate-oxide stress for low-voltage memory circuits,” Trans. of IEICE, Electron., vol.E85-C, no.1, pp.225-229,Jan. 2002. N.Hara, I.Oota, I.Harada, and F.Ueno, “Programmable ring type switched-capacitor DC-DC converters,” Trans. Of IEEJ, vol.J82-C-II, no.2,pp.56-68, Feb. 1999. H.San, H.Kobayashi, T.Myono, T.Iijima, and N.Kuroiwa, “Highly-efficient low-voltage-operation charge pump circuits using boot-strapped gate transfer switches,” Trans. of IEEJ, vol.120-C, no.10, pp.1339-1345, Oct. 2000. In such a configuration, for example, as shown in FIG. 44, the first and second power switches S6, j, S7, j are driven by N-phase clock pulses φ6, j, φ7, j. The third and fourth power switches S8, j, S9, j are driven by clock pulses in which the phase of the clock pulse φ7, j is cyclically shifted. As a result, the output voltage Vout is expressed by the following expression (3) when the loss due to the power switch Si, j is ignored.
Figure 2006020412
 In the above equation (3), P and Q are parameters determined by the number of capacitors, and satisfy P∈ {1,2, ..., N} and Q∈ {1,2, ..., N}, respectively. . The parameters P and Q indicate the number of capacitors connected in series to the input terminal and the output terminal, respectively, and the timing of the clock pulse for driving the third or fourth power switch S8, j, S9, j. Respectively. As can be seen from the above equation (3), the ring-type switched capacitor power supply circuit can step up and down the input voltage to an arbitrary voltage. The circuit is composed of 4N power switches and N + 1 capacitors.
“New switched capacitor transformer and its analysis” (Science theory (A), vol.J64-A, no.2, pp, 145-152, Feb.1981 (Takahiro Inoue, Fumio Ueno, Ichiro Ota)). SCLee and SHLee: “A low-ripple switched-capacitor DC-DC up converter for low-voltage applications,” Trans. Of IEICE, Electron., Vol.E84-C, no.8, pp.1100-1103, Aug. 2001. K.Min and J.Ahn, “CMOS charge pumps using cross-coupled charge transfer switches with improved voltage pumping gain and low gate-oxide stress for low-voltage memory circuits,” Trans. Of IEICE, Electron., Vol.E85- C, no.1, pp.225-229, Jan. 2002. N.Hara, I.Oota, I.Harada, and F.Ueno, “Programmable ring type switched-capacitor DC-DC converters,” Trans. Of IEEJ, vol.J82-C-II, no.2, pp.56 -68, Feb. 1999. H. San, H. Kobayashi, T. Myono, T. Iijima, and N. Kuroiwa, “Highly-efficient low-voltage-operation charge pump circuits using boot-strapped gate transfer switches,” Trans. Of IEEJ, vol.120 -C, no.10, pp.1339-1345, Oct. 2000.

しかしながら、上述した従来の技術では、たとえば文献１の直並列形の電源回路では、入力電圧Ｖinの整数倍（Ｑ倍）または整数分の１倍（１／Ｐ倍）の出力電圧Ｖoutを得る構成であるので、たとえば携帯電話などの電源において、約3.6Vのリチウムバッテリの電圧を約2.4Vまたは約5.0Ｖに変換する場合など、整数倍または整数分の１倍以外の変換が必要な場合に対応することが難しいという問題があった。同様に、文献２，３，５のディクソン形の回路では、入力電圧Ｖinの整数倍(Ｎ倍)の出力電圧Ｖoutを得る構成であるので、直並列形と同様に、入力電圧の整数倍以外のものへの対応が難しいという問題があった。   However, in the conventional technique described above, for example, in the serial-parallel power supply circuit disclosed in Document 1, an output voltage Vout that is an integral multiple (Q times) or an integral multiple (1 / P times) of the input voltage Vin is obtained. Therefore, for example, when converting the voltage of a lithium battery of about 3.6V to about 2.4V or about 5.0V in a power source of a mobile phone or the like, when conversion other than an integral multiple or a fraction of an integral number is required There was a problem that it was difficult to deal with. Similarly, since the Dixon type circuits of Documents 2, 3, and 5 are configured to obtain an output voltage Vout that is an integer multiple (N times) of the input voltage Vin, other than an integer multiple of the input voltage, as in the series-parallel type. There was a problem that it was difficult to deal with things.

一方、文献４のリング形の回路では、入力電圧ＶinのＱ／Ｐ倍の出力電圧Ｖoutを得るために、Ｎ個のキャパシタＣ1〜ＣNに対して４Ｎ個のパワースイッチＳi,jを必要とするので、回路規模が大となり、さらに小型化を図った機器に適用する場合など、不利になるなどの問題があった。また、リング形の回路では、パワースイッチＳi,jを制御する際にＮ相のクロックパルスφi,jを必要とするので、その制御が複雑であるなどの問題があった。   On the other hand, the ring-type circuit of Document 4 requires 4N power switches Si, j for N capacitors C1 to CN in order to obtain an output voltage Vout that is Q / P times the input voltage Vin. Therefore, there is a problem that the circuit scale becomes large, which is disadvantageous when applied to a device that is further downsized. Further, the ring-type circuit has a problem that the control is complicated because the N-phase clock pulse φi, j is required when controlling the power switch Si, j.

ところで、スイッチトキャパシタ電源回路の変換効率を高めるために、パワースイッチＳi,jのオン抵抗を下げるドライバ回路が適用される。その場合、パワースイッチのゲート端子に入力電圧よりも大きな電圧を印加することによりパワースイッチのオン抵抗を下げるスイッチ駆動回路が知られている。たとえば，文献５には、図４５に示すように、入力電圧Ｖinの２倍の電圧を生成するブロック４と、その電圧を利用することによりブートストラップ内のキャパシタをパワースイッチＳi,jのゲートソース間に挿入するブロック６とにより構成されている。しかしながら、この回路は、図４５に示すように、３個のキャパシタと１１個のＭＯＳＦＥＴが必要となり、スイッチ駆動の付加回路としては、そのＭＯＳＦＥＴに比べてサイズの大きいキャパシタの数が問題となり、３個のキャパシタを含む駆動回路では回路規模が大となる問題があった。   By the way, in order to increase the conversion efficiency of the switched capacitor power supply circuit, a driver circuit that reduces the on-resistance of the power switch Si, j is applied. In that case, a switch drive circuit is known that lowers the on-resistance of the power switch by applying a voltage larger than the input voltage to the gate terminal of the power switch. For example, in Document 5, as shown in FIG. 45, a block 4 that generates a voltage twice as large as the input voltage Vin, and a capacitor in the bootstrap is used as the gate source of the power switch Si, j by using the voltage. And a block 6 inserted between them. However, as shown in FIG. 45, this circuit requires three capacitors and 11 MOSFETs. As an additional circuit for switch driving, the number of capacitors larger than that of the MOSFETs becomes a problem. A drive circuit including a single capacitor has a problem that the circuit scale becomes large.

本発明は、上記のような課題に鑑みてなされたものであり、入力電圧を整数倍または整数分の１倍以外の任意の値に昇圧または降圧した出力電圧を得ることができ、かつ、リング形の回路よりも回路規模を小とすることができるスイッチトキャパシタ電源回路を提供することを目的とする。また、本発明の他の目的は、パワースイッチを有効に駆動することができ、かつ回路規模の削減を図ることができるスイッチトキャパシタ電源回路におけるスイッチ駆動回路を提供することを目的とする。   The present invention has been made in view of the above problems, and can obtain an output voltage obtained by stepping up or down an input voltage to an arbitrary value other than an integral multiple or a fraction of an integer, and a ring. An object of the present invention is to provide a switched-capacitor power supply circuit that can be made smaller in circuit scale than a circuit of a type. Another object of the present invention is to provide a switch drive circuit in a switched capacitor power supply circuit that can effectively drive a power switch and can reduce the circuit scale.

本発明によるスイッチトキャパシタ電源回路は、上述の課題を解決するために、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、複数の第１のスイッチング手段（Ｓ11,,j）と複数のキャパシタ（Ｃ1〜ＣN）が交互に接続されて、第１のスイッチングを介してキャパシタの直列回路が形成自在に設けられ、キャパシタのそれぞれ一方の端子が複数の第２のスイッチング手段（Ｓ12,j）を介してそれぞれ接地自在に設けられ、かつ、キャパシタのそれぞれ他方の端子が複数の第３のスイッチング手段（Ｓ13,j）を介して他のキャパシタの他方の端子とそれぞれ接続自在に設けられて、第２および第３のスイッチング手段を介してキャパシタの並列回路が形成自在に設けられたスイッチトキャパシタ電源回路から構成される。これによって、第１ないし第３のスイッチング手段をそれぞれ２相のクロックにより交互に駆動して、キャパシタを直列または並列に切り替えて入力電圧を昇圧または降圧する。   In order to solve the above-described problem, a switched capacitor power supply circuit according to the present invention is a switched capacitor power supply circuit that obtains a desired output voltage by charging and discharging a plurality of capacitors with a predetermined input voltage via a plurality of switching means. A plurality of first switching means (S11,...) And a plurality of capacitors (C1 to CN) are alternately connected to form a series circuit of capacitors via the first switching. One terminal is provided so as to be groundable via a plurality of second switching means (S12, j), and the other terminal of the capacitor is provided via a plurality of third switching means (S13, j). A parallel circuit of the capacitors is provided via the second and third switching means so as to be connectable to the other terminals of the other capacitors. Composed of switched capacitor power supply circuit provided freely formed. Accordingly, the first to third switching means are alternately driven by the two-phase clocks, and the capacitors are switched in series or in parallel to increase or decrease the input voltage.

この場合、直列回路の一方端の第１のスイッチング手段が入力端子（Ｖin）または出力回路（２）に切替自在な切替手段（１０）を介して接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して出力回路（２）または入力端子（Ｖin）に切替自在な切替手段（１０）を介して接続されるとよい。これによって、降圧する場合は、切替手段により第１のスイッチング手段を入力端子に接続し、第４のスイッチング手段（Ｓ14,1）を出力回路に接続して、降圧出力を得る。昇圧する場合には、切替手段を切り替えて、第１のスイッチング手段を出力回路に接続し、第４のスイッチング手段を入力端子に接続して昇圧出力を得ることができる。   In this case, the first switching means at one end of the series circuit is connected to the input terminal (Vin) or the output circuit (2) via the switchable switching means (10), and one of the terminals of the capacitor is connected The output circuit (2) or the input terminal (Vin) may be connected to the output circuit (2) or the input terminal (Vin) via the fourth switching means. Thus, when the voltage is stepped down, the first switching means is connected to the input terminal by the switching means, and the fourth switching means (S14, 1) is connected to the output circuit to obtain a step-down output. In the case of boosting, the switching means can be switched to connect the first switching means to the output circuit and connect the fourth switching means to the input terminal to obtain a boosted output.

また、直列回路の一方端の第１のスイッチング手段が入力端子に接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して出力回路に接続されていることにより、降圧専用の回路を得る。   In addition, the first switching means at one end of the series circuit is connected to the input terminal, and one of the terminals of the capacitor is connected to the output circuit via the fourth switching means, so Get the circuit.

さらに、直列回路の一方端の第１のスイッチング手段が出力回路に接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して入力端子に接続されているとよい。これにより、昇圧専用の回路とし得る。   Furthermore, the first switching means at one end of the series circuit may be connected to the output circuit, and one of the terminals of the capacitor may be connected to the input terminal via the fourth switching means. Thereby, a circuit dedicated to boosting can be obtained.

一方、本発明によるスイッチトキャパシタ電源回路は、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、複数の第１のスイッチング手段（Ｓ11,j）と複数のキャパシタ（Ｃ1〜ＣN）が交互に接続されて、第１のスイッチングを介してキャパシタの直列回路が形成自在に設けられ、キャパシタの一方の端子が複数の第２のスイッチング手段（Ｓi6,j）を介して他のキャパシタの一方の端子に接続自在に設けられ、かつ、キャパシタの他方の端子が複数の第３のスイッチング手段（Ｓi7,j）を介して他のキャパシタの他方の端子に接続自在に設けられて、第１ないし第３のスイッチング手段を介して少なくとも１以上の並列回路とこれに接続する直列回路とが形成自在に設けられて構成される。これによって、第１ないし第３のスイッチング手段を駆動して、任意のキャパシタの直並列回路を形成し、所望の降圧出力を得る。   On the other hand, the switched capacitor power supply circuit according to the present invention includes a plurality of first switching means in a switched capacitor power supply circuit that obtains a desired output voltage by charging / discharging a plurality of capacitors with a predetermined input voltage via a plurality of switching means. (S11, j) and a plurality of capacitors (C1 to CN) are alternately connected so that a series circuit of capacitors can be formed through the first switching, and one terminal of the capacitor has a plurality of second terminals. Connected to one terminal of another capacitor via switching means (Si6, j), and the other terminal of the capacitor is connected to another capacitor via a plurality of third switching means (Si7, j) Is connected to the other terminal of at least one parallel circuit via the first to third switching means and the series circuit connected to the at least one parallel circuit. Doo is configured provided freely formed. Thus, the first to third switching means are driven to form a series-parallel circuit of arbitrary capacitors, and a desired step-down output is obtained.

この場合、直列回路の一方端の第１のスイッチング手段が入力端子に接続され、キャパシタの一方の端子が第４のスイッチング手段を介して、または第２もしくは第３のスイッチング手段および第４のスイッチング手段を介して出力回路に接続されて構成してもよく、これにより、降圧専用の回路を形成する。   In this case, the first switching means at one end of the series circuit is connected to the input terminal, and one terminal of the capacitor is connected via the fourth switching means, or the second or third switching means and the fourth switching means. It may be configured to be connected to the output circuit through a means, thereby forming a circuit dedicated for step-down.

また、以上の回路における第１ないし第４のスイッチング手段は、それぞれＭＯＳＦＥＴにより形成されていると有利である。   Further, it is advantageous that the first to fourth switching means in the above circuit are each formed of a MOSFET.

他方、本発明によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路は、入力電圧を反転するインバータ（２０）と、インバータ出力に基づいて前記スイッチング手段のゲート−ソース間の電圧をそれぞれ制御する駆動手段（３０）とを含み、駆動手段は、インバータの出力がローの状態でオンとなり、ハイの状態でオフとなる第４、第５および第７のスイッチング手段（Ｍ４，Ｍ５，Ｍ７）と、インバータの出力がローの状態でオフとなり、ハイの状態でオンとなる第３および第６のスイッチング手段（Ｍ３，Ｍ６）と。第５および第７のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して所望の容量を充電するキャパシタであって、第３および第６のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して前記スイッチング手段のゲートに、充電した容量に相当する電圧に前記スイッチング手段のソース電圧を加えた電圧を印加するキャパシタ（Ｃｂ）とを含む構成である。これによって、有効に出力電圧の変換効率を高め得る。   On the other hand, the switch drive circuit applied to the switched capacitor power supply circuit according to the present invention comprises an inverter (20) for inverting the input voltage and a drive means for controlling the gate-source voltage of the switching means based on the inverter output. (30), and the driving means is turned on when the output of the inverter is low, and is turned off when the output of the inverter is high, and the fourth, fifth and seventh switching means (M4, M5, M7) and the inverter The third and sixth switching means (M3, M6), which are turned off when the output of the transistor is low and turned on when the output is high. When the fifth and seventh switching means are turned on, the capacitors are charged with a desired capacity via these switching means, and when the third and sixth switching means are turned on, A capacitor (Cb) for applying a voltage obtained by adding the source voltage of the switching means to the voltage corresponding to the charged capacity is provided to the gate of the switching means via these switching means. This can effectively increase the conversion efficiency of the output voltage.

本発明のスイッチトキャパシタ電源回路によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、複数の第１のスイッチング手段と複数のキャパシタが交互に接続されて、第１のスイッチングを介してキャパシタの直列回路が形成自在に設けられ、キャパシタのそれぞれ一方の端子が複数の第２のスイッチング手段を介してそれぞれ接地自在に設けられ、かつ、キャパシタのそれぞれ他方の端子が複数の第３のスイッチング手段を介して他のキャパシタの他方の端子とそれぞれ接続自在に設けられて、第２および第３のスイッチング手段を介してキャパシタの並列回路が形成自在に設けられているので、第１ないし第３のスイッチング手段をそれぞれ２相のクロックにより交互に駆動して、キャパシタを直列または並列に切り替えて入力電圧を昇圧または降圧することができる。したがって、簡単な制御により所望の昇圧または降圧した出力電圧を得ることができる。また、リング形の回路に比較してスイッチング手段の数をほぼキャパシタの数に相当する数分削減することができ、その回路規模を大幅に小とすることができるなどの効果を奏する。   According to the switched capacitor power supply circuit of the present invention, in the switched capacitor power supply circuit that obtains a desired output voltage by charging / discharging a plurality of capacitors with a predetermined input voltage via the plurality of switching means, a plurality of first switching means And a plurality of capacitors are alternately connected so that a series circuit of capacitors can be formed via the first switching, and one terminal of each capacitor can be grounded via the plurality of second switching means. And the other terminal of the capacitor is provided so as to be freely connectable to the other terminal of the other capacitor via a plurality of third switching means, and the capacitor is provided via the second and third switching means. Since the parallel circuit is formed freely, the first to third switching means are provided. Driven alternately by the clock of respectively two phases can be raised or lowered the input voltage by switching a capacitor in series or in parallel. Therefore, a desired step-up or step-down output voltage can be obtained by simple control. In addition, the number of switching means can be reduced by a number corresponding to the number of capacitors, compared with a ring circuit, and the circuit scale can be greatly reduced.

本発明の請求項２に係るスイッチトキャパシタ電源回路によれば、直列回路の一方端の第１のスイッチング手段が入力端子または出力回路に切替自在な切替手段を介して接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して出力回路または入力端子に切替自在な切替手段を介して接続されているので、降圧する場合は、切替手段により第１のスイッチング手段を入力端子に接続し、第４のスイッチング手段を出力回路に接続して、降圧出力を得ることができる。さらに、昇圧する場合には、切替手段を切り替えて、第１のスイッチング手段を出力回路に接続し、第４のスイッチング手段を入力端子に接続して昇圧出力を得ることができる。したがって、入力電圧を昇圧および降圧して任意の出力を必要とする機器に有効に適用することができる。   According to the switched capacitor power supply circuit according to claim 2 of the present invention, the first switching means at one end of the series circuit is connected to the input terminal or the output circuit via the switchable switching means, and either of the capacitors Since one terminal is connected to the output circuit or the input terminal via the fourth switching means via the switchable switching means, when the voltage is stepped down, the first switching means is connected to the input terminal by the switching means. Then, the fourth switching means can be connected to the output circuit to obtain a step-down output. Further, when boosting, the switching means can be switched, the first switching means can be connected to the output circuit, and the fourth switching means can be connected to the input terminal to obtain a boosted output. Therefore, the present invention can be effectively applied to devices that require an arbitrary output by stepping up and down the input voltage.

本発明の請求項３に係るスイッチトキャパシタ電源回路によれば、直列回路の一方端の第１のスイッチング手段が入力端子に接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して出力回路に接続されているので、任意の降圧した出力電圧を必要とする機器に有効に適用することができる。   According to the switched capacitor power supply circuit according to claim 3 of the present invention, the first switching means at one end of the series circuit is connected to the input terminal, and one of the terminals of the capacitor is connected to the fourth switching means. Since it is connected to the output circuit, it can be effectively applied to a device that requires an arbitrarily stepped down output voltage.

本発明の請求項４に係るスイッチトキャパシタ電源回路によれば、直列回路の一方端の第１のスイッチング手段が出力回路に接続され、キャパシタのいずれかの一方の端子が第４のスイッチング手段を介して入力端子に接続されているので、任意の昇圧した出力電圧を必要とする機器に有効に適用することができる。   According to the switched capacitor power supply circuit of the fourth aspect of the present invention, the first switching means at one end of the series circuit is connected to the output circuit, and one of the terminals of the capacitor is connected to the fourth switching means. Therefore, the present invention can be effectively applied to a device that requires an arbitrarily boosted output voltage.

本発明の請求項５に係るスイッチトキャパシタ電源回路によれば、所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、複数の第１のスイッチング手段と複数のキャパシタが交互に接続されて、第１のスイッチングを介してキャパシタの直列回路が形成自在に設けられ、キャパシタの一方の端子が複数の第２のスイッチング手段を介して他のキャパシタの一方の端子に接続自在に設けられ、かつ、キャパシタの他方の端子が複数の第３のスイッチング手段を介して他のキャパシタの他方の端子に接続自在に設けられているので、第１ないし第３のスイッチング手段を駆動して、任意のキャパシタの直並列回路を形成して、所望の降圧出力を得ることができる。さらに、キャパシタの直並列回路の組み合わせによる電圧変換において、出力に常に所望の電圧が供給されて、出力電圧のリプルを低減することができるなどの優れた効果を奏する。   According to the switched capacitor power supply circuit according to claim 5 of the present invention, in the switched capacitor power supply circuit that obtains a desired output voltage by charging / discharging a plurality of capacitors with a predetermined input voltage via a plurality of switching means, The first switching means and the plurality of capacitors are alternately connected, and a series circuit of the capacitors is formed via the first switching, and one terminal of the capacitor is connected via the plurality of second switching means. Since the other terminal of the capacitor is provided to be connectable to one terminal of the other capacitor and the other terminal of the other capacitor is provided to be connectable to the other terminal via the plurality of third switching means. Driving the first to third switching means to form a series-parallel circuit of arbitrary capacitors to obtain a desired step-down output It can be. Further, in the voltage conversion by the combination of the series-parallel circuit of the capacitors, there is an excellent effect that a desired voltage is always supplied to the output and the ripple of the output voltage can be reduced.

本発明の請求項６に係るスイッチトキャパシタ電源回路によれば、直列回路の一方端の第１のスイッチング手段が入力端子に接続され、キャパシタの一方の端子が第４のスイッチング手段を介して、または第２もしくは第３のスイッチング手段および第４のスイッチング手段を介して出力回路に接続されているので、降圧した出力電圧の種類を多く必要とする機器などに有効に適用することができる。   According to the switched capacitor power supply circuit according to claim 6 of the present invention, the first switching means at one end of the series circuit is connected to the input terminal, and one terminal of the capacitor is connected via the fourth switching means, or Since it is connected to the output circuit via the second or third switching means and the fourth switching means, it can be effectively applied to devices that require many types of stepped down output voltages.

本発明の請求項７に係るスイッチトキャパシタ電源回路によれば、第１ないし第４のスイッチング手段は、それぞれＭＯＳＦＥＴにより形成されているので、集積化に有利であり、かつ損失の低減を図ることができる。   According to the switched capacitor power supply circuit of the seventh aspect of the present invention, the first to fourth switching means are each formed of the MOSFET, which is advantageous for integration and can reduce loss. it can.

本発明の請求項８に係るスイッチトキャパシタ電源回路におけるスイッチ駆動回路によれば、入力電圧に応動するクロックパルスを反転するインバータと、インバータ出力に基づいて前記スイッチング手段のゲート−ソース間の電圧をそれぞれ制御する駆動手段とを含み、駆動手段は、インバータの出力がローの状態でオンとなり、ハイの状態でオフとなる第４、第５および第７のスイッチング手段と、インバータの出力がローの状態でオフとなり、ハイの状態でオンとなる第３および第６のスイッチング手段と。第５および第７のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して所望の容量を充電するキャパシタであって、第３および第６のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して前記スイッチング手段のゲートに、充電した容量に相当する電圧に前記スイッチング手段のソース電圧を加えた電圧を印加するキャパシタとを含むので、少ない素子数で有効に出力電圧の変換効率を高めることができる。特に、１個のキャパシタを含む駆動回路により実現することができ、その回路規模を大幅に削減することができるなどの効果を奏する。   According to the switch drive circuit in the switched capacitor power supply circuit according to claim 8 of the present invention, the inverter that inverts the clock pulse that responds to the input voltage, and the gate-source voltage of the switching means based on the inverter output, respectively. Driving means for controlling, wherein the driving means is turned on when the output of the inverter is low and is turned off when the output of the inverter is high, and the fourth, fifth and seventh switching means, and the output of the inverter is low. Third and sixth switching means which are turned off at high and turned on in high state. When the fifth and seventh switching means are turned on, the capacitors are charged with a desired capacity via these switching means, and when the third and sixth switching means are turned on, A capacitor for applying a voltage obtained by adding the source voltage of the switching means to the voltage corresponding to the charged capacity is applied to the gate of the switching means via these switching means, so that the output voltage can be effectively reduced with a small number of elements. Conversion efficiency can be increased. In particular, it can be realized by a driving circuit including one capacitor, and the circuit scale can be greatly reduced.

本発明は、携帯電話等の電子機器の電源回路として適用されるスイッチトキャパシタ電源回路およびそのスイッチ駆動回路に関するものであり、以下、まずスイッチトキャパシタ電源回路の実施の形態について説明する。   The present invention relates to a switched capacitor power supply circuit applied as a power supply circuit of an electronic device such as a mobile phone and a switch driving circuit thereof. First, an embodiment of the switched capacitor power supply circuit will be described below.

図１には、本発明によるスイッチトキャパシタ電源回路の第１の実施形態が示されている。本実施形態によるスイッチトキャパシタ電源回路は、所定の入力電圧Ｖinを所望の出力電圧Ｖoutに昇圧または降圧して出力する電源回路であり、本実施形態では、図１に示すように、本実施形態特有の電荷平均形の回路により形成されている。特に、本実施形態では第１のパワースイッチＳ11,j(j=1,2,3,...,N)の駆動によるキャパシタＣ1〜ＣNの直列回路と、第２および第３のパワースイッチS12,j，S13,jの駆動によるキャパシタＣ1〜ＣNの並列回路を形成自在に設けた点と、昇圧時または降圧時のいずれか一方に切り替える切替回路１０を有する点が主な特徴点である。   FIG. 1 shows a first embodiment of a switched capacitor power supply circuit according to the present invention. The switched capacitor power supply circuit according to the present embodiment is a power supply circuit that outputs a predetermined input voltage Vin by stepping up or down to a desired output voltage Vout. In this embodiment, as shown in FIG. The charge average circuit is formed. In particular, in the present embodiment, a series circuit of capacitors C1 to CN driven by the first power switch S11, j (j = 1, 2, 3,..., N), and the second and third power switches S12. , j, S13, j are the main feature points in that a parallel circuit of capacitors C1 to CN by driving is provided and a switching circuit 10 for switching between boosting and stepping down is provided.

各部の詳細を説明すると、本実施形態によるスイッチトキャパシタ電源回路は、図１に示すように、キャパシタＣ1〜ＣNと第１のパワースイッチＳ11,jが交互に接続されており、第１のパワースイッチＳ11,jがそれぞれオンとされてキャパシタＣ1〜ＣNの直列回路が形成される。第１のパワースイッチＳ11,jは、ＭＯＳＦＥＴが適用されており、そのゲート端子の制御によりオン・オフされる半導体素子である。直列回路の一方端の第１のパワースイッチＳ11,1は、切替回路１０に接続されて、入力端子Ｖinまたは出力回路２に接続自在となっており、直列回路の他方端のキャパシタＣNは、接地されている。切替回路１０は、第１のパワースイッチＳ11,1と第４のパワースイッチＳ14,jを連動して、入力電圧Ｖinが印加される入力端子または出力回路２に選択的に切り替える切替えスイッチである。   The details of each part will be described. In the switched capacitor power supply circuit according to the present embodiment, as shown in FIG. 1, capacitors C1 to CN and first power switches S11, j are alternately connected. S11, j is turned on to form a series circuit of capacitors C1 to CN. The first power switch S11, j is a semiconductor element to which a MOSFET is applied and is turned on / off by control of its gate terminal. The first power switch S11,1 at one end of the series circuit is connected to the switching circuit 10 and can be freely connected to the input terminal Vin or the output circuit 2. The capacitor CN at the other end of the series circuit is connected to the ground. Has been. The switching circuit 10 is a switching switch that selectively switches the input power Vin to the input terminal or the output circuit 2 in conjunction with the first power switch S11,1 and the fourth power switch S14, j.

一方、キャパシタＣ1〜ＣN-1の他方の端子には、それぞれ第２のパワースイッチＳ12,jがそれぞれ接続されて、接地自在となっている。また、キャパシタＣ1〜ＣN-１の一方の端子は、それぞれ第３のパワースイッチＳ13,jを介して次段のキャパシタＣ2〜ＣNの一方の端子にそれぞれ接続自在となっている。本実施形態では、第２および第３のパワースイッチＳ12,j，Ｓ13,jは、第１のパワースイッチＳ11,jと同様にＭＯＳＦＥＴが適用されており、それぞれオンとなった際に、キャパシタＣ1〜ＣNの並列回路を形成する接続素子である。さらに、キャパシタＣ1〜ＣNのうちいずれかＱ番目のキャパシタＣq（q∈（1,2,3,...,N)の一方の端子には、第４のパワースイッチＳ14,1が接続されて、切替回路１０を介して入力端子Ｖinまたは出力回路２に接続自在となっている。キャパシタＣqの位置は、適用される機器に必要な変換出力に対応してあらかじめ選択されている。出力回路２は、キャパシタＣoと負荷抵抗Ｒｏの並列回路により形成されている。   On the other hand, second power switches S12, j are connected to the other terminals of the capacitors C1 to CN-1, respectively, so that they can be grounded. Further, one terminal of each of the capacitors C1 to CN-1 can be freely connected to one terminal of each of the capacitors C2 to CN of the next stage through the third power switch S13, j. In the present embodiment, MOSFETs are applied to the second and third power switches S12, j, S13, j in the same manner as the first power switch S11, j, and when each is turned on, the capacitor C1 A connection element forming a parallel circuit of .about.CN. Further, the fourth power switch S14,1 is connected to one terminal of any Qth capacitor Cq (q∈ (1,2,3, ..., N) among the capacitors C1 to CN. , And can be connected to the input terminal Vin or the output circuit 2 via the switching circuit 10. The position of the capacitor Cq is selected in advance according to the conversion output required for the device to be applied. Is formed by a parallel circuit of a capacitor Co and a load resistor Ro.

以上のような構成において、降圧する場合には、まず、切替回路１０を切り替えて、直列回路の一方端の第１のパワースイッチＳ11,1を入力端子Ｖin側に接続し、第４のパワースイッチＳ14,1を出力回路１０側に接続する。次に、図２に示すように、第１ないし第４のパワースイッチＳi,j(i=1,2,3,4,j=1,2,3,)を２相のクロックパルスφi,jにより駆動すると、図３および図４の回路が交互に形成されて降圧した出力を得る。すなわち、時間０〜Ｔにおいて、Ｐ番目の第２のパワースイッチＳ12,pを駆動するクロックパルスφ12,p、第１のパワースイッチＳ11,jを駆動するクロックパルスφ11,1〜φ11,pおよび第４のパワースイッチＳ14,jを駆動するクロックパルスφ14,1がそれぞれ"High"になると、それぞれのパワースイッチＳ12,p，Ｓ11,1〜Ｓ11,p，Ｓ14,1がオンとなる。これにより、図３に示すように、縦列接続されたＰ個のキャパシタＣ1〜Ｃpに入力電圧Ｖinを接続することにより、各キャパシタＣ1〜Ｃpに入力電圧の１／Ｐ(p∈{1,2,...,N})の電圧が蓄積される。このとき、第４のパワースイッチＳ14,1がＱ番目のキャパシタＣqの他方の端子に接続されているので、縦列接続されたキャパシタＣ1〜ＣpのうちＱ（≦Ｐ）個が出力回路１０に接続されて、Ｑ／Ｐ倍に入力電圧Ｖinを降圧した出力電圧Ｖoutが得られる。この際、出力負荷においてキャパシタＣｑの他方の端子からキャパシタＣ1〜Ｃpに蓄積されている電荷が消費されることになる。次に、時間ＴからＴｃにおいて、"High"であったクロックパルスφ12,p，φ11,1〜φ11,p，φ14,1が"Low"とされて、"Low"であった第２および第３のクロックパルスφ12,1〜φ12,p，φ13,1〜φ13,p-1が"High"になると、パワースイッチＳ12,p，Ｓ11,1〜Ｓ11,p，Ｓ14,1がオフとなり、パワースイッチＳ12,1〜Ｓ12,p、Ｓ13,1〜Ｓ13,p-1がオンとなって、図４に示すように、Ｐ個のキャパシタＣ1〜Ｃｐが並列に接続されることにより、各キャパシタＣ1〜Ｃｐにおける電荷が平均化される。つまり、この操作により各キャパシタＣ1〜Ｃpにおける電荷が均一に戻ることになる。以下、２相のクロックパルスφi,jによる周期Ｔｃの動作が繰り返されて、入力電圧Ｖi,jがＱ／Ｐ倍に降圧される。   In the above configuration, when the voltage is stepped down, first, the switching circuit 10 is switched, and the first power switch S11,1 at one end of the series circuit is connected to the input terminal Vin side, and the fourth power switch S14,1 is connected to the output circuit 10 side. Next, as shown in FIG. 2, the first to fourth power switches Si, j (i = 1, 2, 3, 4, j = 1, 2, 3, etc.) are changed to two-phase clock pulses φi, j. 3 are alternately formed to obtain a stepped down output. That is, at time 0 to T, the clock pulse φ12, p for driving the P-th second power switch S12, p, the clock pulse φ11,1 to φ11, p for driving the first power switch S11, j, and the first When the clock pulses φ14,1 for driving the four power switches S14, j become “High”, the power switches S12, p, S11,1 to S11, p, S14,1 are turned on. Thus, as shown in FIG. 3, by connecting the input voltage Vin to P capacitors C1 to Cp connected in cascade, the input voltage 1 / P (p∈ {1,2) is connected to each of the capacitors C1 to Cp. , ..., N}) is accumulated. At this time, since the fourth power switch S14,1 is connected to the other terminal of the Qth capacitor Cq, Q (≦ P) of the cascaded capacitors C1 to Cp are connected to the output circuit 10. Thus, an output voltage Vout obtained by stepping down the input voltage Vin by Q / P times is obtained. At this time, the electric charge accumulated in the capacitors C1 to Cp is consumed from the other terminal of the capacitor Cq in the output load. Next, from time T to Tc, the clock pulses φ12, p, φ11,1 to φ11, p, φ14,1 that are “High” are set to “Low”, and the second and second clock pulses φ12, p, φ14,1 are “Low”. When the three clock pulses φ12,1 to φ12, p, φ13,1 to φ13, p-1 become "High", the power switches S12, p, S11,1 to S11, p, S14,1 are turned off and the power The switches S12,1 to S12, p, S13,1 to S13, p-1 are turned on, and P capacitors C1 to Cp are connected in parallel as shown in FIG. The charge at ~ Cp is averaged. That is, this operation returns the charges in the capacitors C1 to Cp uniformly. Thereafter, the operation of the cycle Tc by the two-phase clock pulse φi, j is repeated, and the input voltage Vi, j is stepped down Q / P times.

次に、昇圧する場合には、切替回路１０を切り替えて、直列回路の一方端の第１のパワースイッチＳ11,1を出力回路２に接続し、第４のパワースイッチＳ14,1を入力端子Ｖinに接続する。次に、第１〜第４のパワースイッチＳi,jを図５に示すように、２相のクロックパルスφi,jにより駆動すると、図６および図７に示す回路が形成されて昇圧した出力電圧Ｖoutを得る。すなわち、時間０からＴにおいて、Ｑ番目の第２のパワースイッチＳ12,qへのクロックパルスφ12,q、第１のパワースイッチＳ11,1〜Ｓ11qへのクロックパルスφ11,1〜φ11,q、第４のパワースイッチＳ14,1へのクロックパルスφ14,1がそれぞれ"High"になると、それらのパワースイッチＳ12,q、Ｓ11,1〜Ｓ11,q，Ｓ14,1がそれぞれオンとなる。これにより、図６に示すように、縦列接続したＱ個のキャパシタのうちのＰ個に入力電圧Ｖinの１／Ｐ倍の電圧が蓄積される。このとき、縦列接続されたＱ個（≦Ｐ）のキャパシタＣ1〜Ｃｑを第４のパワースイッチＳ14,1を介して出力回路２に接続することにより、Ｑ／Ｐ倍に入力電圧Ｖinを昇圧した電圧を得る。次に、"High"であったクロックパルスφ12,q、Ｓ11,1〜Ｓ11,q、Ｓ14,1を"Low"として、クロックパルスφ12,1〜φ12,q、φ13,1〜φ13,q-1を"High"とすると、第２および第３のパワースイッチＳ12,1〜12,q，Ｓ13,1〜Ｓ13,q-1がそれぞれオンとなって、図７に示すように、入力電圧の１／Ｐ倍の電圧が蓄積されたＱ個のキャパシタＣ1〜Ｃｑが並列に接続されて、各キャパシタにおける電荷が平均化される。以下、２相のクロックパルスφi,jによる周期Ｔｃの動作が繰り返されて、入力電圧ＶinがＱ／Ｐ倍に昇圧される。   Next, when boosting, the switching circuit 10 is switched, the first power switch S11,1 at one end of the series circuit is connected to the output circuit 2, and the fourth power switch S14,1 is connected to the input terminal Vin. Connect to. Next, when the first to fourth power switches Si, j are driven by the two-phase clock pulses φi, j as shown in FIG. 5, the circuits shown in FIGS. 6 and 7 are formed to increase the output voltage. Get Vout. That is, from time 0 to T, the clock pulse φ12, q to the Qth second power switch S12, q, the clock pulse φ11,1 to φ11, q to the first power switch S11,1 to S11q, When the clock pulses φ14,1 to the four power switches S14,1 become “High”, the power switches S12, q, S11,1 to S11, q, S14,1 are turned on. As a result, as shown in FIG. 6, a voltage 1 / P times the input voltage Vin is accumulated in P of Q capacitors connected in cascade. At this time, the input voltage Vin is boosted by Q / P times by connecting Q capacitors (1 to C) connected in series to the output circuit 2 via the fourth power switches S14 and 1. Get voltage. Next, the clock pulses φ12, q, S11,1 to S11, q, S14,1 which were “High” are set to “Low”, and the clock pulses φ12,1 to φ12, q, φ13,1 to φ13, q− When 1 is set to “High”, the second and third power switches S12,1 to 12, q, S13,1 to S13, q-1 are respectively turned on, and as shown in FIG. Q capacitors C1 to Cq in which a voltage of 1 / P times is accumulated are connected in parallel, and the electric charge in each capacitor is averaged. Thereafter, the operation of the cycle Tc by the two-phase clock pulse φi, j is repeated, and the input voltage Vin is boosted Q / P times.

このように、本実施形態におけるスイッチトキャパシタ電源回路によれば、その出力電圧Ｖoutは、スイッチによる損失を無視した場合には次式（４）により表わされる。

Figure 2006020412
上式（４）から分かるように、リング形と同様に入力電圧Ｖinを任意の電圧に昇圧または降圧することができる。また、ディクソン形または直並列形と同様にクロックパルスの相数が２つであり、スイッチの制御が容易である。また、本実施例による回路を構成するためには、３Ｎ−１個のパワースイッチとＮ＋１個のコンデンサが必要である。これはリング形と比較してほぼＮ個のパワースイッチを削減することができる。 Thus, according to the switched capacitor power supply circuit in the present embodiment, the output voltage Vout is expressed by the following equation (4) when the loss due to the switch is ignored.
Figure 2006020412
 As can be seen from the above equation (4), the input voltage Vin can be boosted or stepped down to an arbitrary voltage as in the ring type. Further, the number of phases of the clock pulse is two as in the Dixon type or the series-parallel type, and the switch can be easily controlled. In addition, 3N-1 power switches and N + 1 capacitors are required to configure the circuit according to this embodiment. This can reduce approximately N power switches compared to the ring type.

次に、図８には、本発明によるスイッチトキャパシタ電源回路の第２の実施形態が示されている。この図において、上記実施形態と異なる点は、直列回路の一方端の第１のパワースイッチＳ11,１が入力端子Ｖinに直接接続され、第４のパワースイッチＳ14,1が出力回路１０に直接接続されている点である。すなわち、降圧動作専用に設けられて、上記実施形態における図２に示すクロックパルスφi,jにより制御され、図３および図４に示すように動作して、入力電圧Ｖinを降圧した出力電圧Ｖoutを得る。   Next, FIG. 8 shows a second embodiment of the switched capacitor power supply circuit according to the present invention. In this figure, the difference from the above embodiment is that the first power switch S11,1 at one end of the series circuit is directly connected to the input terminal Vin, and the fourth power switch S14,1 is directly connected to the output circuit 10. It is a point that has been. That is, it is provided exclusively for the step-down operation, is controlled by the clock pulse φi, j shown in FIG. 2 in the above embodiment, operates as shown in FIG. 3 and FIG. 4, and outputs the output voltage Vout obtained by stepping down the input voltage Vin. obtain.

次に、図９には、本発明によるスイッチトキャパシタ電源回路の第３の実施形態が示されている。この図において、上記実施形態と異なる点は、直列回路の一方端の第１のパワースイッチＳ11,1が出力回路２に接続され、第４のパワースイッチＳ14,1が入力端子Ｖinに接続されている点である。すなわち、昇圧専用に設けられて、上記実施形態の図５に示すクロックパルスφi,jと同様のクロックパルスφi,jにより制御されて、図６および図７に示すように動作して、入力電圧Ｖinを昇圧した出力電圧Ｖoutを得る。   Next, FIG. 9 shows a third embodiment of the switched capacitor power supply circuit according to the present invention. In this figure, the difference from the above embodiment is that the first power switch S11,1 at one end of the series circuit is connected to the output circuit 2, and the fourth power switch S14,1 is connected to the input terminal Vin. It is a point. That is, it is provided exclusively for boosting, is controlled by a clock pulse φi, j similar to the clock pulse φi, j shown in FIG. 5 of the above embodiment, and operates as shown in FIGS. An output voltage Vout obtained by boosting Vin is obtained.

以上のように第２、第３の実施形態によるスイッチトキャパシタ電源回路によれば、図３７に示すように、直並列形またはディクソン形と比較して、任意の倍数の出力電圧を得ることができる。さらに、図３６に示すように、リング形と比較してパワースイッチＳi,jの数をＮ個のキャパシタに対してほぼＮ個削減することができる。したがって、低コストにて所望の機器に対応した出力電圧を得ることができるなどの効果を奏する。   As described above, according to the switched capacitor power supply circuit according to the second and third embodiments, as shown in FIG. 37, an output voltage of an arbitrary multiple can be obtained as compared with the series-parallel type or the Dickson type. . Furthermore, as shown in FIG. 36, the number of power switches Si, j can be reduced to approximately N for N capacitors as compared with the ring type. Therefore, there is an effect that an output voltage corresponding to a desired device can be obtained at low cost.

次に、図１０には、本発明によるスイッチトキャパシタ電源回路の第４の実施形態が示されている。この図において、上記各実施形態と異なる点は、第１のパワースイッチＳ11,jと交互に直列接続されたキャパシタＣ1〜ＣNの両方の端子がそれぞれ他のキャパシタＣ1〜ＣNの両方の端子にそれぞれ第２または第３のパワースイッチＳi6,j，Ｓi7,jにより接続自在に形成され、キャパシタＣ1〜ＣNの直列および並列の混成回路を形成自在となっている点である。   Next, FIG. 10 shows a switched capacitor power supply circuit according to a fourth embodiment of the present invention. In this figure, the difference from the above embodiments is that both terminals of capacitors C1 to CN alternately connected in series with the first power switch S11, j are respectively connected to both terminals of other capacitors C1 to CN. The second or third power switch Si6, j, Si7, j is formed so as to be connectable, and a series and parallel hybrid circuit of capacitors C1 to CN can be formed.

詳細には、本実施形態によるスイッチトキャパシタ電源回路は、図１０に示すように、
第１のパワースイッチＳ11,jとキャパシタＣ1〜ＣNが交互に接続され、その一方端の第１のパワースイッチＳ11,1が入力端子Ｖinに接続され、他方端のキャパシタＣNが接地されて、直列接続自在となっている。本実施形態では、キャパシタＣ1〜ＣN-1の一方の端子が第２のパワースイッチＳi6,jを介して他のキャパシタＣ2〜ＣNの一方の端子に接続自在に形成されており、かつキャパシタＣ1〜ＣN-１の他方の端子が第３のパワースイッチＳi7,jを介して他のキャパシタＣ2〜ＣNの他方の端子に接続自在に形成されている。より具体的には、第１のキャパシタＣ1は、その一方の端子が第２のパワースイッチＳ16,1,Ｓ16,2，．．．により他のキャパシタＣ2〜ＣNの一方の端子に接続され、他方の端子が第３のパワースイッチＳ17,1,Ｓ17,2，．．．により他のキャパシタＣ2〜ＣNの他方の端子に接続されている。同様に、第２のキャパシタＣ2は、その一方の端子が第２のパワースイッチＳ26,1，Ｓ26,2，．．．により他のキャパシタＣ3〜ＣNの一方の端子に接続され、他方の端子が第３のパワースイッチＳ27,1，Ｓ27,2，．．．により他のキャパシタＣ3〜ＣNの他方の端子に接続されている。以下同様に、第３〜第N−１のキャパシタＣ３，Ｃ４，．．．のそれぞれ双方の端子が第２または第３のパワースイッチＳ36,ｊ,Ｓ46,j．．．，Ｓ37,j,Ｓ47,j．．．によりそのキャパシタ以降のキャパシタＣ4〜ＣNの双方の端子のいずれかにそれぞれ接続されている。さらに、本実施形態では、キャパシタＣ2〜ＣNの一方の端子は、それぞれ第４のパワースイッチＳ14,1〜Ｓ14,N-1により出力回路２に接続されている。 In detail, the switched capacitor power supply circuit according to the present embodiment, as shown in FIG.
The first power switch S11, j and the capacitors C1 to CN are alternately connected, the first power switch S11,1 at one end thereof is connected to the input terminal Vin, and the capacitor CN at the other end is grounded. It can be connected freely. In this embodiment, one terminal of the capacitors C1 to CN-1 is formed to be connectable to one terminal of the other capacitors C2 to CN via the second power switch Si6, j, and the capacitors C1 to C1 The other terminal of CN-1 is formed to be connectable to the other terminals of other capacitors C2 to CN via a third power switch Si7, j. More specifically, the first capacitor C1 has one terminal connected to the second power switch S16,1, S16,2,. . . Are connected to one terminal of the other capacitors C2 to CN, and the other terminal is connected to the third power switch S17,1, S17,2,. . . Is connected to the other terminals of the other capacitors C2 to CN. Similarly, the second capacitor C2 has one terminal connected to the second power switch S26,1, S26,2,. . . Are connected to one terminal of other capacitors C3 to CN, and the other terminal is connected to the third power switch S27,1, S27,2,. . . Are connected to the other terminals of the other capacitors C3 to CN. Similarly, the third to (N-1) th capacitors C3, C4,. . . Are connected to the second or third power switch S36, j, S46, j. . . , S37, j, S47, j. . . Is connected to one of both terminals of the capacitors C4 to CN after the capacitor. Further, in the present embodiment, one terminals of the capacitors C2 to CN are connected to the output circuit 2 by fourth power switches S14, 1 to S14, N-1, respectively.

さらに、本実施形態の構成をより分かり易く説明するため、図１１に示す本実施形態のスイッチトキャパシタ回路の実施例を参照して、その構成および動作を説明する。本実施例によるスイッチトキャパシタ電源回路は、ｎ＝３の場合、つまり、３個の第１のパワースイッチＳ11,1〜Ｓ11,3,と３個のキャパシタＣ1〜Ｃ3が交互に接続されて直列回路が形成自在となっている。第１のキャパシタＣ1の一方の端子は、第２のパワースイッチＳ16,1，Ｓ16,2により第２または第３のキャパシタＣ2，Ｃ3の一方の端子に接続自在となっている。第１のキャパシタＣ1の他方の端子は、第３のパワースイッチＳ17,1，Ｓ17,2により第２または第３のキャパシタＣ2，Ｃ3の他方の端子に接続自在となっている。第2のキャパシタの一方の端子は、第２のパワースイッチＳ26,1により第３のキャパシタＣ3の一方の端子に接続自在となっており、他方の端子が第３のパワースイッチＳ27,１により第３のキャパシタＣ3に接続自在となっている。さらに、第２のキャパシタＣ2の端子は、第４のパワースイッチＳ14,1を介して出力回路２に接続自在となっている。また、第３のキャパシタの一方の端子は、第４のパワースイッチＳ14,2を介して出力回路２に接続自在となっている。   Furthermore, in order to explain the configuration of the present embodiment more easily, the configuration and operation will be described with reference to an example of the switched capacitor circuit of the present embodiment shown in FIG. The switched capacitor power supply circuit according to the present embodiment is a series circuit in which n = 3, that is, three first power switches S11,1 to S11,3 and three capacitors C1 to C3 are alternately connected. Can be formed freely. One terminal of the first capacitor C1 is freely connectable to one terminal of the second or third capacitor C2, C3 by the second power switch S16,1, S16,2. The other terminal of the first capacitor C1 is freely connectable to the other terminal of the second or third capacitor C2, C3 by a third power switch S17,1, S17,2. One terminal of the second capacitor is freely connectable to one terminal of the third capacitor C3 by the second power switch S26,1, and the other terminal is connected to the first power switch S27,1 by the third power switch S27,1. 3 capacitor C3. Further, the terminal of the second capacitor C2 can be freely connected to the output circuit 2 via the fourth power switch S14,1. One terminal of the third capacitor is freely connectable to the output circuit 2 via the fourth power switch S14,2.

このような構成において、本実施例によるスイッチトキャパシタ電源回路は、図１２ないし図１４に示すように、クロックパルスφi,jをパワースイッチＳi,jに供給することにより、図１５ないし図２１に示すように回路をそれぞれ形成して、(1/2)Ｖin、(1/3)Ｖinまたは(2/3)Ｖinの降圧した出力電圧電圧をそれぞれ得る。すなわち、(1/2)Ｖinを得る場合は、まず、図１２に示すように、クロックパルスφ14,1，φ27,1を"High"にした状態にし、かつクロックパルスφ11,3，φ14,2，φ16,2，φ17,1，φ26,1を"Low"にした状態にして、時間０からＴにおいて、クロックパルスφ11,1，φ11,2が"High"になると、第１のパワースイッチＳ11,1,，Ｓ11,2がオンとなって、図１５に示すように、キャパシタＣ1，Ｃ2が直列に接続される。さらに、第４のパワースイッチＳ14,1がオンとなって、キャパシタＣ1，Ｃ2の間が出力回路２に接続され、入力電圧Ｖinの１／２倍の降圧した電圧を取り出す。このとき、出力負荷においてキャパシタＣ2に蓄積された電荷が消費される。次に、周期ＴからＴｃにおいて、クロックパルスφ11,1、φ11,2を"Low"にして、クロックパルスφ16,1，φ17,2を"Highにすると、第１のパワースイッチＳ11,1，Ｓ11,2がオフとなり、かつ、キャパシタＣ1，Ｃ2の一方の端子を接続する第２のパワースイッチＳ16,1および第２のキャパシタＣ2，Ｃ3の他方の端子を接続する第３のパワースイッチＳ17,1がオンとなることにより、図１６に示すようにキャパシタＣ1，Ｃ2が並列に接続されて、キャパシタＣ1，Ｃ2の電荷を平均化する。つまり、この操作により各キャパシタＣ1，Ｃ2を均一に戻すことになる。以下、周期Ｔｃのクロックパルスによる動作を繰り返すことにより、入力電圧ＶinをキャパシタＣ１，Ｃ２の電荷を平均化しつつ１／２倍の出力電圧Ｖoutを得る。   In such a configuration, the switched capacitor power supply circuit according to this embodiment is shown in FIGS. 15 to 21 by supplying the clock pulse φi, j to the power switch Si, j as shown in FIGS. In this way, the output voltage voltages of (1/2) Vin, (1/3) Vin, or (2/3) Vin are respectively obtained. That is, in order to obtain (1/2) Vin, first, as shown in FIG. 12, the clock pulses φ14,1, φ27,1 are set to “High” and the clock pulses φ11,3, φ14,2 are set. , Φ16,2, φ17,1, φ26,1 are set to “Low”, and the clock pulse φ11,1, φ11,2 becomes “High” from time 0 to T, the first power switch S11 , 1,, S11, 2 are turned on, and the capacitors C1, C2 are connected in series as shown in FIG. Further, the fourth power switch S14,1 is turned on, the capacitor C1, C2 is connected to the output circuit 2, and a voltage that is stepped down 1/2 times the input voltage Vin is taken out. At this time, the electric charge accumulated in the capacitor C2 is consumed in the output load. Next, in the period T to Tc, when the clock pulses φ11,1, φ11,2 are set to “Low” and the clock pulses φ16,1, φ17,2 are set to “High”, the first power switches S11,1, S11 , 2 is turned off and the third power switch S17,1 connecting the other terminal of the second capacitor C2, C3 and the second power switch S16,1 connecting one terminal of the capacitors C1, C2 16, the capacitors C1 and C2 are connected in parallel as shown in Fig. 16, and the electric charges of the capacitors C1 and C2 are averaged, that is, the capacitors C1 and C2 are uniformly returned by this operation. Thereafter, by repeating the operation by the clock pulse having the period Tc, the input voltage Vin is obtained by averaging the charges of the capacitors C1 and C2 to obtain an output voltage Vout that is ½ times.

次に、(1/3)Ｖinを得る場合は、まず、図１３に示すように、クロックパルスφ14,2を"High"にした状態にし、かつクロックパルスφ14,1，φ16,1，φ17,１を"Low"にした状態にして、時間０からＴにおいて、クロックパルスφ11,1，φ11,2，φ11,3が"High"となると、第１のパワースイッチＳ11,1，Ｓ11,2，Ｓ11,3がオンとなることにより、図１7に示すように、キャパシタＣ1，Ｃ2，Ｃ3が直列に接続される。さらに、第４のパワースイッチＳ14,2がオンとなることにより、キャパシタＣ2，Ｃ3の間が出力回路２に接続されて、入力電圧Ｖinの１／３倍の降圧した電圧を取り出す。このとき、出力負荷においてキャパシタＣ3に蓄積された電荷が消費される。次に、周期ＴからＴｃにおいて、クロックパルスφ11,1，φ11,2，φ11,3を"Low"にして、クロックパルスφ16,2、φ17,2，φ26,1，φ27,1を"Highにすると、キャパシタＣ1，Ｃ3の一方の端子を接続する第２のパワースイッチＳ16,2と、キャパシタＣ1，Ｃ2の他方の端子を接続する第３のパワースイッチＳ17,1と、キャパシタＣ2，Ｃ3の一方の端子を接続する第２のパワースイッチＳ26,1と、キャパシタＣ2，Ｃ3の他方の端子を接続する第３のパワースイッチＳ27,1がそれぞれオンとなることにより、図１８に示すように、キャパシタＣ1，Ｃ2，Ｃ3が並列に接続されて、キャパシタＣ1，Ｃ2，Ｃ3の電荷を平均化する。つまり、この操作により各キャパシタＣ1，Ｃ2，Ｃ3を均一に戻すことになる。以下、周期Ｔｃのクロックパルスφi,jによる動作を繰り返すことにより、入力電圧ＶinをキャパシタＣ1，Ｃ2，Ｃ3の電荷を平均化しつつ１／３倍の出力電圧Ｖoutを得る。   Next, in order to obtain (1/3) Vin, first, as shown in FIG. 13, the clock pulse φ14,2 is set to “High” and the clock pulses φ14,1, φ16,1, φ17, When the clock pulse φ11,1, φ11,2, φ11,3 becomes “High” from time 0 to T with 1 being set to “Low”, the first power switches S11,1, S11,2, When S11,3 is turned on, capacitors C1, C2, and C3 are connected in series as shown in FIG. Further, when the fourth power switch S14,2 is turned on, the capacitor C2, C3 is connected to the output circuit 2, and a voltage stepped down by 1/3 of the input voltage Vin is taken out. At this time, the electric charge accumulated in the capacitor C3 is consumed in the output load. Next, in the period T to Tc, the clock pulses φ11,1, φ11,2, φ11,3 are set to “Low”, and the clock pulses φ16,2, φ17,2, φ26,1, φ27,1 are set to “High”. Then, the second power switch S16,2 connecting one terminal of the capacitors C1, C3, the third power switch S17,1 connecting the other terminal of the capacitors C1, C2, and one of the capacitors C2, C3. As shown in FIG. 18, the second power switch S26,1 connecting the other terminals and the third power switch S27,1 connecting the other terminals of the capacitors C2, C3 are turned on. C1, C2, and C3 are connected in parallel to average the charges of the capacitors C1, C2, and C3, that is, this operation returns the capacitors C1, C2, and C3 uniformly. By repeating the operation with the clock pulse φi, j, The voltage Vin to obtain an output voltage Vout of 1/3 while averaging the charges in the capacitors C1, C2, C3.

次に、(2/3)Ｖinを得る場合は、まず、図１４に示すように、クロックパルスφ11,3，φ14,1を"High"にした状態にし、かつクロックパルスφ14,2，φ26,1，φ27,1を“Low"にした状態にして、時間０からＴ１において、クロックパルスφ11,1，φ11,2，φ11,3が"High"となると、第１のパワースイッチＳ11,1，Ｓ11,2，Ｓ11,3がオンとなることにより、図１９に示すように、キャパシタＣ1，Ｃ2，Ｃ3が直列に接続される。さらに、第４のパワースイッチＳ14,1がオンとなることにより、キャパシタＣ1，Ｃ2の間が出力回路２に接続されて、入力電圧Ｖinの２／３倍の降圧した電圧を取り出す。このとき、出力負荷においてキャパシタＣ2，Ｃ3に蓄積された電荷が消費される。次に、周期Ｔ１からＴ２において、クロックパルスφ11,1，φ11,2を"Low"にして、クロックパルスφ16,1、φ17,1を"Highにすると、キャパシタＣ1，Ｃ2の一方の端子を接続する第２のパワースイッチＳ16,1と、キャパシタＣ1，Ｃ2の他方の端子を接続する第３のパワースイッチＳ17,1がそれぞれオンとなることにより、図２０に示すように、キャパシタＣ1，Ｃ2が並列に接続されて、キャパシタＣ1，Ｃ2を平均化する。この際、さらに第１のパワースイッチＳ11,3がオンであることにより、キャパシタＣ1，Ｃ2の並列回路にキャパシタＣ3が直列に接続されて、出力端子より２／３倍の出力電圧が取り出される。ここまでの過程では、キャパシタＣ3の電荷が消費されることになる。次に、時間Ｔ２からＴ３において、クロックパルスφ16,1，φ17,1を"Low"とし、クロックパルスφ16,2、φ17,2を"High"とすると、キャパシタＣ1，Ｃ3の一方の端子を接続する第２のパワースイッチＳ16,2と、キャパシタＣ1，Ｃ3の他方の端子を接続する第３のパワースイッチＳ17,2とがオンとなり、図２１に示すように、キャパシタＣ1，Ｃ3が並列に接続されて、キャパシタＣ1，Ｃ3を平均化する。この際、さらに第１のパワースイッチＳ11,3がオンであることにより、キャパシタＣ1，Ｃ3の並列回路にキャパシタＣ2が直列に接続されて、出力端子より２／３倍の出力電圧が取り出される。この際、キャパシタＣ2の電荷が消費されることになる。以下、周期Ｔｃの３つの過程によるクロックパルスφi,jに基づいく動作を繰り返すことにより、入力電圧ＶinをキャパシタＣ1，Ｃ2，Ｃ3の電荷を平均化しつつ２／３倍の出力電圧Ｖoutを得る。   Next, in order to obtain (2/3) Vin, first, as shown in FIG. 14, the clock pulses φ11, 3, φ14, 1 are set to “High” and the clock pulses φ14, 2, φ26, 1, φ27,1 are set to “Low”, and when the clock pulses φ11,1, φ11,2, φ11,3 become “High” from time 0 to T1, the first power switches S11,1, When S11,2 and S11,3 are turned on, capacitors C1, C2, and C3 are connected in series as shown in FIG. Further, when the fourth power switch S14,1 is turned on, the capacitor C1, C2 is connected to the output circuit 2, and a voltage stepped down 2/3 times the input voltage Vin is taken out. At this time, the charges accumulated in the capacitors C2 and C3 are consumed in the output load. Next, in the period T1 to T2, when the clock pulses φ11,1, φ11,2 are set to “Low” and the clock pulses φ16,1, φ17,1 are set to “High”, one terminal of the capacitors C1, C2 is connected. When the second power switch S16,1 and the third power switch S17,1 connecting the other terminals of the capacitors C1, C2 are turned on, the capacitors C1, C2 are turned on as shown in FIG. The capacitors C1 and C2 are connected in parallel and the capacitors C1 and C2 are averaged, and the capacitor C3 is connected in series to the parallel circuit of the capacitors C1 and C2 when the first power switch S11,3 is turned on. The output voltage of 2/3 times is taken out from the output terminal In the process so far, the electric charge of the capacitor C3 is consumed, and then the clock pulses φ16, 1, φ17, Set 1 to "Low" When the pulse pulses φ16,2 and φ17,2 are set to “High”, the second power switch S16,2 for connecting one terminal of the capacitors C1, C3 and the third terminal for connecting the other terminal of the capacitors C1, C3 are connected. The power switches S17 and 2 are turned on, and the capacitors C1 and C3 are connected in parallel to average the capacitors C1 and C3 as shown in Fig. 21. At this time, the first power switch S11,3 is further connected. By being on, the capacitor C2 is connected in series to the parallel circuit of the capacitors C1 and C3, and an output voltage that is 2/3 times as large as the output voltage is taken out from the output terminal. Hereinafter, by repeating the operation based on the clock pulse φi, j in the three processes of the period Tc, the input voltage Vin is equal to the charge of the capacitors C1, C2, and C3, and the output voltage Vout is 2/3 times. obtain.

以上のように本実施例によるスイッチトキャパシタ電源回路によれば、入力電圧Ｖinを１／２倍、１／３倍、２／３倍に降圧した出力電圧Ｖoutを得ることができる。この実施例から分かるように、図１０に示す本実施形態におけるスイッチトキャパシタ電源回路では、その出力電圧Ｖoutは、パワースイッチＳi,jによる損失を無視した場合には、次式（５）により表される。

Figure 2006020412
したがって、リング形と同様に、入力電圧Ｖinを任意の出力電圧Ｖoutに降圧することができる。この場合、所望の電圧変換の組み合わせにおいて、第４のパワースイッチＳ14,jのうちのいずれかが常にオンとされて、出力回路２に接続されているので、図１、図８または図９に示す実施形態と比較して、出力電圧のリプルを低減することができる。また、ディクソン形のように固定した出力電圧を必要とする場合などには、図１０に示す回路をさらに、簡素に構成することができる。たとえば、図２２ないし図２４には、特定電圧を得ることができる特定用途向け回路の第２ないし第４の実施例が示されている。 As described above, according to the switched capacitor power supply circuit according to the present embodiment, the output voltage Vout obtained by stepping down the input voltage Vin by 1/2 times, 1/3 times, and 2/3 times can be obtained. As can be seen from this example, in the switched capacitor power supply circuit of this embodiment shown in FIG. 10, the output voltage Vout is expressed by the following equation (5) when the loss due to the power switch Si, j is ignored. The
Figure 2006020412
 Therefore, similarly to the ring type, the input voltage Vin can be stepped down to an arbitrary output voltage Vout. In this case, since any one of the fourth power switches S14, j is always turned on and connected to the output circuit 2 in the desired combination of voltage conversions, FIG. 1, FIG. 8, or FIG. Compared with the embodiment shown, the ripple of the output voltage can be reduced. Further, when a fixed output voltage is required as in the Dixon type, the circuit shown in FIG. 10 can be configured more simply. For example, FIGS. 22 to 24 show second to fourth embodiments of application specific circuits capable of obtaining a specific voltage.

図２２に示す第２の実施例によるスイッチトキャパシタ電源回路は、(1/2)Ｖinの降圧した出力電圧Ｖoutを得る回路である。この図において、２個のキャパシタＣ1，Ｃ2と３個の第１のパワースイッチＳ11,1〜Ｓ11,3が交互に接続されて直列回路を形成している。第１のキャパシタＣ1には、その一方の端子に、第２のパワースイッチＳ16,1が接続されて第２のキャパシタＣ2の一方の端子に接続自在となっており、さらに第２のパワースイッチＳ16,1を介して出力回路２に接続自在となっている。第１のキャパシタＣ1の他方の端子には、第３のパワースイッチＳ17,2が接続されて接地自在となっている。第２のキャパシタＣ2の一方の端子は、出力回路２に接続され、他方の端子は、第１のパワースイッチＳ11,3を介して接地自在となっている。本実施例では、図１２に示すクロックパルスφi,jと同様のタイミングにより、図１５および図１６と同様の回路を形成して(1/2)Ｖinの出力電圧を得る。   The switched capacitor power supply circuit according to the second embodiment shown in FIG. 22 is a circuit that obtains an output voltage Vout that is stepped down by (1/2) Vin. In this figure, two capacitors C1, C2 and three first power switches S11, 1 to S11, 3 are alternately connected to form a series circuit. The first capacitor C1 is connected to one terminal of the second power switch S16,1 so that it can be connected to one terminal of the second capacitor C2, and the second power switch S16. , 1 can be connected to the output circuit 2 freely. A third power switch S17,2 is connected to the other terminal of the first capacitor C1 so that it can be grounded. One terminal of the second capacitor C2 is connected to the output circuit 2, and the other terminal can be grounded via the first power switch S11,3. In the present embodiment, a circuit similar to that of FIGS. 15 and 16 is formed at the same timing as the clock pulse φi, j shown in FIG. 12, and an output voltage of (1/2) Vin is obtained.

図２３に示す第３の実施例によるスイッチトキャパシタ電源回路は、(1/3)Ｖinの降圧した出力電圧Ｖoutを得る回路である。この図において、３個のキャパシタＣ1，Ｃ2，Ｃ3と３個の第１のパワースイッチＳ11,1，Ｓ11,2，Ｓ11,3が交互に接続されて直列回路を形成自在となっている。第１のキャパシタＣ1の一方の端子は、第２のパワースイッチＳ16,2を介して第３のキャパシタＣ3の一方の端子に接続され、さらに第２のパワースイッチＳ16,2を介して出力回路２に接続自在となっている。他方の端子は、第３のパワースイッチＳ17,2を介して第３のキャパシタＣ3の他方の端子に接続されて接地自在となっている。第２のキャパシタＣ2の端子は、第２のパワースイッチＳ26,1を介して第３のキャパシタＣ3の他方の端子に接続され、さらに第２のパワースイッチＳ26,1を介して出力回路２に接続自在となっている。第２のキャパシタＣ2の他方の端子は、第２のパワースイッチＳ27,1を介して第３のキャパシタＣ3の他方の端子に接続され、接地自在となっている。本実施例では、図１３に示すクロックパルスφi,jと同様のタイミングにより、図１７および図１８と同様の回路を形成して(1/3)Ｖinの出力電圧Ｖoutを得る。   The switched capacitor power supply circuit according to the third embodiment shown in FIG. 23 is a circuit for obtaining an output voltage Vout obtained by stepping down (1/3) Vin. In this figure, three capacitors C1, C2, C3 and three first power switches S11, 1, S11, 2, S11, 3 are alternately connected to form a series circuit. One terminal of the first capacitor C1 is connected to one terminal of the third capacitor C3 via the second power switch S16,2 and further to the output circuit 2 via the second power switch S16,2. It can be connected freely. The other terminal is connected to the other terminal of the third capacitor C3 via the third power switch S17, 2 and can be grounded. The terminal of the second capacitor C2 is connected to the other terminal of the third capacitor C3 via the second power switch S26,1 and further connected to the output circuit 2 via the second power switch S26,1. It is free. The other terminal of the second capacitor C2 is connected to the other terminal of the third capacitor C3 via the second power switch S27,1 and can be grounded. In the present embodiment, a circuit similar to that of FIGS. 17 and 18 is formed at the same timing as the clock pulse φi, j shown in FIG. 13 to obtain an output voltage Vout of (1/3) Vin.

図２４に示す第４の実施例によるスイッチトキャパシタ電源回路は、(2/3)Ｖinの降圧した出力電圧Ｖinを得る回路である。この図において、３個のキャパシタＣ1，Ｃ2，Ｃ3と２個の第１のパワースイッチＳ11,1、Ｓ11,2の直列回路には、入力端子Ｖinと第１のキャパシタＣ1の間に第１のパワースイッチＳ11,１が接続され、第１および第２のキャパシタＣ1，Ｃ2の間に第１のパワースイッチＳ11,2が接続されている。第２および第３のキャパシタＣ2，Ｃ3は直接接続されている。第１のキャパシタＣ1の一方の端子には、第２のキャパシタＣ2の一方の端子および出力回路２に接続する第２のパワースイッチＳ16,1と、第３のキャパシタＣ3の一方の端子に接続する第２のパワースイッチＳ16,2とが接続されている。第１のキャパシタＣ1の他方の端子には、第２のキャパシタＣ2の他方の端子に接続する第３のパワースイッチＳ17,1と、第３のキャパシタの他方の端子に接続されて接地する第３のパワースイッチＳ17,2が接続されている。本実施例では、図１４に示すクロックパルスφi,jと同様のタイミングにより、図１９ないし図２１に示す回路が形成されて、(2/3)Ｖinの降圧した出力電圧を得る。   The switched capacitor power supply circuit according to the fourth embodiment shown in FIG. 24 is a circuit that obtains an output voltage Vin that is stepped down by (2/3) Vin. In this figure, a series circuit of three capacitors C1, C2, C3 and two first power switches S11,1, S11,2 includes a first capacitor between the input terminal Vin and the first capacitor C1. The power switch S11,1 is connected, and the first power switch S11,2 is connected between the first and second capacitors C1, C2. The second and third capacitors C2, C3 are directly connected. One terminal of the first capacitor C1 is connected to one terminal of the second capacitor C2 and the second power switch S16,1 connected to the output circuit 2, and one terminal of the third capacitor C3. The second power switch S16, 2 is connected. The other terminal of the first capacitor C1 has a third power switch S17,1 connected to the other terminal of the second capacitor C2, and a third power terminal connected to the other terminal of the third capacitor and grounded. Power switches S17, 2 are connected. In the present embodiment, the circuits shown in FIGS. 19 to 21 are formed at the same timing as the clock pulse φi, j shown in FIG. 14 to obtain a stepped down output voltage of (2/3) Vin.

以上のように図２２ないし図２４に示す実施例のスイッチトキャパシタ電源回路によれば、回路規模を大幅に削減することができる。   As described above, according to the switched capacitor power supply circuit of the embodiment shown in FIGS. 22 to 24, the circuit scale can be greatly reduced.

次に、図２５には、本発明によるスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の一実施例が示されている。本実施例によるスイッチ駆動回路は、上記実施形態のスイッチトキャパシタ電源回路に適用されたＭＯＳＦＥＴからなる第１ないし第４のパワースイッチＳi,jを駆動するドライバ回路であり、本実施例では、ＭＯＳＦＥＴのゲートーソース間に接続して、そのゲート電圧を制御してパワースイッチＳi,jをオン・オフする駆動回路である。特に、本実施例では、入力電圧Ｖinに応動するクロックφinを入力する入力回路をインバータ２０により形成した点と、そのインバータ出力を受けてパワースイッチＳi,jを駆動するブートストラップ回路３０を、パワースイッチＳi,jのゲートーソース間に接続する経路のトランジスタであって、それらを複数のＰチャネルと１個のキャパシタＣｂにより形成した点が主な特徴点である。   Next, FIG. 25 shows an embodiment of a switch drive circuit applied to the switched capacitor power supply circuit according to the present invention. The switch drive circuit according to the present example is a driver circuit that drives the first to fourth power switches Si, j composed of MOSFETs applied to the switched capacitor power supply circuit of the above-described embodiment. The drive circuit is connected between the gate and the source and controls the gate voltage to turn on / off the power switch Si, j. In particular, in this embodiment, an input circuit for inputting a clock φin corresponding to the input voltage Vin is formed by the inverter 20, and a bootstrap circuit 30 that receives the inverter output and drives the power switch Si, j The main characteristic point is that the transistor is on the path connected between the gate and source of the switch Si, j, and is formed of a plurality of P-channels and one capacitor Cb.

詳細には、本実施例によるスイッチ駆動回路は、図２５に示すように、入力回路２０と、ブートストラップ回路３０とを含む。入力回路２０は、第１のＰチャネルＭＯＳＭ１と第２のＮチャネルＭＯＳＭ２のゲートを共通接続したインバータにより形成されている。第１のＰチャネルＭＯＳＭ１のソースには、電源電圧として入力電圧Ｖinが印加され、第２のＮチャネルＭＯＳＭ２のソースは、接地されている。共通接続されたゲートには、入力電圧Ｖinに応動するクロックパルスφinが供給されて、その反転した出力がブートストラップ回路３０に供給される。ブートストラップ回路３０は、３個のＰチャネルＭＯＳＭ３，Ｍ５、Ｍ６と、２個のＮチャネルＭＯＳＭ４，Ｍ７と、キャパシタＣｂとを含む。第３のＰチャネルＭＯＳＭ３と第４のＮチャネルＭＯＳＭ４は、そのゲートが共通接続されて、入力回路２０からの出力が印加される。第３のＰチャネルＭＯＳＭ３のソースは、第５のＰチャネルＭＯＳＭ５のソースと接続され、第４のＮチャネルＭＯＳ４のソースが接地されている。第３のＰチャネルＭＯＳＭ３と第４のＮチャネルＭＯＳＭ４の共通接続された出力は、パワースイッチＳi,jのゲートに接続されている。第５のＰチャネルＭＯＳＭ５は、そのドレインに入力電圧Ｖｉｎが印加され、そのゲートがパワースイッチのゲートに接続されている。第６のＰチャネルＭＯＳＭ６は、そのゲートが第４および第７のＭＯＳＭ４，Ｍ７のゲートと共通接続され、入力回路２０からの出力が印加される。第６のＰチャネルＭＯＳＭ６のソースは、第７のＮチャネルＭＯＳＭ７のドレインと共通接続されてキャパシタＣｂの一方の端子が接続されており、ドレインにパワースイッチＳi,jのソースが接続されている。第７のＮチャネルＭＯＳＭ７は、ゲートおよびドレインが第６のＰチャネルＭＯＳ６と共通接続され、ソースが接地されている。キャパシタは、第５のＰチャネルＭＯＳＭ５のソースと第６および第７のＭＯＳＭ６，Ｍ７のソースおよびドレインとの間に接続されている。   Specifically, the switch drive circuit according to the present embodiment includes an input circuit 20 and a bootstrap circuit 30 as shown in FIG. The input circuit 20 is formed by an inverter in which the gates of the first P-channel MOS M1 and the second N-channel MOS M2 are connected in common. An input voltage Vin is applied as a power supply voltage to the source of the first P-channel MOS M1, and the source of the second N-channel MOS M2 is grounded. A clock pulse φin corresponding to the input voltage Vin is supplied to the commonly connected gates, and an inverted output thereof is supplied to the bootstrap circuit 30. Bootstrap circuit 30 includes three P-channel MOSs M3, M5, and M6, two N-channel MOSs M4 and M7, and a capacitor Cb. The gates of the third P-channel MOS M3 and the fourth N-channel MOS M4 are connected in common, and the output from the input circuit 20 is applied. The source of the third P-channel MOS M3 is connected to the source of the fifth P-channel MOS M5, and the source of the fourth N-channel MOS 4 is grounded. The commonly connected output of the third P-channel MOS M3 and the fourth N-channel MOS M4 is connected to the gate of the power switch Si, j. In the fifth P-channel MOS M5, the input voltage Vin is applied to its drain, and its gate is connected to the gate of the power switch. The gate of the sixth P-channel MOS M6 is commonly connected to the gates of the fourth and seventh MOSs M4 and M7, and the output from the input circuit 20 is applied. The source of the sixth P-channel MOS M6 is commonly connected to the drain of the seventh N-channel MOS M7 and one terminal of the capacitor Cb is connected, and the source of the power switch Si, j is connected to the drain. The seventh N-channel MOS M7 has a gate and a drain commonly connected to the sixth P-channel MOS 6, and a source grounded. The capacitor is connected between the source of the fifth P-channel MOS M5 and the sources and drains of the sixth and seventh MOSs M6 and M7.

このような構成において、まず、入力クロックパルスφinが入力回路２０に供給されると、入力回路２０はその反転増幅した出力をブートストラップ回路３０に供給する。ブートストラップ回路３０では、入力クロックパルスφin が"Low"、つまりインバータ出力が"High"となると、第４、第５および第７のＭＯＳＦＥＴＭ４，Ｍ５，Ｍ７がオンとなり、第３および第６のＭＯＳＦＥＴＭ３，Ｍ６がオフとなる。これにより、入力電圧Ｖinが第５のＭＯＳＦＥＴＭ５からキャパシタＣｂを通して第７のＭＯＳＦＥＴＭ７に供給され、キャパシタＣｂが充電状態となる。次に、入力クロックパルスφinが"High"となってインバータ出力が"Low"となると、ブートストラップ回路３０では、第３ないし第７のＭＯＳＦＥＴがそれぞれ反転して、第４、第５、第７のＭＯＳＦＥＴＭ４、Ｍ５，Ｍ７がそれぞれオフとなり、第３および第６のＭＯＳＦＥＴＭ３，Ｍ６がオンとなる。これにより、パワースイッチＳi,jのソースに接続された第６のＭＯＳＦＥＴＭ６からキャパシタＣｂを介し、さらに第３のＭＯＳＦＥＴＭ３を通してパワースイッチＳi,jのゲートに至る経路が導通する。この結果、パワースイッチＳi,jのゲートには、そのキャパシタＣｂの放電電圧にパワースイッチＳi,jのソース電圧が加えられた電圧が印加されて、パワースイッチＳi,jがオンとなる。以下、入力クロックパルスφinに応動して上記２状態を繰り返し、その結果の出力パルスＶclkは、次式（６）により表わされる。

Figure 2006020412
ちなみに、入力パルスφinに対してブートストラップ回路３０の出力が逆相でよければ、入力回路２０は不要である。この場合、図４５の従来の駆動回路がＭＯＳＦＥＴ１１個と３個のキャパシタが必要であるのに対し、図３８に示すように、本実施例によるスイッチ駆動回路は、５個のＭＯＳＦＥＴと１個のキャパシタにより構成することができる。 In such a configuration, first, when the input clock pulse φin is supplied to the input circuit 20, the input circuit 20 supplies the inverted amplified output to the bootstrap circuit 30. In the bootstrap circuit 30, when the input clock pulse φin is "Low", that is, the inverter output is "High", the fourth, fifth and seventh MOSFETs M4, M5 and M7 are turned on, and the third and sixth MOSFETs M3 are turned on. , M6 is turned off. As a result, the input voltage Vin is supplied from the fifth MOSFET M5 to the seventh MOSFET M7 through the capacitor Cb, and the capacitor Cb is charged. Next, when the input clock pulse φin becomes “High” and the inverter output becomes “Low”, in the bootstrap circuit 30, the third to seventh MOSFETs are inverted, and the fourth, fifth, and seventh are inverted. MOSFETs M4, M5, and M7 are turned off, and the third and sixth MOSFETs M3 and M6 are turned on. As a result, the path from the sixth MOSFET M6 connected to the source of the power switch Si, j through the capacitor Cb to the gate of the power switch Si, j through the third MOSFET M3 is conducted. As a result, a voltage obtained by adding the source voltage of the power switch Si, j to the discharge voltage of the capacitor Cb is applied to the gate of the power switch Si, j, and the power switch Si, j is turned on. Thereafter, the above two states are repeated in response to the input clock pulse φin, and the resulting output pulse Vclk is expressed by the following equation (6).
Figure 2006020412
 Incidentally, if the output of the bootstrap circuit 30 is in reverse phase with respect to the input pulse φin, the input circuit 20 is unnecessary. In this case, the conventional drive circuit of FIG. 45 requires 11 MOSFETs and 3 capacitors, whereas, as shown in FIG. 38, the switch drive circuit according to this embodiment has 5 MOSFETs and 1 capacitor. A capacitor can be used.

次に、図２６には、本実施例によるスイッチ駆動回路の効果を明確にするため、図４５に示す従来の回路の場合と比較した出力電圧特性が示されている。この場合、キャパシタＣa＝Ｃｂ＝４ｎＦ，Ｖin＝3.6Ｖ、Ｖｋ＝3.6Ｖの条件下によりシミュレーションを行なった。同図より明らかなように本実施例によるスイッチ駆動回路は、従来回路に比べて素子数が少ないにもかかわらず、同等の出力電圧が得られていることが分かる。   Next, FIG. 26 shows output voltage characteristics compared with the conventional circuit shown in FIG. 45 in order to clarify the effect of the switch drive circuit according to this embodiment. In this case, the simulation was performed under the conditions of capacitor Ca = Cb = 4 nF, Vin = 3.6 V, and Vk = 3.6 V. As can be seen from the figure, the switch drive circuit according to the present embodiment can obtain the same output voltage even though the number of elements is smaller than that of the conventional circuit.

次に、図２７ないし図３０には、上記実施例によるスイッチトキャパシタ電源回路に本実施例によるスイッチ駆動回路を適用した場合の実施例がそれぞれ示されている。これに対し図３１には、リング形の回路に適用した場合が示されており、それらの電力変換効率および出力電圧特性を図３２ないし図３５に示す。これらの場合、特性評価に当たっては、携帯電話の電源を目的として、入力電圧Ｖinの２／３倍または３／２倍の電圧を得る場合について、キャパシタＣｊの容量を５μＦ、出力回路２のキャパシタＣｏの容量を１０μＦ、パワーＦＥＴのチャネル幅を９６mmとした条件下によりシミュレーションを行なった。図３２から明らかなように、２／３に降圧した場合には、本実施例によるスイッチトキャパシタ電源回路の電力効率は、リング形の回路に比べいずれの場合も高効率の電力変換を行なうことができた。図３３においては、昇圧した場合、明らかに図２８に示す本実施例によるスイッチトキャパシタ電源回路のほうが、リング形に比較して電力効率が優れていることが分かる。図３４において、降圧した場合の出力電圧特性は、いずれの場合もリング形と比較して高い出力を得ることができた。図３５において、昇圧した場合、明らかに本実施例によるスイッチトキャパシタ電源回路の出力電圧特性がリング形の回路より優れていることが分かる。特に、低負荷の場合にその差が大きく現れている。また、図３６には、本実施例によるスイッチ駆動回路と従来回路による素子数を比較した表が示されている。これより、本実施例によるスイッチ駆動回路は、従来回路と同等の出力効率を有する上に、少ない素子数にて回路を構成することができるなどの効果を奏する。   Next, FIGS. 27 to 30 show embodiments in which the switch drive circuit according to the present embodiment is applied to the switched capacitor power supply circuit according to the above-described embodiment. On the other hand, FIG. 31 shows a case where the present invention is applied to a ring type circuit, and their power conversion efficiency and output voltage characteristics are shown in FIGS. In these cases, in the case of obtaining a voltage 2/3 times or 3/2 times the input voltage Vin for the purpose of the power supply of the mobile phone, the capacitor Cj has a capacitance of 5 μF and the capacitor Co of the output circuit 2 in these cases. The simulation was performed under the condition that the capacitance of the TFT was 10 μF and the channel width of the power FET was 96 mm. As is apparent from FIG. 32, when the voltage is stepped down to 2/3, the power efficiency of the switched capacitor power supply circuit according to the present embodiment is higher than that of the ring type circuit. did it. FIG. 33 clearly shows that the switched capacitor power supply circuit according to the present embodiment shown in FIG. 28 is superior in power efficiency to the ring type when boosted. In FIG. 34, the output voltage characteristics when the voltage is stepped down can obtain a higher output than the ring type in any case. In FIG. 35, it can be seen that when the voltage is boosted, the output voltage characteristics of the switched capacitor power supply circuit according to this embodiment are superior to those of the ring type circuit. In particular, the difference appears greatly when the load is low. FIG. 36 shows a table comparing the number of elements of the switch driving circuit according to this embodiment and the conventional circuit. Thus, the switch drive circuit according to the present embodiment has an output efficiency equivalent to that of the conventional circuit, and also has an effect that the circuit can be configured with a small number of elements.

以上実施例に沿って説明したが、本発明によるスイッチトキャパシタ電源回路は、上記実施例に限定されるものでなく、特許請求の範囲を逸脱しない範囲の変更および改変は本発明に含まれる。たとえば、上記実施例では、携帯電話に適用する場合を例に挙げて説明したが、本発明においては、携帯電話に限らず、小型、軽量のあらゆる携帯機器に有利に適用することができ、あるいは携帯機器に限らず固定機器においてももちろん適用することができる。   As described above, the switched capacitor power supply circuit according to the present invention is not limited to the above-described embodiments, and changes and modifications within the scope not departing from the scope of the claims are included in the present invention. For example, in the above-described embodiment, the case where the present invention is applied to a mobile phone has been described as an example. However, the present invention is not limited to a mobile phone, and can be advantageously applied to any small and light portable device. Of course, the present invention can be applied not only to portable devices but also to fixed devices.

本発明によるスイッチトキャパシタ電源回路の第１の実施形態を示す回路図ある。1 is a circuit diagram showing a first embodiment of a switched capacitor power supply circuit according to the present invention; FIG. 図１の実施形態によるスイッチトキャパシタ電源回路に適用される降圧時のクロックパルスを示すタイミング図である。FIG. 2 is a timing diagram showing clock pulses at the time of step-down applied to the switched capacitor power supply circuit according to the embodiment of FIG. 1. 図１の実施形態によるスイッチトキャパシタ電源回路における降圧時の第１の状態を示す等価回路図である。FIG. 2 is an equivalent circuit diagram showing a first state at the time of step-down in the switched capacitor power supply circuit according to the embodiment of FIG. 1. 図１の実施形態によるスイッチトキャパシタ電源回路における降圧時の第２の状態を示す等価回路図である。FIG. 6 is an equivalent circuit diagram showing a second state at the time of step-down in the switched capacitor power supply circuit according to the embodiment of FIG. 1. 図１の実施形態によるスイッチトキャパシタ電源回路に適用される昇圧時のクロックパルスを示すタイミング図である。FIG. 2 is a timing diagram showing clock pulses at the time of voltage boosting applied to the switched capacitor power supply circuit according to the embodiment of FIG. 1. 図１の実施形態によるスイッチトキャパシタ電源回路における昇圧時の第１の状態を示す等価回路図である。FIG. 2 is an equivalent circuit diagram showing a first state at the time of voltage boost in the switched capacitor power supply circuit according to the embodiment of FIG. 1. 図１の実施形態によるスイッチトキャパシタ電源回路における昇圧時の第２の状態を示す等価回路図である。FIG. 6 is an equivalent circuit diagram showing a second state at the time of voltage boost in the switched capacitor power supply circuit according to the embodiment of FIG. 1. 本発明によるスイッチトキャパシタ電源回路の第２の実施形態を示す回路図である。It is a circuit diagram which shows 2nd Embodiment of the switched capacitor power supply circuit by this invention. 本発明によるスイッチトキャパシタ電源回路の第３の実施形態を示す回路図である。It is a circuit diagram which shows 3rd Embodiment of the switched capacitor power supply circuit by this invention. 本発明によるスイッチトキャパシタ電源回路の第４の実施形態を示す回路図である。It is a circuit diagram which shows 4th Embodiment of the switched capacitor power supply circuit by this invention. 図１０の実施形態によるスイッチトキャパシタ電源回路の第１の実施例を示す回路図である。FIG. 11 is a circuit diagram illustrating a first example of a switched capacitor power supply circuit according to the embodiment of FIG. 10; 図１１の実施例によるスイッチトキャパシタ電源回路に適用される１／２倍降圧時のクロックパルスを示すタイミング図である。FIG. 12 is a timing diagram showing clock pulses at the time of ½ stepping applied to the switched capacitor power supply circuit according to the embodiment of FIG. 11. 図１１の実施例によるスイッチトキャパシタ電源回路に適用される１／３倍降圧時のクロックパルスを示すタイミング図である。FIG. 12 is a timing diagram showing clock pulses at the time of 1/3 step-down applied to the switched capacitor power supply circuit according to the embodiment of FIG. 11. 図１１の実施例によるスイッチトキャパシタ電源回路に適用される２／３倍降圧時のクロックパルスを示すタイミング図である。FIG. 12 is a timing chart showing clock pulses at the time of 2/3 step-down applied to the switched capacitor power supply circuit according to the embodiment of FIG. 11. 図１１の実施例によるスイッチトキャパシタ電源回路における１／２倍降圧時の第１の状態を示す等価回路図である。FIG. 12 is an equivalent circuit diagram illustrating a first state when the switched capacitor power supply circuit according to the embodiment of FIG. 図１１の実施例によるスイッチトキャパシタ電源回路における１／２倍降圧時の第２の状態を示す等価回路図である。FIG. 12 is an equivalent circuit diagram illustrating a second state when the switched capacitor power supply circuit according to the embodiment of FIG. 図１１の実施例によるスイッチトキャパシタ電源回路における１／３倍降圧時の第１の状態を示す等価回路図である。FIG. 12 is an equivalent circuit diagram illustrating a first state when the switched capacitor power supply circuit according to the embodiment of FIG. 図１１の実施例によるスイッチトキャパシタ電源回路における１／３倍降圧時の第２の状態を示す等価回路図である。FIG. 12 is an equivalent circuit diagram showing a second state when the switched capacitor power supply circuit according to the embodiment of FIG. 図１１の実施例によるスイッチトキャパシタ電源回路における２／３倍降圧時の第１の状態を示す等価回路図である。FIG. 12 is an equivalent circuit diagram showing a first state when the switched capacitor power supply circuit according to the embodiment of FIG. 図１１の実施例によるスイッチトキャパシタ電源回路における２／３倍降圧時の第２の状態を示す等価回路である。FIG. 12 is an equivalent circuit showing a second state when the switched capacitor power supply circuit according to the embodiment of FIG. 図１１の実施例によるスイッチトキャパシタ電源回路における２／３倍降圧時の第３の状態を示す等価回路である。FIG. 12 is an equivalent circuit showing a third state when the switched capacitor power supply circuit according to the embodiment of FIG. 図１０の実施形態によるスイッチトキャパシタ電源回路の第２の実施例を示す回路図である。FIG. 11 is a circuit diagram showing a second example of the switched capacitor power supply circuit according to the embodiment of FIG. 10; 図１０の実施形態によるスイッチトキャパシタ電源回路の第３の実施例を示す回路図である。FIG. 11 is a circuit diagram illustrating a third example of the switched capacitor power supply circuit according to the embodiment of FIG. 10; 図１０の実施形態によるスイッチトキャパシタ電源回路の第４の実施例を示す回路図である。FIG. 11 is a circuit diagram showing a fourth example of the switched capacitor power supply circuit according to the embodiment of FIG. 10; 第１ないし第４の実施形態によるスイッチトキャパシタ電源装置に適用されるスイッチ駆動回路の実施例を示す回路図である。It is a circuit diagram which shows the Example of the switch drive circuit applied to the switched capacitor power supply by 1st thru | or 4th Embodiment. 図２５の実施例によるスイッチ駆動回路と従来回路の出力特性を比較するためのグラフである。26 is a graph for comparing the output characteristics of the switch drive circuit according to the embodiment of FIG. 25 and the conventional circuit. 図２５の実施例によるスイッチ駆動回路が適用された第２の実施形態によるスイッチトキャパシタ電源回路の具体例を示す回路図である。FIG. 26 is a circuit diagram showing a specific example of a switched capacitor power supply circuit according to a second embodiment to which the switch drive circuit according to the example of FIG. 25 is applied. 図２５の実施例によるスイッチ駆動回路が適用された第３の実施形態によるスイッチトキャパシタ電源回路の具体例を示す回路図である。FIG. 26 is a circuit diagram showing a specific example of a switched capacitor power supply circuit according to a third embodiment to which the switch drive circuit according to the example of FIG. 25 is applied. 図２５の実施例によるスイッチ駆動回路が適用された第４の実施形態によるスイッチトキャパシタ電源回路の具体例を示す回路図である。It is a circuit diagram which shows the specific example of the switched capacitor power supply circuit by 4th Embodiment to which the switch drive circuit by the Example of FIG. 25 was applied. 図２５の実施例によるスイッチ駆動回路が適用された第４の実施形態によるスイッチトキャパシタ電源回路の具体例を示す回路図である。It is a circuit diagram which shows the specific example of the switched capacitor power supply circuit by 4th Embodiment to which the switch drive circuit by the Example of FIG. 25 was applied. 図２５の実施例によるスイッチ駆動回路が適用されたリング形のスイッチトキャパシタ電源回路の具体例を示す回路図である。FIG. 26 is a circuit diagram showing a specific example of a ring-type switched capacitor power supply circuit to which the switch drive circuit according to the embodiment of FIG. 25 is applied. 図２５の実施例によるスイッチ駆動回路が適用されたリング形のスイッチトキャパシタ電源回路の具体例を示す回路図であるFIG. 26 is a circuit diagram showing a specific example of a ring-type switched capacitor power supply circuit to which the switch driving circuit according to the embodiment of FIG. 25 is applied. 図２７ないし図３１の実施例によるスイッチトキャパシタ電源回路の降圧時の電力変換効率を比較したグラフである。FIG. 32 is a graph comparing the power conversion efficiency at the time of step-down of the switched capacitor power supply circuit according to the embodiment of FIGS. 27 to 31. 図２７ないし図３１の実施例によるスイッチトキャパシタ電源回路の昇圧時の電力変換効率を比較したグラフである。FIG. 32 is a graph comparing power conversion efficiency during boosting of the switched capacitor power supply circuit according to the embodiment of FIGS. 27 to 31. FIG. 図２７ないし図３１の実施例によるスイッチトキャパシタ電源回路の降圧時の出力電圧特性を比較したグラフである。FIG. 32 is a graph comparing output voltage characteristics when the switched capacitor power supply circuit according to the embodiment of FIGS. 27 to 31 is stepped down. FIG. 図２７ないし図３１の実施例によるスイッチトキャパシタ電源回路の昇圧時の出力電圧特性を比較したグラフである。FIG. 32 is a graph comparing output voltage characteristics at the time of boosting of the switched capacitor power supply circuit according to the embodiment of FIGS. 27 to 31. FIG. 第１ないし第４の実施形態によるスイッチトキャパシタ電源回路と従来回路とのパワースイッチ数を比較した表である。It is the table | surface which compared the number of power switches of the switched capacitor power supply circuit by 1st thru | or 4th Embodiment, and the conventional circuit. 第１ないし第４の実施形態によるスイッチトキャパシタ電源回路と従来回路との変換出力を比較した表である。It is the table | surface which compared the conversion output of the switched capacitor power supply circuit by 1st thru | or 4th Embodiment, and the conventional circuit. 図２５の実施例によるスイッチ駆動回路と従来回路との素子数を比較した表である。It is the table | surface which compared the number of elements of the switch drive circuit by the Example of FIG. 25, and the conventional circuit. 従来における直並列形のスイッチトキャパシタ電源回路を示す回路図である。It is a circuit diagram which shows the conventional serial-parallel type switched capacitor power supply circuit. 図３９の従来例によるスイッチトキャパシタ電源回路に適用されるクロックパルスを示すタイミング図である。FIG. 40 is a timing chart showing clock pulses applied to the switched capacitor power supply circuit according to the conventional example of FIG. 39. 従来におけるディクソン形のスイッチトキャパシタ電源回路を示す回路図である。It is a circuit diagram which shows the conventional Dickson type switched capacitor power supply circuit. 図４１の従来例によるスイッチトキャパシタ電源回路に適用されるクロックパルスを示すタイミング図である。FIG. 42 is a timing chart showing clock pulses applied to the switched capacitor power supply circuit according to the conventional example of FIG. 41. 従来におけるリング形のスイッチトキャパシタ電源回路を示す回路図である。It is a circuit diagram which shows the conventional ring type switched capacitor power supply circuit. 図４３の従来例によるスイッチトキャパシタ電源回路に適用されるクロックパルスを示すタイミング図である。FIG. 44 is a timing chart showing clock pulses applied to the switched capacitor power supply circuit according to the conventional example of FIG. 43. スイッチトキャパシタ電源回路に適用されるスイッチ駆動回路の従来例を示す回路図である。It is a circuit diagram which shows the prior art example of the switch drive circuit applied to a switched capacitor power supply circuit.

符号の説明Explanation of symbols

２ 出力回路、２０ 入力回路、３０ ブートストラップ回路、Ｃ1〜ＣN キャパシタ、Ｓ11,j 第１のパワースイッチ、Ｓ12,j，Ｓi6,j 第２のパワースイッチ、Ｓ13,j、Ｓi7,j 第３のパワースイッチ、Ｓ14,,j 第４のパワースイッチ、Ｍ１〜Ｍ７ ＭＯＳＦＥＴ，Ｃｂ キャパシタ   2 output circuit, 20 input circuit, 30 bootstrap circuit, C1 to CN capacitor, S11, j first power switch, S12, j, Si6, j second power switch, S13, j, Si7, j third Power switch, S14,, j Fourth power switch, M1-M7 MOSFET, Cb capacitor

Claims (8)

所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、該回路は、
複数の第１のスイッチング手段と複数のキャパシタが交互に接続されて、前記第１のスイッチングを介して前記キャパシタの直列回路が形成自在に設けられ、
前記キャパシタの一方の端子が複数の第２のスイッチング手段を介して接地自在に設けられ、
かつ、前記キャパシタの他方の端子が複数の第３のスイッチング手段を介して他のキャパシタの他方の端子と接続自在に設けられて、前記第２および第３のスイッチング手段を介して前記キャパシタの並列回路が形成自在に設けられていることを特徴とするスイッチトキャパシタ電源回路。 In a switched capacitor power supply circuit that obtains a desired output voltage by charging / discharging a plurality of capacitors through a plurality of switching means with a predetermined input voltage, the circuit includes:
A plurality of first switching means and a plurality of capacitors are alternately connected so that a series circuit of the capacitors can be formed via the first switching.
One terminal of the capacitor is provided to be groundable via a plurality of second switching means,
In addition, the other terminal of the capacitor is provided so as to be connectable to the other terminal of the other capacitor via a plurality of third switching means, and the capacitor is connected in parallel via the second and third switching means. A switched capacitor power supply circuit characterized in that a circuit is formed freely. 請求項１に記載のスイッチトキャパシタ電源回路において、前記直列回路の端部の第１のスイッチング手段が入力端子または出力回路に切替自在な切替手段を介して接続され、前記キャパシタのうちいずれかの一方の端子が第４のスイッチング手段を介して出力回路または入力端子に切替自在な切替手段を介して接続されていることを特徴とするスイッチトキャパシタ電源回路。   2. The switched capacitor power supply circuit according to claim 1, wherein the first switching means at the end of the series circuit is connected to the input terminal or the output circuit via switchable switching means, and one of the capacitors The switched capacitor power supply circuit is characterized in that the terminal is connected to the output circuit or the input terminal via the fourth switching means via the switchable switching means. 請求項１に記載のスイッチトキャパシタ電源回路において、前記直列回路の端部の第１のスイッチング手段が入力端子に接続され、前記キャパシタのうちいずれかの一方の端子が第４のスイッチング手段を介して出力回路に接続されていることを特徴とするスイッチトキャパシタ電源回路。   2. The switched capacitor power supply circuit according to claim 1, wherein the first switching means at the end of the series circuit is connected to the input terminal, and one of the terminals of the capacitor is connected via the fourth switching means. A switched capacitor power supply circuit connected to an output circuit. 請求項１に記載のスイッチトキャパシタ電源回路において、前記直列回路の端部の第１のスイッチング手段が出力回路に接続され、前記キャパシタのうちいずれかの一方の端子が第４のスイッチング手段を介して入力端子に接続されていることを特徴とするスイッチトキャパシタ電源回路。   2. The switched capacitor power supply circuit according to claim 1, wherein the first switching means at the end of the series circuit is connected to the output circuit, and one of the terminals of the capacitor is connected to the fourth switching means. A switched capacitor power supply circuit connected to an input terminal. 所定の入力電圧を複数のスイッチング手段を介して複数のキャパシタに充放電して所望の出力電圧を得るスイッチトキャパシタ電源回路において、該回路は、
複数の第１のスイッチング手段と複数のキャパシタが交互に接続されて、前記第１のスイッチング手段を介して前記キャパシタの直列回路が形成自在に設けられ、
前記キャパシタの一方の端子が複数の第２のスイッチング手段を介して他のキャパシタの一方の端子に接続自在に設けられ、
かつ、前記キャパシタの他方の端子が複数の第３のスイッチング手段を介して他のキャパシタの他方の端子に接続自在に設けられて,第１ないし第３のスイッチング手段を介して少なくとも１以上の並列回路とこれに接続する直列回路とが形成自在に設けられていることを特徴とするスイッチトキャパシタ電源回路。 In a switched capacitor power supply circuit that obtains a desired output voltage by charging / discharging a plurality of capacitors through a plurality of switching means with a predetermined input voltage, the circuit includes:
A plurality of first switching means and a plurality of capacitors are alternately connected, and a series circuit of the capacitors is provided via the first switching means, so that it can be formed.
One terminal of the capacitor is provided to be freely connectable to one terminal of another capacitor via a plurality of second switching means,
The other terminal of the capacitor is provided so as to be freely connectable to the other terminal of the other capacitor via a plurality of third switching means, and at least one or more parallel terminals are provided via the first to third switching means. A switched capacitor power supply circuit characterized in that a circuit and a series circuit connected thereto are formed freely. 請求項５に記載のスイッチトキャパシタ電源回路において、前記直列回路の端部の第１のスイッチング手段が入力端子に接続され、前記キャパシタの一方の端子が第４のスイッチング手段を介して、または前記第２もしくは第３のスイッチング手段および第４のスイッチング手段を介して出力回路に接続されていることを特徴とするスイッチトキャパシタ電源回路。   6. The switched capacitor power supply circuit according to claim 5, wherein the first switching means at the end of the series circuit is connected to an input terminal, and one terminal of the capacitor is connected via the fourth switching means or the first switching means. A switched capacitor power supply circuit connected to an output circuit via two or third switching means and fourth switching means. 請求項１ないし請求項６に記載のスイッチトキャパシタ電源回路において、前記第１ないし第４のスイッチング手段は、それぞれＭＯＳＦＥＴにより形成されていることを特徴とするスイッチトキャパシタ電源回路。   7. The switched capacitor power supply circuit according to claim 1, wherein the first to fourth switching means are each formed of a MOSFET. 請求項７に記載のスイッチトキャパシタ電源回路に適用されるスイッチ駆動回路であって、該回路は、
入力電圧に応動したクロックパルスを反転するインバータと、
該インバータの出力に基づいて前記ＭＯＳＦＥＴのゲート−ソース間の電圧を制御する駆動手段とを含み、
該駆動手段は、前記インバータの出力がローの状態でオンとなり、ハイの状態でオフとなる第４、第５および第７のスイッチング手段と、
前記インバータの出力がローの状態でオフとなり、ハイの状態でオンとなる第３および第６のスイッチング手段と。
前記第５および第７のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して所望の容量を充電するキャパシタであって、前記第３および第６のスイッチング手段がオンとなった際に、これらのスイッチング手段を介して前記ＭＯＳＦＥＴのゲートに、充電した容量に相当する電圧に前記ＭＯＳＦＥＴのソース電圧を加えた電圧を印加するように前記第５ないし第７のスイッチング手段に接続されたキャパシタとを含むことを特徴とするスイッチトキャパシタ電源回路におけるスイッチ駆動回路。 A switch driving circuit applied to the switched capacitor power supply circuit according to claim 7, wherein the circuit includes:
An inverter that inverts the clock pulse in response to the input voltage;
Drive means for controlling the voltage between the gate and the source of the MOSFET based on the output of the inverter;
The driving means is fourth, fifth and seventh switching means which are turned on when the output of the inverter is low and turned off when the output is high.
Third and sixth switching means which are turned off when the output of the inverter is low and turned on when the output is high.
A capacitor that charges a desired capacity via the switching means when the fifth and seventh switching means are turned on, and when the third and sixth switching means are turned on. In addition, the switching means is connected to the fifth to seventh switching means so that a voltage obtained by adding the source voltage of the MOSFET to the voltage corresponding to the charged capacity is applied to the gate of the MOSFET. A switch drive circuit in a switched capacitor power supply circuit comprising a capacitor.
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