JP2857479B2 - Electronic equipment for bus interface inspection - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は、バス・ドライバ／レシーバ等（バス・バッ
ファとも言う）の、バスとの間で送信および／または受
信を行なうバス・インターフェースを介してバスに接続
されたボードを複数枚含むシステムにおいて、障害の自
己診断を支援するためのバス・インターフェース検査を
行う電子機器に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bus driver / receiver (also referred to as a bus buffer) via a bus interface for transmitting and / or receiving signals to / from a bus. The present invention relates to an electronic device that performs a bus interface test for supporting a self-diagnosis of a fault in a system including a plurality of boards connected to a bus.

［従来技術及びその問題点］ 第２図に示すように、CPU201が、自分が乗っているボ
ードＡからマザーボード207（あるいはバックプレー
ン）を経由して別のボードＢとの間で信号を送受するシ
ステム構成において、システムの動作に異常が認められ
た時、あるいは異常が発見されていなくとも特定の時
点、例えば電源投入時、に自己診断を行なえることが望
ましい。[Prior Art and its Problems] As shown in FIG. 2, a CPU 201 sends and receives signals from a board A on which it is riding to another board B via a motherboard 207 (or a backplane). In the system configuration, it is desirable that the self-diagnosis can be performed when an abnormality is found in the operation of the system, or at a specific time even when no abnormality is found, for example, when the power is turned on.

このような自己診断は、通常はボードＡ上のCPU201が
バス・インターフェース209を介して他のボードとの間
でデータやコマンドなどを送受することによって行なわ
れる。ところが、診断を行なうCPU自身が乗っているボ
ードＡのバス・インターフェースが故障する可能性があ
るため、自己診断に当っては、自分のボードが悪いのか
それとも相手が悪いのか切り分けを行なわないと、故障
箇所の特定ができないことがある。Such a self-diagnosis is usually performed by the CPU 201 on the board A transmitting and receiving data and commands to and from another board via the bus interface 209. However, there is a possibility that the bus interface of the board A on which the CPU performing the diagnosis itself is mounted may break down, so in the self-diagnosis, it is necessary to determine whether the own board is bad or the other party is bad. Sometimes the failure location cannot be specified.

例えば、ボードＡに乗っているバス・インターフェー
ス209またはボードＢに乗っているバス・インターフェ
ース211が故障し、外部バス205上に不具合現象が現われ
た場合、これら２つのバス・インターフェースの内のい
ずれに障害があるかを知ることは困難であった。従っ
て、外部バスの不具合に対する処置を取るときなど、ボ
ードＡとボードＢのどちらを交換して良いか知ることが
できず、故障修理の効率が上がらない要因の一つとなっ
ていた。For example, if the bus interface 209 on the board A or the bus interface 211 on the board B fails and a malfunction occurs on the external bus 205, either of these two bus interfaces may be used. It was difficult to know if there was a disability. Therefore, it is not possible to know which one of the boards A and B should be replaced, for example, when taking measures against a failure of the external bus, and this is one of the factors that do not increase the efficiency of failure repair.

［発明の目的］ 本発明は、上述した従来技術の問題点を解消し、上述
したような構成のシステムの故障箇所の切り分けを簡単
に行うことのできるバス・インターフェース検査を行う
電子機器を提供することを目的とする。[Object of the Invention] The present invention solves the above-mentioned problems of the prior art, and provides an electronic device for performing a bus interface test that can easily identify a failure point in a system having the above-described configuration. The purpose is to:

［発明の概要］ 本発明の一実施例によれば、CPUが乗っているボード
上に検査回路が設けられる。この検査回路はこのボード
のバス・インターフェースの外部バス側に接続されてい
る。検査回路は外部バスを介して与えられるテスト・パ
ターンが予め定められたパターンに合致するか否かの判
定を行ない、その結果を内部バスに戻す。SUMMARY OF THE INVENTION According to one embodiment of the present invention, an inspection circuit is provided on a board on which a CPU is mounted. This test circuit is connected to the external bus side of the bus interface of this board. The inspection circuit determines whether or not the test pattern provided via the external bus matches a predetermined pattern, and returns the result to the internal bus.

更に、検査回路自身が健全であるかどうかの診断のた
め、検査回路は内部バスにも接続され、そこから同様な
テスト・パターンを入力して予め定められたパターンに
合致するか否かの判定を行なう。Further, the test circuit is also connected to an internal bus for diagnosing whether or not the test circuit itself is sound, from which a similar test pattern is input to determine whether or not the test pattern matches a predetermined pattern. Perform

また、検査回路自身の健全性の判定を行なっている間
に外部バス上に出力されるテスト・パターンによって、
外部バスに接続されているボードが誤動作する可能性が
ある。そこで、その間は他のボード上のバス・インター
フェースをディスエーブル状態にしておくことができ
る。Also, the test pattern output on the external bus during the determination of the soundness of the test circuit itself can be
The board connected to the external bus may malfunction. Therefore, during that time, the bus interface on another board can be disabled.

［実施例］ 第１図は本発明の一実施例を適用したシステムの主要
部を示す図である。同図において、ボードＡにはCPU、
ボードＡ上の内部バス103とマザーボード107上の外部バ
ス105との間で双方向のデータ伝送を行なうためのバス
・インターフェース109（バス・ドライバ／レシー
バ）、および以下でその動作を説明する検査回路113が
設けられている。Embodiment FIG. 1 is a diagram showing a main part of a system to which an embodiment of the present invention is applied. In the figure, a board A has a CPU,
A bus interface 109 (bus driver / receiver) for performing bidirectional data transmission between the internal bus 103 on the board A and the external bus 105 on the motherboard 107, and an inspection circuit whose operation will be described below 113 are provided.

検査回路113は２つのデータ入力を持ち、その一方はC
PU101とバス・インターフェース109の間で内部バス103
に接続され、他方は外部バス105にバス・インターフェ
ース109とバス・コネクタ（図示せず）の間で接続され
ている。これらデータ入力に、WRITE_DATA信号を真とし
て、内部バス103あるいは外部バス105からデータ（テス
ト・パターン）を書き込んだ場合、書き込まれたテスト
・パターンが予め決められた数種類のパターンに合致し
かつREAD_DATA信号が真であれば、外部バス・チェック
信号あるいは内部バス・チェック信号が真となるように
構成されている。内部バス103チェック信号と外部バス
・チェック信号は夫々内部バス103の特定のライン、例
えば夫々D0とD1、に与えられる。The test circuit 113 has two data inputs, one of which is C
Internal bus 103 between PU 101 and bus interface 109
The other is connected to the external bus 105 between the bus interface 109 and a bus connector (not shown). When data (test pattern) is written to the data input from the internal bus 103 or the external bus 105 with the WRITE_DATA signal being true, the written test pattern matches several predetermined patterns and the READ_DATA signal Is true, the external bus check signal or the internal bus check signal is true. The internal bus 103 check signal and the external bus check signal are respectively applied to specific lines of the internal bus 103, for example, D0 and D1, respectively.

検査の手順としては、先ず内部バス103の健全性を確
認し、次に検査回路113の健全性を確認し、その後にバ
ス・インターフェース109の健全性を確認する。健全性
の確認がここまで行なわれれば、ボードＡはほとんどの
場合正常に動作していると考えて良いから、その後は所
望のボードに対して適切な試験動作をボードＡから行な
うことができる。As a test procedure, first, the soundness of the internal bus 103 is checked, then the soundness of the check circuit 113 is checked, and then the soundness of the bus interface 109 is checked. If the soundness is confirmed up to this point, it can be considered that the board A is operating normally in most cases, and thereafter, the board A can perform an appropriate test operation on a desired board.

内部バス103の健全性は、ボードＡ内で内部バス103に
接続されている他のデバイスをCPU101がアクセスするこ
とにより簡単に確認できる。例えば、特別な試験手順を
踏まなくとも、CPU101がボードＡ上のヂスプレイ・コン
トローラ115へアクセスすることによりディスプレイ
（図示せず）上に正常な表示が行なわれていれば、内部
バス103は正常に動作していると見なすことができる。The soundness of the internal bus 103 can be easily confirmed by the CPU 101 accessing another device connected to the internal bus 103 in the board A. For example, if the CPU 101 accesses the spray controller 115 on the board A and a normal display is performed on the display (not shown) without performing any special test procedure, the internal bus 103 is normally operated. It can be considered working.

次に、検査回路113の健全性を確認する。検査回路113
はCPU101によって制御される検査回路読み出し／書き込
み回路によって制御される。検査回路読み出し／書き込
み回路からの書き込み信号READ_DATAにより、検査回路1
13に内部バス103上のテスト・パターンが取り込まれ
る。取り込まれたテスト・パターンが予め定められた何
種類かのパターンのいずれかと一致すれば、検査回路読
み出し／書き込み回路117がREAD_DATA信号を検査回路11
3に与えることによって、論理真が内部バス103チェック
信号として出力される。内部バス・チェック信号は内部
バス103上（例えばその０番目のビット位置D0）に与え
られる。また、いずれのパターンとも一致しなかった場
合には、内部バス・チェック信号は偽となる。Next, the soundness of the inspection circuit 113 is confirmed. Inspection circuit 113
Is controlled by an inspection circuit read / write circuit controlled by the CPU 101. Inspection circuit 1 is read by write signal READ_DATA from inspection circuit read / write circuit.
The test pattern on the internal bus 103 is taken into 13. If the fetched test pattern matches any of the predetermined types of patterns, the inspection circuit read / write circuit 117 outputs the READ_DATA signal to the inspection circuit 11.
By giving it to 3, a logical true is output as an internal bus 103 check signal. The internal bus check signal is provided on the internal bus 103 (for example, its 0th bit position D0). If the pattern does not match any of the patterns, the internal bus check signal becomes false.

検査回路113の健全性の確認に当っては、CPU101はテ
スト・パターンを何種類か内部バス103上に与え、また
検査回路読み出し／書き込み回路117を制御することに
より、第３図に示すようなタイミングで検査回路113を
制御する。これにより、いずれのテスト・パターンに対
しても期待通りの内部バス・チェック信号の真／偽値が
得られたら（例えば、予め定められたパターンのいずれ
とも一致しないテスト・パターンをわざと与えた場合に
は内部バス・チェック信号の期待値は偽である）、検査
回路113が健全であることが確認されたことになる。In checking the soundness of the test circuit 113, the CPU 101 provides several types of test patterns on the internal bus 103, and controls the test circuit read / write circuit 117, as shown in FIG. The inspection circuit 113 is controlled at the timing. As a result, if the true / false value of the internal bus check signal is obtained as expected for any of the test patterns (for example, when a test pattern that does not match any of the predetermined patterns is intentionally given) The expected value of the internal bus check signal is false), which means that the inspection circuit 113 has been confirmed to be sound.

健全性がこのようにして確認された検査回路113を用
いて、次にバス・インターフェース109の健全性の確認
を以下のようにして行なう。Using the test circuit 113 whose soundness has been confirmed in this manner, the soundness of the bus interface 109 is confirmed as follows.

この確認のための各種の信号のタイムチャートを第４
図に示す。第４図からわかるように、第３図に示す内部
バス103の健全性の確認と同様、CPU101が各種のテスト
・パターンを発生する。これを検査回路読み出し／書き
込み回路117が発生するWRITE_DATA信号およびREAD_DATA
信号により、検査回路113に書き込み、そこで予め定め
られているパターンとの照合結果を出力させる。外部バ
ス105の確認では、検査回路113の出力のうち、外部バス
105上に現われたテスト・パターンとの照合結果を示す
外部バス・チェック信号をCPU101が内部バス上から取り
込んで、その真／偽値を観察する。この真／偽値が与え
た全てのテスト・パターンについて期待値通りであれ
ば、バス・インターフェース109が健全であると判定す
る。The timing chart of various signals for this confirmation is shown in the fourth section.
Shown in the figure. As can be seen from FIG. 4, the CPU 101 generates various test patterns as in the case of checking the soundness of the internal bus 103 shown in FIG. The WRITE_DATA signal generated by the inspection circuit read / write circuit 117 and the READ_DATA
In response to the signal, the signal is written to the inspection circuit 113, and the result of comparison with a predetermined pattern is output there. In checking the external bus 105, the output of the inspection
The CPU 101 fetches an external bus check signal indicating the result of comparison with the test pattern appearing on 105 from the internal bus, and observes its true / false value. If the true / false values are as expected for all the given test patterns, it is determined that the bus interface 109 is sound.

もし、ここまでの検査で、内部バス103、検査回路109
あるいはバスインターフェース113のいずれかに異常が
あることがわかったら、ボードＡを交換する。これらの
いずれにも異常がなかったら、発見されたあるいはこれ
から発見される異常はボードＢ側にあることがわかる。
この場合にはボードＢを交換することにより、機器を正
常な状態に回復させることができる。If the inspection so far, the internal bus 103, the inspection circuit 109
Alternatively, if it is determined that any of the bus interfaces 113 has an abnormality, the board A is replaced. If there is no abnormality in any of these, it is known that the abnormality that has been found or will be discovered is on the board B side.
In this case, the device can be restored to a normal state by replacing the board B.

上述のような構成では、場合によっては、検査回路11
3やボードＡ上のバス・インターフェース109の健全性の
確認のためのテスト・パターンを他のボードが受信し
て、予期しない動作を引き起こす可能性がある。この問
題を回避するため、第５図に示すように、他のボード上
のバス・インターフェースを強制的に高インピーダンス
状態にするディスエーブル信号を発生する。バス・イン
ターフェース・ディスエーブル回路121を設けることが
できる。ディスエーブル信号はマザーボード107を経由
してボードＢ上にあるバス・インターフェースのディス
エーブル端子に与えられる。ディスエーブル信号により
ボードＢ上のバス・インターフェース111およびそれか
ら先の回路が外部バス105から切離された状態にしてか
ら第４図に示す確認動作を行なうことにより、上述の問
題は解消される。第５図に示す構成における確認動作時
の各種信号のタイムチャートを第６図に示す。また、他
のボード上のバス・インターフェースをディスエーブル
する代わりに、検査回路113のアドレスとして他で使用
されていないものを割付けても良い。In the configuration as described above, in some cases, the inspection circuit 11
There is a possibility that another board receives a test pattern for checking the soundness of the bus interface 109 on the board 3 or the board A, and causes unexpected operation. To avoid this problem, as shown in FIG. 5, a disable signal is generated to force the bus interface on another board into a high impedance state. A bus interface disable circuit 121 can be provided. The disable signal is supplied to the disable terminal of the bus interface on the board B via the motherboard 107. The above-mentioned problem is solved by performing the confirmation operation shown in FIG. 4 after the bus interface 111 on the board B and the circuits ahead thereof are disconnected from the external bus 105 by the disable signal. FIG. 6 is a time chart of various signals during the confirmation operation in the configuration shown in FIG. Instead of disabling the bus interface on another board, an address that is not used elsewhere may be assigned as the address of the inspection circuit 113.

上述のバス・ディスエーブル回路は、特にアドレス・
バス用のバス・インターフェースの検査を行なう際に有
用である。それは、アドレス・バス用の検査回路113の
健全性の確認を行なうためにはアドレス・バス上にいく
つかのテスト・パターンを出す必要があるが、それらが
たまたまいずれかのボードの入出力アドレスと一致する
ことがあり得るからである。The bus disable circuit described above, in particular,
This is useful when testing a bus interface for a bus. It is necessary to put out some test patterns on the address bus in order to check the soundness of the check circuit 113 for the address bus. This is because they may coincide.

また、複数枚のボードが外部バス105に接続されてい
る場合にも、第７図に示すような構成を取ることができ
る。Further, even when a plurality of boards are connected to the external bus 105, the configuration shown in FIG. 7 can be adopted.

このようにして、検査の主体のボード、ここではボー
ドＡ、の健全性が確認されたら、他のボードへ適宜テス
ト・パターンを送り込むなどの周知の方法で、機器全体
の検査を行なうことができる。つまり、検査の主体のボ
ード上のバス・インターフェース、検査回路、検査の対
象のボードの内の２つ以上が同時に故障するという稀な
事態を除けば、本発明により故障箇所の特定が可能とな
る。In this way, once the soundness of the board to be inspected, here board A, is confirmed, the entire device can be inspected by a well-known method such as sending a test pattern to another board as appropriate. . In other words, except for a rare case in which two or more of the bus interface, the test circuit, and the board to be tested on the board to be tested fail simultaneously, the present invention enables the location of the failure to be specified. .

なお、上述の検査回路は１個あるいは少数のチップに
集積化することが望ましい。それは、このような集積化
により、検査回路自身が故障する確率が減少し、また検
査回路内の内部バスチェック部分と外部バスチェック部
分の故障の相関性が高くなる、つまり内部バス上のテス
ト・パターンを検査することで外部バス上のテスト・パ
ターンの検査を行なう部分も含む検査回路の健全性の確
認を行なうという、検査回路の健全性確認法の信頼度が
高くなるからである。It is desirable that the above-described test circuit be integrated on one or a small number of chips. This is because such integration reduces the probability of failure of the test circuit itself, and increases the correlation between the failure of the internal bus check portion and the external bus check portion in the test circuit. This is because the reliability of the test circuit soundness checking method of checking the soundness of the test circuit including the part for testing the test pattern on the external bus by checking the pattern is improved.

また、バス・インターフェースは双方向でも単方向で
も良い。The bus interface may be bidirectional or unidirectional.

［発明の効果］ 以上詳細に説明したように、本発明によれば、障害の
あるボードの特定が迅速にできるので、そのようなボー
ドの交換、機器の障害からの回復までの時間を短縮する
ことができる。[Effects of the Invention] As described in detail above, according to the present invention, a faulty board can be quickly identified, and thus the time required for such board replacement and recovery from equipment failure is reduced. be able to.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例を示す図、 第２図は本発明を適用することができるシステム構成を
示す図、 第３図および第４図は第１図の実施例の動作を示すタイ
ミング・チャート、 第５図および第７図は夫々本発明の別の実施例を示す
図、 第６図は第５図の実施例の動作を示すタイミング・チャ
ートである。 101:CPU 103:内部バス 105:外部バス 107:マザーボード 109、111:バス・インターフェース 113:検査回路 115:ディスプレイ・コントローラ 117:検査回路読み出し／書き込み回路 119:制御バス 121:バス・インターフェース・ディスエーブル回路FIG. 1 is a diagram showing one embodiment of the present invention, FIG. 2 is a diagram showing a system configuration to which the present invention can be applied, and FIGS. 3 and 4 show the operation of the embodiment of FIG. FIGS. 5 and 7 are timing charts showing another embodiment of the present invention, and FIG. 6 is a timing chart showing the operation of the embodiment of FIG. 101: CPU 103: Internal bus 105: External bus 107: Motherboard 109, 111: Bus interface 113: Test circuit 115: Display controller 117: Test circuit read / write circuit 119: Control bus 121: Bus interface disable circuit

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】外部バスにより相互接続された第１のボー
ドと第２のボードとを含む電子機器において、 前記第１のボードは内部バスと前記外部バスとのインタ
ーフェースをとるバス・インターフェースと検査回路と
を含み、 前記検査回路は前記内部バス上に出力されたテスト・パ
ターンと予め定められているパターンとを比較して一致
の有無を表わす第１の信号を出力し、更に前記外部バス
上に出力されたテスト・パターンと予め定められている
パターンとを比較して一致の有無を表わす第２の信号を
出力する手段を含み、 前記第１の信号により前記検査回路の健全性を確認し、
前記第２の信号により前記バス・インターフェースの健
全性を確認する ことを特徴とするバス・インターフェース検査を行う電
子機器。1. An electronic device including a first board and a second board interconnected by an external bus, wherein the first board has a bus interface for interfacing an internal bus with the external bus and a test. A test circuit that compares a test pattern output on the internal bus with a predetermined pattern and outputs a first signal indicating the presence or absence of a match. Means for comparing the test pattern output to a predetermined pattern and outputting a second signal indicating the presence or absence of a match, and confirming the soundness of the test circuit by the first signal. ,
An electronic device for performing a bus interface test, wherein a soundness of the bus interface is confirmed by the second signal. 【請求項２】前記第１のボードは前記第２のボード上の
バス・インターフェースをディスエーブルする信号を前
記第２のボードに供給することを特徴とする請求項１記
載のバス・インターフェース検査を行う電子機器。2. The bus interface test of claim 1 wherein said first board provides a signal to said second board to disable a bus interface on said second board. Do electronic equipment.