JP2856323B2

JP2856323B2 - 半導体装置

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Publication number: JP2856323B2
Application number: JP63185457A
Authority: JP
Inventors: 知紀田上; 博水田; 忠四郎草野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-07-27
Filing date: 1988-07-27
Publication date: 1999-02-10
Anticipated expiration: 2014-02-10
Also published as: JPH0236536A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置に係り、特に、高周波動作ある
いは高効率動作を実現するのに好適な半導体装置に関す
る。

〔従来の技術〕従来の半導体装置は、例えば、アイ・イー・イー、エ
レクトロン・デバイス・レターズ、イー・ディー・エル
３（1982年）第366〜368頁（IEEE,Electron Device Let
t.EDL−３（1982）pp366−368）において論じられてい
る。

第２図は、上記文献に示された従来のヘテロ接合バイ
ポーラトランジスタのエネルギー帯構造を示す図であ
る。21はコレクタ層、22はベース層、23はエミッタ層、
24はオーミック電極を設けるためのキャップ層、E_Cは伝
導帯、E_Fはフェルミ準位、E_Vは価電子帯である。

〔発明が解決しようとする課題〕

上記従来技術は、エミッタ層23をAlGaAs層で、キャッ
プ層24をGaAs層で形成しているため、その両者のヘテロ
接合界面に接触抵抗が存在し、動作速度を低下させる原
因となっていた。

また、第２図に示したように、ベース層22とエミッタ
層23との接合部分の伝導帯E_Cに、ヘテロ接合界面特有の
電位のとげが生じるため、接合部分に電流が流れにく
く、動作電圧が高くなるという問題を有していた。

さらに、ベース層22における多数キャリア、すなわ
ち、この場合、正孔がベース層22からエミッタ層23を越
えてキャップ層24へ逆注入されて電流増幅率を低下させ
ることを防ぐために、エミッタ層23の厚さをある程度以
上に薄くできないという問題も有していた。

本発明の目的は、上記の問題を解消し、低抵抗な接合
を得ると共に、低電圧で光束動作可能な素子を実現する
ことにある。

〔課題を解決するための手段〕

上記の目的を達成するために、本発明は、ｎ型GaAsエ
ミッタ層、ｐ型GaAsベース層、ｎ型GaAsコレクタ層を含
んでなるnpp型のバイポーラトランジスタを有する半導
体装置において、上記エミッタ層と上記ベース層との間
にInGaPバリア層を具備し、該バリア層は上記エミッタ
層および上記ベース層より禁制帯幅が広く、かつ、該バ
リア層の上記ベース層に対する伝導帯のエネルギー障壁
は、電子の熱エネルギー（kT）の２倍以下であることを
特徴とする。

例えば、GaAs層からなるnpnバイポーラトランジスタ
の場合、上記のような条件を有するバリア層としては、
In₀ _sGa₀ ₂P層を用いることができる。材料の組み合わ
せは、この組み合わせに他にも種々存在する。バリア層
に要求される条件としては、次の２点が挙げられる。す
なわち、２種の材料間で伝導帯E_C（pnpトランジスタ
では、価電子帯E_V）の不連続値の大きさが、電子（ある
いは正孔）の熱エネルギーの２倍程度以下であること。
バリア層の厚さが、結晶の格子定数の不一致によるひ
ずみによって該バリア層に転移が発生する厚さ以下であ
ること、である。の材料に関しては、例えば、室温
（300K）においては、熱エネルギーは約26meVであるか
ら、２種の材料間の伝導帯E_Cの不連続値が約50meV以内
であれば、電子にとってヘテロ接合界面は実質的になめ
らかであり、エネルギー障壁は存在しない。このような
材料の組み合わせとしては、この他、In_0.1Ga_0.9AsとGa
Sb、In_0.1Al_0.9ＰとGaAs、In_0.2Al_0.8ＰとIn_0.5Ga_0.5Ｐ
等がある。

〔作用〕

本発明の作用について、バイポーラトランジスタを例
として第１図を用いて説明する。第１図は、npnバイポ
ーラトランジスタのエネルギー帯構造図である。

１はｎ型コレクタ層、２はｐ型ベース層、３はｎ型エ
ミッタ層、５はエミッタ層３とベース層２との間に設け
られたバリア層、E_Cは伝導帯、E_Fはフェルミ準位、E_Vは
価電子帯である。

このnpnバイポーラトランジスタの場合、第１図に示
すごとく、多数キャリアである電子に対するエミッタ・
ベース接合における伝導帯E_Cは、電位のとげやエネルギ
ー障壁は存在せず、連続的でなめらかなので、電子の拡
散は通常のpn接合と同様に生じ、ヘテロ接合における接
触抵抗や動作電圧の上昇は生じない。

一方、少数キャリアである正孔に対するエミッタ・ベ
ース接合における価電子帯E_Vには、図示のようなバリア
層５によるエネルギー障壁が存在するので、ベース層２
からエミッタ層３へ向けての正孔注入は、通常のヘテロ
接合バイポーラトランジスタと同様に小さい。

さらに、本発明では、バリア層を100Åと薄く形成で
きるので、製造も容易である。

〔実施例〕

実施例１第１図は、本発明の第１の実施例のバイポーラトラン
ジスタ中のエミッタ層からコレクタ層にかけてのエネル
ギー帯構造図である。

１はｎ型コレクタ層、２はｐ型ベース層、３はｎ型エ
ミッタ層、５はエミッタ層３とベース層２との間に設け
られたバリア層である。なお、基板は、ｎ型GaAs基板で
ある。各層をさらに詳しく述べると、コレクタ層１は厚
さ400nmのSiドープ（不純物濃度５×10¹⁶/cm³）ｎ型GaA
sコレクタ層、ベース層２は厚さ100nmのBeドープ（１×
10¹⁹/cm³）ｐ型GaAsベース層、エミッタ層３は厚さ200n
mのSiドープ（５×10¹⁷/cm³）ｎ型GaAsエミッタ層、バ
リア層５は厚さ10nmのアンドープIn_0.8Ga_0.2Ｐバリア層
である。

本素子の動作を以下に述べる。ベース層２に対してエ
ミッタ層３が負に、コレクタ層１が正になるように電圧
を加える。すると、エミッタ・ベース間は順方向にバイ
アスされるので、エミッタ層３からベース層２に向けて
電子が、逆方向に正孔が拡散して電流が流れる。このと
き、エミッタ・ベース接合の伝導帯E_Cは、第１図に示す
ように、連続であるので、電子の拡散は通常のpn接合と
同様に起きる。一方、価電子帯E_Vの側は、図示のごとく
バリア層５によるエネルギー障壁が存在するので、正孔
の拡散は妨げられ、通常のpn接合の場合よりも正孔電流
成分は小さくなる。エミッタ層３からベース層２に拡散
した電子は、100nmと薄いベース層２を通過して、より
電位の高いコレクタ層１へと流れ込む。従って、通常の
バイポーラトランジスタと同様に、電流増幅率βは電子
電流／正孔電流で表わされる。

本実施例の電流増幅率βを見積もるために、エミッタ
層３の不純物濃度をN_E、ベース層２の不純物濃度をN_B、
ベース層２中の電子の拡散長をL_B、ベース層２の厚さを
Ｗ、バリア層５の価電子帯不連続値をΔE_V、および電子
の熱エネルギーをkTとすると、電流増幅率βは、次のよ
うに表わすことができる。

ここで、L_B＝１μｍとすると、ΔE_V＝180meV、室温で
kT＝26meVであるので、β≒250となり、実用上十分な値
が得られる。

この素子の特性を第２図に示す従来型のヘテロ接合バ
イポーラトランジスタと比較すると、次のようになる。

まず、エミッタ層３の半導体内部の抵抗は、本実施例
によれば、該エミッタ層３の面積が10μm²の場合、0.8
Ω程度となる。これに対し、従来型の場合、キャップ層
24とエミッタ層23との間のヘテロ接合界面の伝導体E_Cに
生じる電位のとげの影響により、１×10^-5Ω・cm²程度
以上の抵抗が生じる。すなわち、面積10μm²のエミッタ
について、100Ω以上の直列抵抗が生じる。従って、本
実施例によれば、エミッタの直列抵抗を従来型に比べて
1/100以下に削減できる。また、エミッタ・ベース接合
電圧については、本実施例によれば、1.0Vで10³A/cm²程
度の電流密度が得られるのに対し、従来型では、同じ電
流密度を得るために1.4Vの電圧が必要であった。これ
は、第２図に示したように、エミッタ層23とベース層22
のヘテロ接合界面の伝導帯E_Cに生じたポテンシャルのと
げのために電子の流れが妨げられるためである。すなわ
ち、本実施例によれば、ベース・エミッタ間電圧が小さ
くなり、その結果、同一電流値を流した場合の電力消費
量が％低減でき、従って、高速、高効率、低消費電力の
バイポーラトランジスタが実現できる。

実施例２第３図は、本発明の第２の実施例のバイポーラトラン
ジスタの断面図である。

201はｎ型GaAs基板、202はｎ型GaAsコレクタ層、203
はコレクタ電極、204はｐ型GaAsベース層、205はアンド
ープIn_0.8Ga_0.2Ｐバリア層、206はｎ型GaAsエミッタ
層、207はエミッタ電極、208はベース電極である。

本実施例では、上記のような構造にすることにより、
バイポーラトランジスタの製造工程において、バリア層
205を選択除去しても厚さを十分薄くしたベース層204を
良好に残すことができ、従って、動作の高速化を実現で
きる。

本実施例のバイポーラトランジスタの製造工程につい
て説明する。

まず、ドナー濃度１×10¹⁸/cm³のｎ型GaAs基板201上
に、ドナー濃度５×10¹⁶/cm³、厚さ400nmのｎ型GaAsコ
レクタ層202、アクセプタ濃度２×10¹⁹/cm³、厚さ20nm
のｐ型GaAsベース層204、厚さ10nmのアンドープIn_0.8Ga
_0.2Ｐバリア層205、ドナー濃度５×10¹⁷/cm³、厚さ200n
mのｎ型GaAsエミッタ層206を順次結晶成長させる。結晶
成長法としては、分子線エピタキシー法、化学気相成分
法等を用いることができる。

なお、基板として半絶縁性半導体基板を用い、コレク
タ層202を堆積する前にイオン注入、あるいは上記結晶
成長法により高濃度ドープ（１×10¹⁷/cm³以上）のｎ型
GaAsサブコレクタ層（図示せず）を形成してもよい。

次に、結晶成長を行なった後、基板を成長室から取り
出し、通常のホトリソグラフィーと化学エッチングによ
り第３図に示すような形状に加工する。次に、ｎ型、ｐ
型半導体に対して非整流性接触を形成し得るような金
属、ここではｎ型に対しては、AuGe合金層、ｐ型に対し
てはAuZn合金層をそれぞれ被着し、通常のホトリソグラ
フィーと化学エッチングを用いて不必要な部分を除去
し、エミッタ電極207、ベース電極208、コレクタ電極20
3とする。その他の電極材料としては、ｎ型に対してはA
uSn合金、AlGe合金等、ｐ型に対してはCrAu合金、AuBe
合金等を用いても非整流性接触が取れるので、同様の効
果が得られる。本素子の特性については、第１の実施例
と同様の特性が得られる。

次に、本実施例において、ベース層204を露出する工
程について、第４図（ａ）〜（ｃ）を用いて説明する。
すなわち、ベース層204の露出工程において、次のよう
な工程を経ることによって特に制御性良く、加工を行な
うことができる。

まず、成長した結晶に対して、ホトレジスト膜（図示
せず）によりエミッタ層206を保護した後、エッチング
することによりバリア層205を露出する（第４図
（ａ））。この場合、GaAsコレクタ層206とIn_0.8Ga_0.2
Ｐバリア層205の化学的性質が著しく異なることを利用
して選択的にGaAs層のみを除去することができる。ウェ
ットエッチング液としては、例えば、H₂SO₄:H₂O₂:H₂O＝
1:1:10の混合液を用いることにより、また、ドライエッ
チングとしては、COl₂F₂とHeの混合ガス、あるいはCl₂
ガスを用いた反応性ドライエッチングを用いることによ
り、それぞれ100:1以上のエッチング選択比が容易に得
られる。GaAs層206のみをエッチングし、その下層にあ
るバリア層でエッチングを停止させる層としては、この
エッチング停止層のみにInあるいはAlを含む層を用い
る。

次に、リフトオフ用スペーサ層209を堆積した後、ホ
トリソグラフィーによりベース電極形成部分以外の部分
にホトレジスト膜210を被着する（第４図（ｂ））。こ
の場合、スペーサ層209の材料としては、SiO₂、SiN等を
用いることができる。また、スペーサ層209の厚さは、
後でリフトオフしようとする電極金属厚さよりも厚い必
要がある。例えば、厚さ200nmのAuZn合金層をリフトオ
フするためには、スペーサ層209の厚さは250nm程度以上
が望ましい。

次に、まず、ホトレジスト膜210をマスクにしてスペ
ーサ層209をエッチングし、続いて、バリア層205をエッ
チングし、ベース層204を露出する。次に、ベース電極2
08、208′を堆積し、第４図（ｃ）に示す構造を得る。
その後、ホトレジスト膜210と該ホトレジスト膜210上の
電極金属208′を除去してベース電極208を形成する。

なお、本実施例では、スペーサ層209のエッチングに
はドライエッチングを、バリア層205のエッチングにはH
Clを用いたウェットエッチングを用いることができる。
これらのエッチングは、いずれも希望の層のみをエッチ
ングし、下地をエッチングしないという選択性エッチン
グであって、そのエッチング選択100:1以上の値を容易
に得ることができる。そのため、バリア層205、あるい
はベース層204を各々10nm、20nmと著しく薄くしてある
にもかかわらず、制御性良くベース層204の表面を露出
させることができる。

その結果、電子の走行距離を減少させることが可能と
なり、素子の高速化を図ることができる。選択エッチン
グを用いない従来技術では、ベース層厚が800nm以下に
なると、エッチングの不均一性、あるいは制御性の悪さ
によって生じるバラツキの結果、素子の歩留りが著しく
低下する。電子のベース走行時間は、ベース層の厚さの
２乗に逆比例するので、従来型の実用的限界である厚さ
800nmのベース層より本実施例による200nmのベース層の
方が1/16の走行時間の短縮が得られる。

なお、本実施例では、エミッタ層206とバリア層205を
加工するにあたって別々にホトリソグラフィーを行なっ
ているが、これらを１回のホトリソグラフィーで行な
う、いわゆる自己整合工程を経ることができることは言
うまでもない。この場合には、エミッタ層206直下の活
性ベース部分とベース電極208との間隔が低減でき、ベ
ース抵抗の低減を図ることができる。また、この場合に
は、エミッタ層206を同時にスペーサ層としても用いる
ことが可能なので、スペーサ層を省くことも可能であ
る。そのときにはエミッタ層206の厚さについて先に述
べたスペーサ層と同様の条件が要求される。

また、第１および第２の実施例においては、GaAs層と
In_0.8Ga_0.2Ｐ層の組み合わせを用いているが、材料の組
み合わせは、必ずしもこの組み合わせに限定されるわけ
ではない。バリア層に要求される条件としては、次の２
点が挙げられる。すなわち、２種の材料間で伝導帯E_C
の不連続値の大きさが、電子の熱エネルギーの２倍程度
以下であること。バリア層の厚さが、結晶の格子定数
の不一致によるひずみによって該バリア層に転移が発生
する厚さ以下であること、である。の材料に関して
は、例えば、室温（300K）においては、熱エネルギーは
約26meVであるから、２種の材料間の伝導帯E_Cの不連続
値が約50meV以内であれば、電子にとってヘテロ接合界
面は実質的になめらかである。このような材料の組み合
わせとしては、実施例に挙げたGaAsとIn_0.8Ga_0.2Ｐの組
み合わせの他に、In_0.1Ga_0.9AsとGaSb、In_0.1Al_0.9Ｐと
GaAs、In_0.2Al_0.8ＰとIn_0.5Ga_0.5Ｐ等がある。これらに
ついても、Inを含む材料と含まない材料、例えばInGaAs
とGaSb、InAlPとGaAsの場合には、第２の実施例と同様
の選択エッチングが可能である。また、InAlPとInGaPの
組み合わせについてはAlとGaの弗化物の蒸気圧の違いに
より、CCl₂F₂ガスによる選択エッチングが可能である。

実施例３第５図は、本発明の第３の実施例のバイポーラトラン
ジスタのエネルギー帯構造図である。本実施例は、第１
の実施例におけるバリア層５の代わりに、第５図に示す
ような量子井戸構造を用いることが可能である。

301は第１の実施例のベース層と同様のベース層、305
は第１の実施例のエミッタ層と同様のエミッタ層、302
および304は、ベース層301およびエミッタ層305より電
子親和力の小さい厚さ2nmのAlAs量子障壁層、303は厚さ
1000Å以下、ここでは7nmのIn_0.15Ga_0.85As量子井戸層
である。量子井戸層303中では、電子、正子が両側の量
子障壁層302、304によって閉じ込められ、各々量子化準
位306、307を生じる。ここで量子井戸層303および量子
障壁層302、304の厚さとIn組成を選択することによっ
て、電子の量子化準位306と、エミッタ層305およびベー
ス層301との伝導帯E_Cが同じエネルギーになるようにす
ることができる。このとき、正孔の量子化準位307が両
側のエミッタ層305およびベース層301の価電子帯E_Vと一
致しないように選択すれば、第１の実施例と同様に、伝
導電子は量子井戸層303中の量子化準位306を通過するの
で抵抗を生じないのに対し、正孔は量子井戸を通過でき
ず、第１の実施例と同様の効果が得られる。この場合に
は、材料の組成と量子井戸層および量子障壁層の厚さと
の療法を用いて量子化準位のエネルギーを選ぶことがで
きるので、材料の選択が容易になるという利点がある。

本実施例の構造において、使用可能な材料としては、
先に挙げたGaAs（ベース、エミッタ層）−InGaAs（量子
井戸層）−AlAs（量子障壁層）の他にもGaSb−InGaSb−
AlSb、GaAs−InGaAsP−AlGaAs、GaAs−InGaAsP−AlGaA
s、InGaAs−InAlAs−InGaAlAs、InGaAs−InGaAlAs−In
P、InGaAsP−InGaAsP−InP等、様々な組み合わせにおい
ても、量子井戸層および量子障壁層の厚さを選択するこ
とにより同様のエネルギー帯構造を実現できるので、同
様の効果が達成可能である。

また、上記実施例の構造を用いる場合には使用可能な
材料が多種あるので、構造全体を格子整合させた形で構
成することも可能であり、熱サイクル等に対する信頼性
も向上させることができる。さらに、量子障壁層および
量子井戸層の厚さと材料組成を選択することによって正
孔のみが透過する様にすれば、pnp型のトランジスタも
実現できる。

実施例４本実施例では、第１の実施例においてGaAsで構成され
る部分（基板、コレクタ、ベース、エミッタ）をInPで
置き換えて構成し、In_0.2Ga_0.8Ｐで構成される部分（バ
リア層）をAl_0.35Ga_0.65Asで置き換える。また、ｐ型を
ｎ型に、ｎ型をｐ型に変える。この場合、価電子帯がな
めらかにつながり、電導体E_Cにバリアの存在するpnp型
バイポーラトランジスタが構成される。GaAsとAlGaAsで
構成される従来のpnp型ヘテロ接合型バイポーラトラン
ジスタに比べて、エミッタ抵抗の値は約1/100となる。
また、第２の実施例と同様にInPとAlGaAsの化学的性質
の違いを利用して選択エッチングを利用した工程を用い
ることが可能である。この場合、InPはHCl水溶液、AlGa
AsはH₂SO₄:H₂O₂:H₂O＝1:1:10の溶液を用いてエッチング
でき、いずれの場合にも、選択比は1/100以上の値が得
られる。従って、第２の実施例と同様に20nm程度の厚さ
のベース層を形成することも容易であり、そうした場合
にはベース走行時間の同様の短縮が可能である。

実施例５第６図は、本発明の第５の実施例の光電変換素子の断
面図である。

401は厚さ50μｍのBeドープ（アクセプタ濃度５×10
¹⁷/cm³）ｐ型GaAs層、402は厚さ0.5μｍのSnドープ（ド
ナー濃度５×10¹⁸/cm³）ｎ型GaAs層、403は厚さ10nmのS
nドープ（ドナー濃度５×10¹⁸/cm³）ｎ型In_0.2Ga_0.8Ｐ
窓層、404は電極、405は裏面電極である。

第７図（ａ）は、本実施例の光電変換素子の電極404
直下のエネルギー帯構造図である。また、第７図（ｂ）
は、従来の光電変換素子の同様のエネルギー帯構造図で
あり、401、402、404は本発明と同様であるが、窓層403
に代わって厚さ100nmのSnドープｎ型Al_0.9Ga_0.1As層406
が設けられている。さて、本実施例の光電変換素子の動
作は以下の様である。

第７図（ａ）は、電極404直下の部分を示すが、光入
射部分は電極404が存在せず、光は窓層403の側から入射
する。入射光は、ｎ型GaAs層402およびｐ型GaAs層401で
吸収されて電子・正孔対を発生させる。発生した電子・
正孔対は拡散してｎ型GaAs層402およびｐ型GaAs層401の
界面に到達し、そこに存在する電界によって電子はｎ型
GaAs層402に、正孔はｐ型GaAs層401に流れ込み、電流と
なって素子外部への出力となる。

ここで、ｎ型In_0.2Ga_0.8Ｐ窓層403が存在しない場合
には、GaAsの表面に存在する高い密度（10¹³/cm²程度）
の表面再結合中心によって生じる表面再結合によって電
子・正孔対は失なわれ、効率が著しく低下する。本実施
例で用いた窓層403は、第７図（ａ）に示すエネルギー
帯構造によって電子・正孔対のうち、少数キャリアであ
る正孔が表面に達するのを妨げる一方、多数キャリアで
ある電子に対しては何らのエネルギー障壁ともならな
い。そのため、直列抵抗は小さい。また、窓層403の厚
さは10nmと薄いため、光吸収も無視でき、効率を劣化さ
せることもない。その結果、内部量子効率は、光の波長
0.4〜0.8μｍにわたって0.9以上の高い値となり、同時
に電極404の接触抵抗を10^-6Ω・cm²の値が得られた。

一方、第７図（ｂ）に示す素子においては、窓層での
吸収のため内部量子効率が0.5μｍより波長の短い光に
対して0.8以下に低下し、また、電極404と窓層406、お
よび窓層406とｎ型GaAs402の間に生じる接触抵抗は10^-4
Ω・cm²以上の値となった。この接触抵抗は、高速受光
素子においてはその速度を制限し、太陽電池においては
抵抗損失となって、いずれの場合にも素子の特性を制限
するものである。従って、本発明により、短波長域（0.
5μｍ以下）において0.1以上の量子効率の上昇、および
1/100以上の直列抵抗の低減が可能になった。また、本
実施例ではｐ型層401上にｎ型層402を設けて素子を構成
している。これは、表面の薄い層402について、同じキ
ャリア密度で比較すると、移動度が2000cm²/v・ｓ以上
である電子の方が、100cm²/v・ｓ程度である正孔よりも
20倍以上高く、そのために誘電率が20倍以上高いためで
ある。窓層としてAl_0.9Ga_0.1Asのような材料を用いる場
合には、ｐ型層を表面側に用いた方が接触抵抗は低く
（約10^-5Ω・cm²）なるので、そのような構造をとる例
が多いが、本発明は、それよりさらに接触抵抗が一桁低
く、またｎ型層の抵抗も1/20程度となっている。なお、
本実施例で用いたIn_0.2Ga_0.8ＰはGaAsに比べて表面準位
密度が10¹²/cm²程度と小さく、そのため、表面再結合速
度、電極との接触抵抗が共に小さくなっている。

実施例６第５の実施例において、ｎ型をｐ型に変え、In_0.2Ga
_0.8Ｐ層403の代わりに、AlAs_0.4Sb_0.6層で構成する。Ga
AsとAlAs_0.4Sb_0.6とは価電子帯不連続を持たず、そのた
め、両者の界面での接触抵抗は存在しない。また、ｐ型
AlAsSb層は通常の金属に対して良い非整流性接触を形成
し、10^-7Ω・cm²以下の接触抵抗が容易に得られる。

〔発明の効果〕

以上説明したように、本発明によれば、ヘテロ接合界
面の接触抵抗を低減できるので、素子の直列抵抗が減少
し、定電圧動作、高速化・高効率化が可能となる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のバイポーラトランジ
スタのエネルギー帯構造図、第２図は、従来のヘテロ接
合バイポーラトランジスタのエネルギー帯構造図、第３
図は、本発明の第２の実施例のバイポーラトランジスタ
の断面図、第４図（ａ）〜（ｃ）は、上記第２の実施例
の製造方法を示す工程断面図、第５図は、本発明の第３
の実施例のバイポーラトランジスタのエネルギー帯構造
図、第６図は、本発明の第５の実施例の光電変換素子の
断面図、第７図（ａ）は、本実施例の光電変換素子の電
極直下のエネルギー帯構造図、第７図（ｂ）は、従来の
光電変換素子ののエネルギー帯構造図である。１……ｎ型コレクタ層２……ｐ型ベース層３……ｎ型エミッタ層５……バリア層 E_C……伝導帯 E_F……フェルミ準位 E_V……価電子帯 21……コレクタ層 22……ベース層 23……エミッタ層 24……キャップ層 201……ｎ型GaAs基板 202……ｎ型GaAsコレクタ層 203……コレクタ電極 204……ｎ型GaAsベース層 205……アンドープIn_0.8Ga_0.2Ｐバリア層 206……ｎ型GaAsエミッタ層 207……エミッタ電極 208、208′……ベース電極 209……スペーサ層 210……ホトレジスト膜 301……ベース層 302、304……AlAs量子障壁層 303……In_0.15Ga_0.85As量子井戸層 305……エミッタ層 306……電子の量子化準位 307……正孔の量子化準位 401……ｐ型GaAs層 402……ｎ型GaAs層 403……ｎ型In_0.2Ga_0.8Ｐ窓層 404……電極 405……裏面電極 406……ｎ型Al_0.9Ga_0.1As層

フロントページの続き (56)参考文献特開昭61−229360（ＪＰ，Ａ) 特開昭60−52055（ＪＰ，Ａ) 小長井誠「半導体超格子入門」培風館 1987年ｐ．43 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737

Claims

(57)【特許請求の範囲】

【請求項１】ｎ型GaAsエミッタ層、ｐ型GaAsベース層、
ｎ型GaAsコレクタ層を含んでなるnpn型のバイポーラト
ランジスタを有する半導体装置において、上記エミッタ
層と上記ベース層との間にInGaPバリア層を具備し、該
バリア層は上記エミッタ層および上記ベース層より禁制
帯幅が広く、かつ、該バリア層の上記ベース層に対する
伝導帯のエネルギー障壁は、電子の熱エネルギー（kT）
の２倍以下であることを特徴とする半導体装置。