JP2855663B2 - Thin film transistor device - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 薄膜トランジスタ装置に関し、 ゲートバイアス電圧が0Vの場合にオフ電流値を充分低
くすることができる薄膜トランジスタ装置の提供を目的
とし、 ゲート絶縁膜を挾持するようにゲート電極と動作半導
体層とが配設されてなる複数の薄膜トランジスタを備
え、このゲート電極に印加されるゲートバイアス電圧に
よりそれぞれの薄膜トランジスタのオン動作またはオフ
動作が設定される薄膜トランジスタ装置であって、この
ゲート絶縁膜は、このゲート電極に接する強誘電体膜
と、この動作半導体層に接する別の誘電体膜とを有し、
このゲートバイアス電圧が0Vの場合にこの0Vに対応する
薄膜トランジスタが所定のオフ動作となるように構成す
る。DETAILED DESCRIPTION OF THE INVENTION [Summary] With regard to a thin film transistor device, an object of the present invention is to provide a thin film transistor device capable of sufficiently reducing an off-state current value when a gate bias voltage is 0 V. A thin film transistor device comprising: a plurality of thin film transistors each including an electrode and an operating semiconductor layer; wherein an on operation or an off operation of each thin film transistor is set by a gate bias voltage applied to the gate electrode; The insulating film has a ferroelectric film in contact with the gate electrode and another dielectric film in contact with the operating semiconductor layer,
When the gate bias voltage is 0V, the thin film transistor corresponding to the 0V performs a predetermined off operation.

〔産業上の利用分野〕[Industrial applications]

本発明は、薄膜トランジスタ（TFT）装置に関する。 The present invention relates to a thin film transistor (TFT) device.

TFT駆動液晶ディスプレイは、大容量で鮮明なフルカ
ラー表示が行なえることから、OA端末などのフラットデ
ィスプレイとして現在盛んに開発が行なわれている。TFT-driven liquid crystal displays are being actively developed as flat displays for OA terminals and the like because of their large capacity and vivid full-color display.

〔従来の技術〕[Conventional technology]

TFT駆動の液晶表示装置では、各画素ごとにTFTを配設
することを要するため、製造工程が複雑となり、その結
果、製造歩留りやスループットが低くなるなどの問題が
あった。In a TFT-driven liquid crystal display device, it is necessary to provide a TFT for each pixel, so that the manufacturing process is complicated, and as a result, there is a problem that the manufacturing yield and the throughput are reduced.

この問題を解決するために、TFTをマトリクス状に配
列するTFT基板上で、バスラインのクロスオーバーを原
理的に皆無としたゲート接続方式対向マトリクス型の薄
膜トランジスタマトリクスを、本発明者らは特願昭61−
212696号，特願昭61−212697号その他で提案した。In order to solve this problem, the inventors of the present invention applied a TFT matrix of a gate connection type opposed matrix type, which has no bus line crossover in principle on a TFT substrate in which TFTs are arranged in a matrix. 1986-
212696, Japanese Patent Application No. 61-212697 and others.

第７図は上記ゲート接続方式の薄膜トランジスタマト
リクスの等価回路図であって、図示したよう、薄膜トラ
ンジスタT₁,T₂は、ゲートがそれぞれスキャンバスライ
ンSn,Sn＋１に接続され、ドレインはスキャンバスライ
ンSn＋1,Sn＋２に接続されている。FIG. 7 is an equivalent circuit diagram of the thin film transistor matrix of the gate connection system. As shown, the thin film transistors T ₁ and T ₂ have gates connected to scan bus lines Sn and Sn + 1, respectively, and a drain connected to the scan bus line Sn + 1. , Sn + 2.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

従ってこの方式では、データを保持する非選択期間に
は、非選択スキャンバスラインの電位がすべて同電位と
なるため、非選択スキャンバスライン上の薄膜トランジ
スタはすべて、ゲート電圧V_Gとドレイン電圧V_Dが同じ電
圧となる。そのためTFT特性として、ゲートバイアスが
０の状態で、オフ電流値が充分低くなることが必要とな
る。Therefore, in this method, the non-selection period for holding data, the potential of the unselected scanning bus lines are all the same potential, all the thin film transistors on the non-selected scan bus lines, the gate voltage V _G and drain voltage V _D Have the same voltage. Therefore, as the TFT characteristics, it is necessary that the off-state current value be sufficiently low when the gate bias is 0.

なお、同図のLCは液晶セル、V_Sはソース電圧、Dm,Dm
＋１はデータバスラインである。Incidentally, LC in the figure the liquid crystal cell, V _S is the source voltage, Dm, Dm
+1 is a data bus line.

実際の薄膜トランジスタマトリクスで、上記要請を実
現するのは必ずしも容易とは言いがたい。そこで、薄膜
トランジスタマトリクスの閾値電圧を、目的に応じて正
または負方向にシフトし得ることが望ましい。It is not always easy to fulfill the above requirements with an actual thin film transistor matrix. Therefore, it is desirable that the threshold voltage of the thin film transistor matrix can be shifted in the positive or negative direction according to the purpose.

本発明は上記要請に鑑み、ゲートバイアス電圧が0Vの
場合にオフ電流値を充分低くすることができる薄膜トラ
ンジスタ装置の提供を目的とする。In view of the above demand, an object of the present invention is to provide a thin film transistor device capable of sufficiently reducing an off-current value when a gate bias voltage is 0 V.

〔課題を解決するための手段〕[Means for solving the problem]

本発明は第１図に示すように、薄膜トランジスタのゲ
ート絶縁膜２を、強誘電体膜を含む膜とした。In the present invention, as shown in FIG. 1, the gate insulating film 2 of the thin film transistor is a film including a ferroelectric film.

例えば、動作半導体層５を水素化アモルファスシリコ
ン（ａ−Si:H）膜とした場合、ゲート絶縁膜２をSiN
（窒化シリコン）膜と強誘電体膜との二層膜とし、動作
半導体層５との界面特性の良好なSiN（窒化シリコン）
膜を動作半導体層５側に、強誘電体膜をゲート電極１に
接する側に配設する。For example, when the operating semiconductor layer 5 is a hydrogenated amorphous silicon (a-Si: H) film, the gate insulating film 2 is made of SiN.
SiN (silicon nitride) with good interface characteristics with the operating semiconductor layer 5 as a two-layer film of (silicon nitride) film and ferroelectric film
The film is disposed on the side of the operating semiconductor layer 5 and the ferroelectric film is disposed on the side in contact with the gate electrode 1.

動作半導体層５は上述のように一方の主面はゲート絶
縁膜２に接し、他方の主面にはn⁺a−Si層のようなコン
タクト層６と金属膜７が積層されて、ソース電極Ｓおよ
びドレイン電極Ｄが形成されている点は、従来と何ら変
わりはない。As described above, the active semiconductor layer 5 has one main surface in contact with the gate insulating film 2, and the other main surface has a contact layer 6 such as an n ⁺ a-Si layer and a metal film 7, which are stacked on each other. The point where the S and the drain electrode D are formed is no different from the conventional case.

〔作 用〕(Operation)

第２図は強誘電体の周知のメモリー作用を示す図であ
って、横軸は外部から印加される電界、縦軸は自発分極
Ｐである。すなわち、外部から印加される電圧が０の
時、強誘電体は２つの状態P₀ ⁺とP₀ ^-をとることができ、
どちらの状態をとるかは、その前に印加される電界の履
歴によることになる。負の臨界電圧Ec^-以下の電圧を印
加した後電圧を上昇し場合には経路Ａを、正の臨界電圧
Ec⁺を印加した後電圧を下降させた場合には、経路Ｂを
通り、ヒステリシスを描く。FIG. 2 is a diagram showing a well-known memory effect of a ferroelectric substance. The horizontal axis represents an externally applied electric field, and the vertical axis represents spontaneous polarization P. That is, when the voltage applied from the outside is 0, the ferroelectric can take two states P ₀ ⁺ and P ₀ ⁻ ,
Which state to take depends on the history of the electric field applied before. Negative threshold voltage Ec ^- the path A in the case to increase the voltage after applying a voltage less than the positive threshold voltage
When the voltage is decreased after the application of Ec ⁺ , a hysteresis is drawn through the path B.

本発明はこれを利用したものであって、TFT駆動のた
めにゲートに印加される基本的な電圧波形を、第３図に
示すように、データを保持する非選択期間の直前に、Ec
^-以上に相当する負の電圧を印加しておき、非選択期間
中強誘電体の状態がP₀ ^-となるようにする。The present invention makes use of this, and changes the basic voltage waveform applied to the gate for TFT drive to Ec immediately before the non-selection period for retaining data, as shown in FIG.
^- advance by applying a negative voltage corresponding to the above, the state of non-selection period in ferroelectric P ₀ ^- to become so.

このように駆動した時の本発明の動作原理を、第４図
により説明する。The operation principle of the present invention when driven in this manner will be described with reference to FIG.

即ち、div＝Ｑの関係より、動作半導体層５内部に
は、ゲート絶縁膜２に向かう電界ができる。そのため同
図（ａ）に示すような自発分極P₀ ^-が形成され、電子に
対するエネルギバンドは、（ｂ）に示すように上側に曲
がる空乏状態、即ち通常のTFT構造で負のゲート電圧が
印加されたのと等価な状態となる。That is, from the relationship of div = Q, an electric field toward the gate insulating film 2 is generated inside the active semiconductor layer 5. As a result, a spontaneous polarization P ₀ ^- is formed as shown in FIG. 3A, and the energy band for electrons is depleted in the upward direction as shown in FIG. The state is equivalent to that performed.

一方データを書き込むアドレス期間には、Ec以上に相
当する正の電圧がゲートに印加され、電界の向きが反対
となって、（ｃ）に示すように強誘電体膜はP₀ ⁺の状態
になるので、エネルギバンドは（ｄ）に示す如く、上記
とは逆の蓄積状態となり、TFTはオン動作となる。On the other hand, during the address period for writing data, a positive voltage corresponding to Ec or more is applied to the gate, the direction of the electric field is reversed, and the ferroelectric film is in the P ₀ ⁺ state as shown in (c). Therefore, the energy band is in an accumulation state opposite to the above, as shown in (d), and the TFT is turned on.

このように本発明によれば、強誘電体のメモリ作用に
より、ゲートバイアス＝０の時でも、通常のTFTで負の
ゲート電圧を印加するのと等価なTFTのチャネル状態が
実現でき、データの保持に必要な充分低いオフ電流とな
るオフ動作を実現できる。As described above, according to the present invention, even when the gate bias is 0, a channel state of a TFT equivalent to applying a negative gate voltage in a normal TFT can be realized by the memory effect of the ferroelectric substance, and data of data can be realized. An off operation with a sufficiently low off current required for holding can be realized.

〔実 施 例〕〔Example〕

本発明の一実施例を第５図により説明する。 One embodiment of the present invention will be described with reference to FIG.

ガラス基板11上に、ゲート電極１となるTi膜を約80nm
の厚さにスパッタリング法により形成する。次に強誘電
体膜としてのPbTiO₃膜３を、約500nmの厚さに真空蒸着
法により形成する。On a glass substrate 11, a Ti film serving as a gate electrode 1 is formed to a thickness of about 80 nm.
The thickness is formed by a sputtering method. Next, a PbTiO ₃ film 3 as a ferroelectric film is formed to a thickness of about 500 nm by a vacuum evaporation method.

次いで、プラズマCVD法により、窒化シリコン膜４を
約3nmの厚さに、動作半導体層としてのａ−Si:H（水素
化アモルファスシリコン）膜５を約50nmの厚さに形成す
る。更にコンタクト層としての厚さ約30nmのn⁺a−Si:H
膜６と、金属膜としての厚さ約100nmのTi膜７とを積層
し、これをパターニングしてソース電極Ｓおよびドレイ
ン電極Ｄを形成することにより、本実施例の薄膜トラン
ジスタが完成する。Next, the silicon nitride film 4 is formed to a thickness of about 3 nm and the a-Si: H (hydrogenated amorphous silicon) film 5 as an operating semiconductor layer is formed to a thickness of about 50 nm by a plasma CVD method. Further, n ⁺ a-Si: H having a thickness of about 30 nm as a contact layer
A thin film transistor of this embodiment is completed by laminating a film 6 and a Ti film 7 having a thickness of about 100 nm as a metal film, and patterning this to form a source electrode S and a drain electrode D.

以上述べた本実施例の薄膜トランジスタの電圧−電流
特性は、P₀ ^-状態では第６図の曲線Ｉに示すようにドレ
イン電流が低下して、閾値が正の方向にシフトし、P₀ ⁺
状態では曲線IIに示すようにドレイン電流は増大し、閾
値は負の方向にシフトする。そのため前記第３図に示す
ように、非選択期間にEc^-以下の電圧を印加し、アドレ
ス期間にはEc⁺以上の電圧を印加することによって、非
選択期間には第６図の曲線Ｉの特性で動作させることが
できる。従ってゲートバイアスが０の時のオフ電流が大
幅に小さくなる。The voltage-current characteristics of the thin film transistor of this embodiment described above show that in the P ₀ ⁻ state, the drain current decreases as shown by the curve I in FIG. 6, the threshold value shifts in the positive direction, and the P ₀ ⁺
In the state, the drain current increases as shown by the curve II, and the threshold value shifts in the negative direction. Therefore, as shown in FIG. 3, by applying a voltage equal to or lower than Ec ⁻ during the non-selection period and applying a voltage equal to or higher than Ec ⁺ during the address period, the curve I of FIG. It can be operated with characteristics. Therefore, the off-state current when the gate bias is 0 is significantly reduced.

なお、曲線IIIは本実施例の特性と比較のために掲げ
たもので、従来の薄膜トランジスタの特性を示す。Curve III is provided for comparison with the characteristics of the present embodiment, and shows the characteristics of a conventional thin film transistor.

〔発明の効果〕〔The invention's effect〕

以上説明した如く本発明によれば、ゲートバイアス＝
０でも、データの保持に必要な充分低いオフ電流を得る
ことができるので、鮮明な表示のTFT駆動液晶ディスプ
レイが実現できる。As described above, according to the present invention, the gate bias =
Even at 0, a sufficiently low off-current required for data retention can be obtained, so that a TFT driven liquid crystal display with a clear display can be realized.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の構成説明図、 第２図は強誘電体のメモリ作用、 第３図はTFT駆動電圧波形、 第４図は本発明の原理説明図、 第５図は本発明一実施例説明図、 第６図は本発明一実施例の特性説明図、 第７図はゲート接続方式の等価回路図である。 図において、１はゲート電極、２はゲート絶縁膜、３は
強誘電体膜（PbTiO₃膜）、４はSiN膜、５は動作半導体
層（ａ−Si:H膜）、６はコンタクト層（n⁺a−Si:H
膜）、７は金属膜（Ti膜）、11はガラス基板を示す。FIG. 1 is an explanatory view of the structure of the present invention, FIG. 2 is a memory function of a ferroelectric substance, FIG. 3 is a TFT drive voltage waveform, FIG. 4 is an explanatory view of the principle of the present invention, and FIG. FIG. 6 is an explanatory diagram of an example, FIG. 6 is an explanatory diagram of characteristics of an embodiment of the present invention, and FIG. 7 is an equivalent circuit diagram of a gate connection system. In the figure, 1 is a gate electrode, 2 is a gate insulating film, 3 is a ferroelectric film (PbTiO ₃ film), 4 is a SiN film, 5 is a working semiconductor layer (a-Si: H film), and 6 is a contact layer ( n ⁺ a-Si: H
7) a metal film (Ti film), and 11 a glass substrate.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−136248（ＪＰ，Ａ) 特開 昭55−128873（ＪＰ，Ａ) 特開 昭51−21790（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/336 H01L 29/786──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-51-136248 (JP, A) JP-A-55-128873 (JP, A) JP-A-51-21790 (JP, A) (58) Field (Int.Cl. ⁶ , DB name) H01L 21/336 H01L 29/786

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】ゲート絶縁膜を挾持するようにゲート電極
と動作半導体層とが配設されてなる複数の薄膜トランジ
スタを備え、前記ゲート電極に印加されるゲートバイア
ス電圧によりそれぞれの薄膜トランジスタのオン動作ま
たはオフ動作が設定される薄膜トランジスタ装置であっ
て、 前記ゲート絶縁膜は、前記ゲート電極に接する強誘電体
膜と、前記動作半導体層に接する別の誘電体膜とを有
し、前記ゲートバイアス電圧が0Vの場合に当該0Vに対応
する薄膜トランジスタが所定のオフ動作となるように構
成されてなる ことを特徴とする薄膜トランジスタ装置。A plurality of thin film transistors having a gate electrode and an operating semiconductor layer sandwiching a gate insulating film, wherein each of the thin film transistors is turned on or off by a gate bias voltage applied to the gate electrode. A thin film transistor device in which an off operation is set, wherein the gate insulating film has a ferroelectric film in contact with the gate electrode and another dielectric film in contact with the operating semiconductor layer, and the gate bias voltage is A thin film transistor device characterized in that a thin film transistor corresponding to 0 V performs a predetermined off operation when the voltage is 0 V. 【請求項２】前記動作半導体層が水素化アモルファスシ
リコン膜からなり、前記別の誘電体膜が窒化シリコン膜
からなり、前記強誘電体膜がPbTiO₃膜からなる ことを特徴とする請求項１記載の薄膜トランジスタ装
置。2. The semiconductor device according to claim 1, wherein said active semiconductor layer comprises a hydrogenated amorphous silicon film, said another dielectric film comprises a silicon nitride film, and said ferroelectric film comprises a PbTiO ₃ film. The thin-film transistor device according to claim 1.