JP2850964B2 - ピクチュア・イン・ピクチュア回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、カラーテレビジョン受
像機（以下、テレビと表す。）やビデオテープレコーダ
（以下、ＶＴＲと表す。）等の映像機器に内蔵されるピ
クチュア・イン・ピクチュア（以下、ＰＩＰと表す）回
路に関するもので、特にアスぺクト比の異なった２種類
以上のＰＩＰを得るに好適なピクチュア・イン・ピクチ
ュア回路に関する。

【０００２】

【従来の技術】一般的にＰＩＰは親画像の中の一部に親
画像とは異なる別の子画像を映出するものであり、親画
像と子画像の同期信号は同期していないものが一般的で
あり、かつ子画像サイズは親画像サイズより小さいの
で、少なくとも子画面を子画面に同期した書き込みクロ
ック（書き込み用クロックを以下、ＷＣＫと表す）によ
ってフィールドメモリ等からなる画像メモリに書き込
み、それを親画面に同期した読みだしクロック（読み出
し用クロックを以下、ＲＣＫと表す）によって、読み出
して親画面上に表示するようにしたデジタル技術によっ
て実現している。

【０００３】子画面のアスペクト比を制御する方法とし
ては、 （１）垂直（以下、垂直をＶと表す）サイズを制御す
る。 （２）水平（以下、水平をＨと表す）サイズを制御す
る。 （３）垂直、水平両サイズを制御する。の３手段があ
る。親画面の中にアスペクト比が４：３ のＮＴＳＣ方
式による子画面又はアスペクト比が１６：９のＨＤＴＶ
方式による子画面を表示する場合、表示品位上Ｖサイズ
を変えずにＨサイズを変えるのが望ましい。またＨサイ
ズを変える最も有効な手段は前記ＲＣＫの周波数を切り
換えることである。

【０００４】図２は、従来のＰＩＰ回路のブロック図
で、特にアスペクト比切り換え機能を有する一般的なＰ
ＩＰ回路のブロック図である。まず図２に基づいて、子
画面情報の画像メモリ２７への書き込みについて説明す
る。子画面のコンポジットビデオ信号（以下、子信号と
表す）は、ＹＣ分離回路２２によって輝度信号Ｙとクロ
マ信号Ｃに分離され、クロマ信号Ｃは復調されて色差信
号Ｂ−Ｙ、Ｒ−Ｙとなる。これらのＹ、Ｂ−Ｙ、Ｒ−Ｙ
信号はアナログ／デジタル変換器（以下、Ａ／Ｄと表
す）２５を通して画像メモリ２７へ入力される。子の同
期分離回路２４により得られる子の水平同期信号ＳＨ、
及び子の垂直同期信号ＳＶは、ＷＣＫ制御回路２６に入
力され、子画面に同期したＷＣＫによって前記画像メモ
リ２７に子画面情報が書き込まれる。

【０００５】次に、図２に基づいて子画面情報の画像メ
モリ２７からの読みだしについて説明する。総合遅延回
路Ｃ２は、主としてＨ遅延回路３５とＶ遅延回路３６と
からなっていて、親画面の水平同期信号（ＭＨ）及び親
画面の垂直同期信号（ＭＶ）は、親画面上のＰＩＰ表示
位置を制御するためのＨ遅延回路３５及びＶ遅延回路３
６をそれぞれ経て遅延され、水平同期信号ＭＨ１及び垂
直同期信号ＭＶ１として、ＲＣＫ制御回路３８に入力さ
れ、親画面に同期したＲＣＫ即ちＲＣＫＭによって画像
メモリ２７に蓄積された子画面情報が読み出され、ディ
ジタル／アナログ変換器（以下、Ｄ／Ａと表す）２８及
びマトリクス回路２９を経てアナログＲＧＢ信号に変換
され高速スイッチ３０によって親のＲＧＢ信号に混合さ
れ親子合成ＲＧＢ信号となる。前記高速スイッチ３０の
スイッチングは、図３の端子６６からの信号によって制
御されるが、これについては後述する。

【０００６】図２に示した総合遅延回路Ｃ２の主たる役
割について述べる。端子３３、３４には、Ｈ遅延制御信
号、Ｖ遅延制御信号からなる表示位置制御信号が印加さ
れる。そして、端子３３に印加されるＨ遅延制御信号に
応じて，Ｈ遅延回路３５に親画像の元の水平同期信号Ｍ
Ｈより遅延された同期信号ＭＨ１を発生させて，これを
前記ＲＣＫ制御回路３８へ入力し、同様に，端子３４に
印加されるＶ遅延制御信号に応じて，Ｖ遅延回路３６に
親画像の元の垂直同期信号ＭＶより遅延された同期信号
ＭＶ１を発生させて，これを前記ＲＣＫ制御回路３８へ
入力し、もって前記ＲＣＫ制御回路３８の動作開始時間
を端子３３、３４に印加される表示位置制御信号によっ
て任意に変化させることが、前記総合遅延回路Ｃ２の主
たる役割である。

【０００７】図３は、ＲＣＫ制御回路３８の一般的なブ
ロック図である。図２に示したＨ遅延回路３５、Ｖ遅延
回路３６によってそれぞれ遅延された同期信号ＭＨ１、
ＭＶ１は図３に示したＨ遅延回路５３、Ｖ遅延回路５４
にそれぞれ入力され、Ｈ遅延回路５３はＲＣＫ発振器出
力をクロックとして同期信号ＭＨ２を出力し、Ｖ遅延回
路５４はこの同期信号ＭＨ２をクロックとして同期信号
ＭＶ２を出力する。このようにして、前記同期信号ＭＨ
１，ＭＶ１にそれぞれの所定の遅延量が与えられる。

【０００８】前記同期信号ＭＨ２、及び前記Ｖ遅延回路
５４の出力信号ＭＶ２は、それぞれ水平用単安定マルチ
バイブレータ（Ｈ−ＭＳＭ）５５、垂直用単安定マルチ
バイブレータ（Ｖ−ＭＳＭ）５６にそれぞれ入力され
る。このＨ−ＭＳＭ ５５、Ｖ−ＭＳＭ ５６のそれぞ
れの出力信号ＭＨ３、ＭＶ３は共に論理積回路（ＡＮＤ
回路）５７に入力され、その出力信号は端子６６に出力
され、スイッチ６０の制御信号となっている。即ち端子
６６の信号は、前記ＲＣＫ発振器５９の出力信号をＯＮ
／ＯＦＦするスイッチ６０を制御し、このスイッチ６０
の出力は端子６２に出力されて前記画像メモリ２７に印
加される信号即ちＲＣＫＭとなる。尚、図３に示すＨ遅
延回路５３、Ｖ遅延回路５４は前記同期信号ＭＨ１、Ｍ
Ｖ１の時間的位置を補正して、親画面上の子画面（ＰＩ
Ｐ）の位置を確定させるものであり、一般的にはカウン
ト値固定型カウンタが使用される。

【０００９】前記２つの単安定マルチバイブレータ５
５、５６は、それぞれ前記同期信号ＭＨ２、ＭＶ２をト
リガ信号として動作し、ＰＩＰのＨ方向、Ｖ方向の表示
幅を設定するためのパルスを発生するものであり、前記
ＲＣＫ発振器５９の出力及び前記同期信号ＭＨ２をそれ
ぞれのクロックとした前記単安定マルチバイブレータ５
５、５６の出力パルスの幅が決定され、それに伴ってＰ
ＩＰの水平方向表示期間、垂直方向の表示期間が決定さ
れる。従って、ＲＣＫ発振器５９の周波数を制御、即ち
アスペクト比切換信号を制御することによって、水平方
向の表示期間が変化する。一方、垂直方向の表示期間は
変化しない。

【００１０】一方、前記ＲＣＫ制御回路３８は前記同期
信号ＭＨ１と前記同期信号ＭＶ１の相対位相からフィー
ルド判別を行い、親画面の現フィールドに合致したフィ
ールドの子画面の読み出しを行う。フィールド判別が正
しく行われないと、子画面のｎ番目の水平線とｎ＋１番
目の水平線が上下逆となり、画像の品位が劣化する。前
記ＲＣＫ発振器５９の発振周波数を切り換えて、子画像
のＨサイズの切り換えを行い、子画面のアスペクト比を
切り換える場合、上記の原理により、Ｈ遅延回路５３へ
印加されるクロック周波数も変化し、水平表示位置も変
化してしまう。

【００１１】従って、前記Ｈ遅延回路３５により、前記
同期信号ＭＨ１の位相補正を行い、いずれのＲＣＫ周波
数に於いてもＰＩＰ画面のの水平位置が変化しないよう
にする必要がある。しかしここで位置補正のためにＨ遅
延回路３５のみを補正すると、ＲＣＫ制御回路内のフィ
ールド判別回路５８が誤動作する虞がある。これについ
ては、後で、図４、図５を基に説明する。

【００１２】また、前記Ｈ遅延回路３５、前記Ｖ遅延回
路３６を積極的に活用して、親画面上の任意の位置にＰ
ＩＰを表示することも可能であるが、上記と同様の問題
点が発生する。これを解決するためには図２に示したＨ
遅延回路３５、Ｖ遅延回路３６をＲＣＫ制御回路３８内
のフィールド判別回路５８を誤動作させないよう、共に
０〜２６２Ｈの範囲で同時に変化させれば良い。しか
しこれによると、２つの遅延回路をカウンタまたはメモ
リで構成するのが普通なので非常に大規模なカウンタ回
路となり又は大きなメモリ容量が必要となり、実現が非
常に困難であった。

【００１３】図４、図５、図８は、上記した一般的なＰ
ＩＰ回路の動作を説明するためのタイムチャートであ
る。図４は、前記フィールド判別回路５８の動作を説明
する図である。例えば前記垂直同期信号ＭＶ１と、前記
水平同期信号ＭＨ１の立上がりが略等しい時には現在の
親画面は第１フィールド、任意の水平同期信号と次ぎの
水平同期信号の中間付近で前記垂直同期信号ＭＶ１が立
上がっている場合には、第２フィールドと判定される。

【００１４】図５は、前記フィールド判別回路５８の誤
動作を説明する図である。図５に於いて、前記同期信号
ＭＨ，ＭＶの立上がりが略一致しているので、このフィ
ールドは奇数フィールド、例えば第１フィールドであ
る。しかるに、遅延回路を通った後の同期信号ＭＨ１，
ＭＶ１の立上がりを比較すると、図４にて説明した原理
によれば、あたかも偶数フィールド、例えば第２フィー
ルドであるかの如き位相関係にあるため、フィールド判
別回路５８が誤判別をする例である。

【００１５】図７は、ＰＩＰの画面の一例を示す図であ
って、親画面の右下に子画面を表示した例である。子画
面の表示位置と表示期間は、垂直方向については、上端
表示時から時間ＶＰが経過したところから、時間ＴＶの
間子画面が表示される。水平方向については、左端表示
時から時間ＨＰが経過したところから、時間ＴＨの間表
示される。即ち、図７の斜線部分がＰＩＰに於ける子画
面である。

【００１６】図８は、ＰＩＰ動作時の各信号の位相関係
を示した図である。図８に示したタイムチャートは、図
７に示したＰＩＰ画面に於ける各信号の位相関係を示し
たものであって、子画面が表示されるのは、信号ＭＶ３
がＨレベルになる時間ＴＶの期間内で、かつ信号ＭＨ３
がＨレベルとなる時間ＴＨの期間内である。即ち、図３
に示した端子６６に出力される論理積出力がＨレベルの
時に、子画面が表示されるのである。

【００１７】

【発明が解決しようとする課題】本発明は、子画面のＨ
サイズをＲＣＫの周波数を変化させることによって変化
させ、かつ親画面の任意の位置に子画面を表示すること
が可能なＰＩＰシステムに関するものであって、特にＨ
遅延時間、Ｖ遅延時間を任意に設定して親画面上の任意
の位置に子画面を表示する場合、フィールドの誤判別に
よる画質の劣化を生じさせないようなＨ遅延回路、Ｖ遅
延回路を容易に実現することを目的とする。

【００１８】

【課題を解決するための手段】本発明のＰＩＰ回路は、
子画面の信号を画像メモリーに書き込む手段と、上記子
画面信号を上記画像メモリーより親画面に同期して読み
出す手段とを有し、この読み出し手段が、読み出しクロ
ック（ＲＣＫ）発振回路と親画面の水平、垂直同期信号
の位相比較によるフィールド判別回路と、水平遅延回路
と垂直遅延回路とを備え、少なくとも前記水平遅延回路
は前記ＲＣＫに同期したクロックにより作動するピクチ
ュア・イン・ピクチュア（ＰＩＰ）回路に於いて、複数
のＲＣＫ周波数を切り換える手段と、少なくとも親画面
の水平同期信号が入力される第１の水平遅延回路と、親
画面の垂直同期信号が入力される第２の水平遅延回路
と、前記第２の水平遅延回路の出力が印加されている垂
直遅延回路とを有し、前記第１、第２の水平遅延回路は
共通に制御されて略同一の遅延時間を有し、その遅延時
間の最大値を略１水平期間に成し、前記垂直遅延回路の
遅延時間を１水平期間の整数倍としたことを特徴とする
ものである。

【００１９】

【実施例】図１は、本発明のＰＩＰ回路に於ける総合遅
延回路Ｃ１のブロック図であり、主として２つのＨ遅延
回路１、２と１つのＶ遅延回路３とから構成されてい
る。前記２つのＨ遅延回路１、２は、ほぼ同一の電気特
性を有している。親画面の水平同期信号ＭＨは一方のＨ
遅延回路１に端子３１を介して入力され、その出力信号
ＭＨ１は端子６に出力される。一方、親画面の垂直同期
信号ＭＶは、他方のＨ遅延回路２に入力され、その出力
信号ＭＶ０はＶ遅延回路３に入力され、その出力信号Ｍ
Ｖ１は端子１４に出力される。端子１２には、Ｈ遅延回
路１とＨ遅延回路２に共通のＨ遅延制御信号が印加さ
れ、所定の遅延量が設定される。よってＨ遅延回路１と
Ｈ遅延回路２は同一の遅延時間を有し、この遅延時間の
制御範囲は最大１Ｈ（ＮＴＳＣ方式の場合約 ６３．５
μｓ）である。

【００２０】前記Ｖ遅延回路３では、１水平期間（１
Ｈ）を単位ステップとして最大２６２Ｈ（約５２５／２
：ＮＴＳＣ方式の場合）までの遅延量を端子１３に印
加されるＶ遅延制御信号によって任意に設定できる。従
って、前記Ｈ遅延回路１、及びＨ遅延回路２は同一構造
の遅延回路又はメモリ回路であって共通の水平同期クロ
ック ＣＬＫ１が端子１０を介してＨ遅延回路１、２の
端子４、８にそれぞれ印加され、端子５、７には共通の
Ｈ遅延制御信号が加えられる。また、Ｖ遅延回路３は、
端子１１から印加される水平同期クロックＣＬＫ２によ
って１Ｈステップの遅延量が得られる遅延回路であっ
て、前記Ｈ遅延回路１、２と同じく遅延回路またはメモ
リ回路にて実現出来る。

【００２１】図６は、本発明のＰＩＰ回路のタイムチャ
ートである。親画面の水平同期信号ＭＨ、垂直同期信号
ＭＶの立上がりが略一致しているので、現フィールドは
奇数フィールドである。前記Ｈ遅延回路１の出力ＭＨ
１，前記Ｈ遅延回路２の出力ＭＶ０は、共に前記同期信
号ＭＨ，ＭＶに対して時間Ｔ１だけ遅延された信号とな
っている。前記同期信号ＭＶ０は、前記Ｖ遅延回路３に
よってさらに時間Ｔ２だけ遅延された信号となってい
る。この時間Ｔ２は、１水平期間（１Ｈ）の整数倍とな
っているため、前記同期信号ＭＶ１の立上がりと前記同
期信号ＭＨ１の立上がりは、略一致しており、図４にて
説明した原理により、現画面のフィールドは奇数フィー
ルドであるとの正確な判定が行われる。

【００２２】前記Ｈ遅延回路１、前記Ｈ遅延回路２は、
そのクロック周波数ＣＬＫ１が例えば水平周波数ｆｈの
６４倍とすると、それぞれ６４進カウンタにて構成で
き、その遅延量の可変最小ステップは約１μｓ（６３．
５／６４）となり十分細かな水平方向の可変ステップと
なり、またＶ遅延回路３をｆｈのクロックにて動作する
２６２進カウンタとすると、垂直方向の遅延量の可変ス
テップは１Ｈ単位となり、最大遅延時間を２６２Ｈとす
ることが出来る。

【００２３】以上詳しく説明したように、本発明のＰＩ
Ｐ回路は、簡単な回路構成によって所期の目的を達成す
ることが出来、コスト的にも非常に有利なものとなっ
た。尚、図１に示す総合遅延回路Ｃ１に於いて、水平同
期クロックＣＬＫ１と、垂直同期クロックＣＬＫ２は、
共通のクロックであっても別々のクロックであっても、
それが水平位置の可変ステップを十分満足する条件下に
於いては何等問題がない。

【００２４】

【発明の効果】本発明のＰＩＰ回路によれば、Ｈ遅延時
間、Ｖ遅延時間を任意に設定して親画面上の任意の位置
に子画面を表示する場合、フィールドの誤判別による画
質の劣化がなく、ＲＣＫを制御してアスペクト比の補正
をした場合の表示位置の補正を簡単、的確に行うことが
できる。

【図面の簡単な説明】

【図１】本発明による総合遅延回路のブロック図であ
る。

【図２】従来のＰＩＰ回路のブロック図である。

【図３】従来のＲＣＫ制御回路のブロック図である。

【図４】フィールド判別回路の動作を説明する図であ
る。

【図５】フィールド判別回路の誤動作を説明した図であ
る。

【図６】本発明のＰＩＰ回路に於ける各信号のタイムチ
ャートである。

【図７】ＰＩＰ画面の一例を示す図である。

【図８】ＰＩＰ動作時の各信号の位相関係を示した図で
ある。

【符号の説明】

１ Ｈ遅延回路 ２ Ｈ遅延回路 ３ Ｖ遅延回路 ２２ ＹＣ分離回路 ２３ 色復調回路 ２４ 子画面同期分離回路 ２５ Ａ／Ｄ変換器 ２６ ＷＣＫ制御回路 ２７ 画像メモリ ２８ Ｄ／Ａ変換器 ２９ マトリクス回路 ３０ 高速スイッチ ３８ ＲＣＫ制御回路 ５３ Ｈ遅延回路 ５４ Ｖ遅延回路 ５５ 水平用単安定マルチバイブレータ ５６ 垂直用単安定マルチバイブレータ ５７ 積算器 ５８ フィールド判別回路 ５９ ＲＣＫ発振器 Ｃ１ 総合遅延回路 Ｃ２ 従来の総合遅延回路 ＭＨ 親画面の水平同期信号 ＭＶ 親画面の垂直同期信号

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】子画面の信号を画像メモリーに書き込む手
   段と、前記子画面信号を前記画像メモリーより親画面に
   同期して読み出す読み出し手段と、親画面信号の水平同
   期信号を子画面の水平方向の表示位置に応じて遅延した
   第１の水平同期信号と、前記親画面信号の垂直同期信号
   を子画面の垂直方向の表示位置に応じて遅延した第１の
   垂直同期信号とを前記読み出し手段に供給する総合遅延
   回路とを有し、 前記 読み出し手段が、アスペクト比切換信号に応じた周
   波数の読み出しクロック（ＲＣＫ）を出力する読み出し
   クロック（ＲＣＫ）発振回路と、前記第１の水平同期信
   号と前記第１の垂直同期信号との相対位相比較によりフ
   ィールド判別を行うフィールド判別回路と、前記第１の
   水平同期信号を遅延させる水平遅延回路と、前記第１の
   垂直同期信号を遅延させる垂直遅延回路とを備え、 前記 水平遅延回路は前記ＲＣＫに同期したクロックによ
   り作動するピクチュア・イン・ピクチュア（ＰＩＰ）回
   路において、前記総合遅延回路は、 前記親画面信号の水平同期信号が供給され前記第１の水
   平同期信号を出力する第１の水平遅延回路と、前記親画
   面信号の垂直同期信号が供給される第２の水平遅延回路
   と、前記第２の水平遅延回路の出力が供給され前記第１
   の垂直同期信号を出力する第１の垂直遅延回路とを備
   え、 前記第１、第２の水平遅延回路は子画面の水平方向の表
   示位置を制御する信号に共通に制御されて略同一の遅延
   時間を有し、その遅延時間の最大値を略１水平期間と
   し、前記第１の垂直遅延回路は子画面の垂直方向の表示
   位置を制御する信号によって遅延時間を制御されるもの
   であり、その遅延時間を１水平期間の整数倍としたこと
   を特徴とするピクチュア・イン・ピクチュア回路。