JP2850659B2 - 半導体レーザ駆動回路 - Google Patents
半導体レーザ駆動回路Info
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- JP2850659B2 JP2850659B2 JP21738692A JP21738692A JP2850659B2 JP 2850659 B2 JP2850659 B2 JP 2850659B2 JP 21738692 A JP21738692 A JP 21738692A JP 21738692 A JP21738692 A JP 21738692A JP 2850659 B2 JP2850659 B2 JP 2850659B2
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- Japan
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- circuit
- semiconductor laser
- fet
- resistor
- terminal
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Description
【0001】
【産業上の利用分野】本発明は光通信等に用いられる半
導体レーザの駆動回路に関するものである。
導体レーザの駆動回路に関するものである。
【0002】
【従来の技術】従来のこの種の半導体レーザ駆動回路の
一例を図2に示し説明する。従来、この種の半導体レー
ザ駆動回路はこの図2に示すように、ソース端子6がグ
ランドに接続され、ドレイン端子7が抵抗器8を介して
正電源(VDD)に接続された電界効果トランジスタ(F
ET)4と、レベルシフト回路と、半導体レーザ24を
駆動するFET16から構成されている。そして、半導
体レーザ24のアノード端子26はグランドに接続され
ているのでFET16のソース端子18は抵抗31を介
して負電源に接続される。レベルシフト回路はツェナー
ダイオード29を使用しており、次段のFET16のゲ
ートバイアスはこのツェナーダイオード29のツェナー
電圧で設定される。また、FET16のソースバイアス
はツェナーダイオード29との相関で最適VGSを設定す
るようVSSを設定しており、コンデンサ28によって交
流的に接地されている。ツェナーダイオード29は抵抗
器30でツェナー電流が設定される。
一例を図2に示し説明する。従来、この種の半導体レー
ザ駆動回路はこの図2に示すように、ソース端子6がグ
ランドに接続され、ドレイン端子7が抵抗器8を介して
正電源(VDD)に接続された電界効果トランジスタ(F
ET)4と、レベルシフト回路と、半導体レーザ24を
駆動するFET16から構成されている。そして、半導
体レーザ24のアノード端子26はグランドに接続され
ているのでFET16のソース端子18は抵抗31を介
して負電源に接続される。レベルシフト回路はツェナー
ダイオード29を使用しており、次段のFET16のゲ
ートバイアスはこのツェナーダイオード29のツェナー
電圧で設定される。また、FET16のソースバイアス
はツェナーダイオード29との相関で最適VGSを設定す
るようVSSを設定しており、コンデンサ28によって交
流的に接地されている。ツェナーダイオード29は抵抗
器30でツェナー電流が設定される。
【0003】1は負電源動作のIC、2はバイポーラト
ランジスタで、このバイポーラトランジスタ2のコレク
タはFET4のゲート端子5に接続されるとともに負荷
抵抗器3を介してグランドに接続されている。また、F
ET16のドレイン端子21は並列接続された抵抗器2
2とコンデンサ23を介して半導体レーザ24のカソー
ド端子25に接続されている。
ランジスタで、このバイポーラトランジスタ2のコレク
タはFET4のゲート端子5に接続されるとともに負荷
抵抗器3を介してグランドに接続されている。また、F
ET16のドレイン端子21は並列接続された抵抗器2
2とコンデンサ23を介して半導体レーザ24のカソー
ド端子25に接続されている。
【0004】
【発明が解決しようとする課題】この従来の半導体レー
ザ駆動回路では、レベルシフト回路にツェナーダイオー
ドを使用しているので、後段のFETのゲートバイアス
がツェナー電圧で決定される。また、後段FETのソー
スバイアスも別電源(VSS)で強制的に設定されてい
る。一般にFETは素子の構造上ピンチオフ電圧がバラ
ツキを有している。このため最適バイアスに設定するた
めに段間のツェナーダイオードの電圧を個別に調整して
最適バイアスにする必要があった。このため、FETの
ピンチオフ電圧のバラツキに応じて個別のツェナーダイ
オードを選定する必要があり、また、バイアス調整に対
し多大の時間を要するという問題があった。本発明はか
かる問題を解決するためになされたもので、半導体レー
ザを駆動するFETのバイアスの調整に要していた労間
費を下げ、低コスト化を実現する半導体レーザ駆動回路
を得ることを目的とする。
ザ駆動回路では、レベルシフト回路にツェナーダイオー
ドを使用しているので、後段のFETのゲートバイアス
がツェナー電圧で決定される。また、後段FETのソー
スバイアスも別電源(VSS)で強制的に設定されてい
る。一般にFETは素子の構造上ピンチオフ電圧がバラ
ツキを有している。このため最適バイアスに設定するた
めに段間のツェナーダイオードの電圧を個別に調整して
最適バイアスにする必要があった。このため、FETの
ピンチオフ電圧のバラツキに応じて個別のツェナーダイ
オードを選定する必要があり、また、バイアス調整に対
し多大の時間を要するという問題があった。本発明はか
かる問題を解決するためになされたもので、半導体レー
ザを駆動するFETのバイアスの調整に要していた労間
費を下げ、低コスト化を実現する半導体レーザ駆動回路
を得ることを目的とする。
【0005】
【課題を解決するための手段】本発明の半導体レーザ駆
動回路は、電界効果トランジスタのソース接地型入力バ
ッファ回路と、半導体レーザを駆動する出力回路と、上
記入力バッファ回路と上記出力回路とを接続するレベル
シフトする回路から構成される半導体レーザ駆動回路に
おいて、上記レベルシフト回路は、PNPトランジスタ
のベース接地回路よりなり、上記出力回路は電界効果ト
ランジスタの自己バイアス回路を有するものである。
動回路は、電界効果トランジスタのソース接地型入力バ
ッファ回路と、半導体レーザを駆動する出力回路と、上
記入力バッファ回路と上記出力回路とを接続するレベル
シフトする回路から構成される半導体レーザ駆動回路に
おいて、上記レベルシフト回路は、PNPトランジスタ
のベース接地回路よりなり、上記出力回路は電界効果ト
ランジスタの自己バイアス回路を有するものである。
【0006】
【作用】本発明においては、半導体レーザを駆動するF
ETが自己バイアス回路を形成し、バイアス調整に要す
る時間を削除する。
ETが自己バイアス回路を形成し、バイアス調整に要す
る時間を削除する。
【0007】
【実施例】図1は本発明による半導体レーザ駆動回路の
一実施例を示す回路図である。この図1において、図2
と同一符号のものは相当部分を示し、9はPNPトラン
ジスタで、このPNPトランジスタ9のベース接地回路
はレベルシフト回路を構成し、そのエミッタ端子10は
FET4のドレイン端子7に接続され、コレクタ端子1
1はFET16のゲート端子17に接続され、ベース端
子12は正電源(VDD)とグランド間に直列接続された
抵抗器14,15の接続点に接続されるとともにコンデ
ンサ13を介してグランドに接続されている。FET1
6のソース端子18は抵抗器19と抵抗器20を直列に
介してVEEに接続され、また、FET16のゲート端子
17は抵抗器27を介して抵抗器19と抵抗器20の接
続点に接続され、FETの自己バイアス回路を構成して
いる。
一実施例を示す回路図である。この図1において、図2
と同一符号のものは相当部分を示し、9はPNPトラン
ジスタで、このPNPトランジスタ9のベース接地回路
はレベルシフト回路を構成し、そのエミッタ端子10は
FET4のドレイン端子7に接続され、コレクタ端子1
1はFET16のゲート端子17に接続され、ベース端
子12は正電源(VDD)とグランド間に直列接続された
抵抗器14,15の接続点に接続されるとともにコンデ
ンサ13を介してグランドに接続されている。FET1
6のソース端子18は抵抗器19と抵抗器20を直列に
介してVEEに接続され、また、FET16のゲート端子
17は抵抗器27を介して抵抗器19と抵抗器20の接
続点に接続され、FETの自己バイアス回路を構成して
いる。
【0008】つぎにこの図1に示す実施例の動作を説明
する。負電源動作のIC1内部のバイポーラトランジス
タ2からオープンコレクタで出力された信号は負荷抵抗
器3を介して接地されるとともにFET4のゲート端子
5に導入される。ここで、このFET4のソース端子6
はグランドに接続されており、ドレイン端子7は抵抗器
8を介して正電源(VDD)に接続されている。そして、
このFET4のドレイン端子7から出力された信号はP
NPトランジスタ9のエミッタ端子10に印加され、レ
ベルシフトされてコレクタ端子11から出力される。そ
のとき、このPNPトランジスタ9のベース端子12は
コンデンサ13を介してグランドに接続され交流的に接
地されている。また、PNPトランジスタ9のベース端
子12のバイアスは抵抗器14,15の分圧で設定され
る。PNPトランジスタ9のコレクタ端子11から出力
された信号はFET16のゲート端子17に導入され
る。
する。負電源動作のIC1内部のバイポーラトランジス
タ2からオープンコレクタで出力された信号は負荷抵抗
器3を介して接地されるとともにFET4のゲート端子
5に導入される。ここで、このFET4のソース端子6
はグランドに接続されており、ドレイン端子7は抵抗器
8を介して正電源(VDD)に接続されている。そして、
このFET4のドレイン端子7から出力された信号はP
NPトランジスタ9のエミッタ端子10に印加され、レ
ベルシフトされてコレクタ端子11から出力される。そ
のとき、このPNPトランジスタ9のベース端子12は
コンデンサ13を介してグランドに接続され交流的に接
地されている。また、PNPトランジスタ9のベース端
子12のバイアスは抵抗器14,15の分圧で設定され
る。PNPトランジスタ9のコレクタ端子11から出力
された信号はFET16のゲート端子17に導入され
る。
【0009】ここで、このFET16のソース端子18
は抵抗器19と抵抗器20を直列に介して負電源に接続
されている。また、FET16のドレイン端子21はジ
ッタ抑圧用に並列接続された抵抗器22,コンデンサ2
3を介して半導体レーザ24のカソード端子25に接続
されている。この半導体レーザ24のアノード端子26
はグランドに接続されている。また、後段FETのバイ
アスの自由度が増加するので、FET16のゲート端子
17は抵抗器27を介して抵抗器19と抵抗器20の間
に接続され、FET16はPNPトランジスタ9を使っ
たレベルシフト回路に無関係に自己バイアス回路を形成
することになる。なお、FET16のソース端子18は
コンデンサ28によって交流的に接地されている。ここ
で、この抵抗器19は10Ω程度の抵抗値であり、抵抗
器27は1KΩ程度の抵抗値である。
は抵抗器19と抵抗器20を直列に介して負電源に接続
されている。また、FET16のドレイン端子21はジ
ッタ抑圧用に並列接続された抵抗器22,コンデンサ2
3を介して半導体レーザ24のカソード端子25に接続
されている。この半導体レーザ24のアノード端子26
はグランドに接続されている。また、後段FETのバイ
アスの自由度が増加するので、FET16のゲート端子
17は抵抗器27を介して抵抗器19と抵抗器20の間
に接続され、FET16はPNPトランジスタ9を使っ
たレベルシフト回路に無関係に自己バイアス回路を形成
することになる。なお、FET16のソース端子18は
コンデンサ28によって交流的に接地されている。ここ
で、この抵抗器19は10Ω程度の抵抗値であり、抵抗
器27は1KΩ程度の抵抗値である。
【0010】
【発明の効果】以上説明したように本発明は、半導体レ
ーザを駆動するFETが自己バイアス回路を形成するよ
うにしたので、バイアス調整用の労間費を削除すること
ができ、低コスト化を実現することができるという効果
を有する。
ーザを駆動するFETが自己バイアス回路を形成するよ
うにしたので、バイアス調整用の労間費を削除すること
ができ、低コスト化を実現することができるという効果
を有する。
【図1】本発明による半導体レーザ駆動回路の一実施例
を示す回路図である。
を示す回路図である。
【図2】従来の半導体レーザ駆動回路の一例を示す回路
図である。
図である。
1 IC 2 バイポーラトランジスタ 4 FET(電界効果トランジスタ) 9 PNPトランジスタ 16 FET 19,20 抵抗器 24 半導体レーザ 27 抵抗器
Claims (1)
- 【請求項1】 電界効果トランジスタのソース接地型入
力バッファ回路と、半導体レーザを駆動する出力回路
と、前記入力バッファ回路と前記出力回路とを接続する
レベルシフトする回路から構成される半導体レーザ駆動
回路において、前記レベルシフト回路はPNPトランジ
スタのベース接地回路よりなり、前記出力回路は電界効
果トランジスタの自己バイアス回路を有することを特徴
とする半導体レーザ駆動回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21738692A JP2850659B2 (ja) | 1992-07-24 | 1992-07-24 | 半導体レーザ駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21738692A JP2850659B2 (ja) | 1992-07-24 | 1992-07-24 | 半導体レーザ駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0645671A JPH0645671A (ja) | 1994-02-18 |
JP2850659B2 true JP2850659B2 (ja) | 1999-01-27 |
Family
ID=16703367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21738692A Expired - Lifetime JP2850659B2 (ja) | 1992-07-24 | 1992-07-24 | 半導体レーザ駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2850659B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7435236B2 (en) | 2003-06-27 | 2008-10-14 | Navilyst Medical, Inc. | Pressure actuated valve with improved biasing member |
US8257321B2 (en) | 2008-05-21 | 2012-09-04 | Navilyst Medical, Inc. | Pressure activated valve for high flow rate and pressure venous access applications |
US8007468B2 (en) | 2009-07-13 | 2011-08-30 | Navilyst Medical, Inc. | Method to secure an elastic component in a valve |
-
1992
- 1992-07-24 JP JP21738692A patent/JP2850659B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0645671A (ja) | 1994-02-18 |
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