JP2850659B2 - 半導体レーザ駆動回路 - Google Patents
半導体レーザ駆動回路Info
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- JP2850659B2 JP2850659B2 JP21738692A JP21738692A JP2850659B2 JP 2850659 B2 JP2850659 B2 JP 2850659B2 JP 21738692 A JP21738692 A JP 21738692A JP 21738692 A JP21738692 A JP 21738692A JP 2850659 B2 JP2850659 B2 JP 2850659B2
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- Japan
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- fet
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Description
【０００１】
【産業上の利用分野】本発明は光通信等に用いられる半
導体レーザの駆動回路に関するものである。
導体レーザの駆動回路に関するものである。
【０００２】
【従来の技術】従来のこの種の半導体レーザ駆動回路の
一例を図２に示し説明する。従来、この種の半導体レー
ザ駆動回路はこの図２に示すように、ソース端子６がグ
ランドに接続され、ドレイン端子７が抵抗器８を介して
正電源（ＶDD）に接続された電界効果トランジスタ（Ｆ
ＥＴ）４と、レベルシフト回路と、半導体レーザ２４を
駆動するＦＥＴ１６から構成されている。そして、半導
体レーザ２４のアノード端子２６はグランドに接続され
ているのでＦＥＴ１６のソース端子１８は抵抗３１を介
して負電源に接続される。レベルシフト回路はツェナー
ダイオード２９を使用しており、次段のＦＥＴ１６のゲ
ートバイアスはこのツェナーダイオード２９のツェナー
電圧で設定される。また、ＦＥＴ１６のソースバイアス
はツェナーダイオード２９との相関で最適ＶGSを設定す
るようＶSSを設定しており、コンデンサ２８によって交
流的に接地されている。ツェナーダイオード２９は抵抗
器３０でツェナー電流が設定される。
一例を図２に示し説明する。従来、この種の半導体レー
ザ駆動回路はこの図２に示すように、ソース端子６がグ
ランドに接続され、ドレイン端子７が抵抗器８を介して
正電源（ＶDD）に接続された電界効果トランジスタ（Ｆ
ＥＴ）４と、レベルシフト回路と、半導体レーザ２４を
駆動するＦＥＴ１６から構成されている。そして、半導
体レーザ２４のアノード端子２６はグランドに接続され
ているのでＦＥＴ１６のソース端子１８は抵抗３１を介
して負電源に接続される。レベルシフト回路はツェナー
ダイオード２９を使用しており、次段のＦＥＴ１６のゲ
ートバイアスはこのツェナーダイオード２９のツェナー
電圧で設定される。また、ＦＥＴ１６のソースバイアス
はツェナーダイオード２９との相関で最適ＶGSを設定す
るようＶSSを設定しており、コンデンサ２８によって交
流的に接地されている。ツェナーダイオード２９は抵抗
器３０でツェナー電流が設定される。
【０００３】１は負電源動作のＩＣ、２はバイポーラト
ランジスタで、このバイポーラトランジスタ２のコレク
タはＦＥＴ４のゲート端子５に接続されるとともに負荷
抵抗器３を介してグランドに接続されている。また、Ｆ
ＥＴ１６のドレイン端子２１は並列接続された抵抗器２
２とコンデンサ２３を介して半導体レーザ２４のカソー
ド端子２５に接続されている。
ランジスタで、このバイポーラトランジスタ２のコレク
タはＦＥＴ４のゲート端子５に接続されるとともに負荷
抵抗器３を介してグランドに接続されている。また、Ｆ
ＥＴ１６のドレイン端子２１は並列接続された抵抗器２
２とコンデンサ２３を介して半導体レーザ２４のカソー
ド端子２５に接続されている。
【０００４】
【発明が解決しようとする課題】この従来の半導体レー
ザ駆動回路では、レベルシフト回路にツェナーダイオー
ドを使用しているので、後段のＦＥＴのゲートバイアス
がツェナー電圧で決定される。また、後段ＦＥＴのソー
スバイアスも別電源（ＶSS）で強制的に設定されてい
る。一般にＦＥＴは素子の構造上ピンチオフ電圧がバラ
ツキを有している。このため最適バイアスに設定するた
めに段間のツェナーダイオードの電圧を個別に調整して
最適バイアスにする必要があった。このため、ＦＥＴの
ピンチオフ電圧のバラツキに応じて個別のツェナーダイ
オードを選定する必要があり、また、バイアス調整に対
し多大の時間を要するという問題があった。本発明はか
かる問題を解決するためになされたもので、半導体レー
ザを駆動するＦＥＴのバイアスの調整に要していた労間
費を下げ、低コスト化を実現する半導体レーザ駆動回路
を得ることを目的とする。
ザ駆動回路では、レベルシフト回路にツェナーダイオー
ドを使用しているので、後段のＦＥＴのゲートバイアス
がツェナー電圧で決定される。また、後段ＦＥＴのソー
スバイアスも別電源（ＶSS）で強制的に設定されてい
る。一般にＦＥＴは素子の構造上ピンチオフ電圧がバラ
ツキを有している。このため最適バイアスに設定するた
めに段間のツェナーダイオードの電圧を個別に調整して
最適バイアスにする必要があった。このため、ＦＥＴの
ピンチオフ電圧のバラツキに応じて個別のツェナーダイ
オードを選定する必要があり、また、バイアス調整に対
し多大の時間を要するという問題があった。本発明はか
かる問題を解決するためになされたもので、半導体レー
ザを駆動するＦＥＴのバイアスの調整に要していた労間
費を下げ、低コスト化を実現する半導体レーザ駆動回路
を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体レーザ駆
動回路は、電界効果トランジスタのソース接地型入力バ
ッファ回路と、半導体レーザを駆動する出力回路と、上
記入力バッファ回路と上記出力回路とを接続するレベル
シフトする回路から構成される半導体レーザ駆動回路に
おいて、上記レベルシフト回路は、ＰＮＰトランジスタ
のベース接地回路よりなり、上記出力回路は電界効果ト
ランジスタの自己バイアス回路を有するものである。
動回路は、電界効果トランジスタのソース接地型入力バ
ッファ回路と、半導体レーザを駆動する出力回路と、上
記入力バッファ回路と上記出力回路とを接続するレベル
シフトする回路から構成される半導体レーザ駆動回路に
おいて、上記レベルシフト回路は、ＰＮＰトランジスタ
のベース接地回路よりなり、上記出力回路は電界効果ト
ランジスタの自己バイアス回路を有するものである。
【０００６】
【作用】本発明においては、半導体レーザを駆動するＦ
ＥＴが自己バイアス回路を形成し、バイアス調整に要す
る時間を削除する。
ＥＴが自己バイアス回路を形成し、バイアス調整に要す
る時間を削除する。
【０００７】
【実施例】図１は本発明による半導体レーザ駆動回路の
一実施例を示す回路図である。この図１において、図２
と同一符号のものは相当部分を示し、９はＰＮＰトラン
ジスタで、このＰＮＰトランジスタ９のベース接地回路
はレベルシフト回路を構成し、そのエミッタ端子１０は
ＦＥＴ４のドレイン端子７に接続され、コレクタ端子１
１はＦＥＴ１６のゲート端子１７に接続され、ベース端
子１２は正電源（ＶDD）とグランド間に直列接続された
抵抗器１４，１５の接続点に接続されるとともにコンデ
ンサ１３を介してグランドに接続されている。ＦＥＴ１
６のソース端子１８は抵抗器１９と抵抗器２０を直列に
介してＶEEに接続され、また、ＦＥＴ１６のゲート端子
１７は抵抗器２７を介して抵抗器１９と抵抗器２０の接
続点に接続され、ＦＥＴの自己バイアス回路を構成して
いる。
一実施例を示す回路図である。この図１において、図２
と同一符号のものは相当部分を示し、９はＰＮＰトラン
ジスタで、このＰＮＰトランジスタ９のベース接地回路
はレベルシフト回路を構成し、そのエミッタ端子１０は
ＦＥＴ４のドレイン端子７に接続され、コレクタ端子１
１はＦＥＴ１６のゲート端子１７に接続され、ベース端
子１２は正電源（ＶDD）とグランド間に直列接続された
抵抗器１４，１５の接続点に接続されるとともにコンデ
ンサ１３を介してグランドに接続されている。ＦＥＴ１
６のソース端子１８は抵抗器１９と抵抗器２０を直列に
介してＶEEに接続され、また、ＦＥＴ１６のゲート端子
１７は抵抗器２７を介して抵抗器１９と抵抗器２０の接
続点に接続され、ＦＥＴの自己バイアス回路を構成して
いる。
【０００８】つぎにこの図１に示す実施例の動作を説明
する。負電源動作のＩＣ１内部のバイポーラトランジス
タ２からオープンコレクタで出力された信号は負荷抵抗
器３を介して接地されるとともにＦＥＴ４のゲート端子
５に導入される。ここで、このＦＥＴ４のソース端子６
はグランドに接続されており、ドレイン端子７は抵抗器
８を介して正電源（ＶDD）に接続されている。そして、
このＦＥＴ４のドレイン端子７から出力された信号はＰ
ＮＰトランジスタ９のエミッタ端子１０に印加され、レ
ベルシフトされてコレクタ端子１１から出力される。そ
のとき、このＰＮＰトランジスタ９のベース端子１２は
コンデンサ１３を介してグランドに接続され交流的に接
地されている。また、ＰＮＰトランジスタ９のベース端
子１２のバイアスは抵抗器１４，１５の分圧で設定され
る。ＰＮＰトランジスタ９のコレクタ端子１１から出力
された信号はＦＥＴ１６のゲート端子１７に導入され
る。
する。負電源動作のＩＣ１内部のバイポーラトランジス
タ２からオープンコレクタで出力された信号は負荷抵抗
器３を介して接地されるとともにＦＥＴ４のゲート端子
５に導入される。ここで、このＦＥＴ４のソース端子６
はグランドに接続されており、ドレイン端子７は抵抗器
８を介して正電源（ＶDD）に接続されている。そして、
このＦＥＴ４のドレイン端子７から出力された信号はＰ
ＮＰトランジスタ９のエミッタ端子１０に印加され、レ
ベルシフトされてコレクタ端子１１から出力される。そ
のとき、このＰＮＰトランジスタ９のベース端子１２は
コンデンサ１３を介してグランドに接続され交流的に接
地されている。また、ＰＮＰトランジスタ９のベース端
子１２のバイアスは抵抗器１４，１５の分圧で設定され
る。ＰＮＰトランジスタ９のコレクタ端子１１から出力
された信号はＦＥＴ１６のゲート端子１７に導入され
る。
【０００９】ここで、このＦＥＴ１６のソース端子１８
は抵抗器１９と抵抗器２０を直列に介して負電源に接続
されている。また、ＦＥＴ１６のドレイン端子２１はジ
ッタ抑圧用に並列接続された抵抗器２２，コンデンサ２
３を介して半導体レーザ２４のカソード端子２５に接続
されている。この半導体レーザ２４のアノード端子２６
はグランドに接続されている。また、後段ＦＥＴのバイ
アスの自由度が増加するので、ＦＥＴ１６のゲート端子
１７は抵抗器２７を介して抵抗器１９と抵抗器２０の間
に接続され、ＦＥＴ１６はＰＮＰトランジスタ９を使っ
たレベルシフト回路に無関係に自己バイアス回路を形成
することになる。なお、ＦＥＴ１６のソース端子１８は
コンデンサ２８によって交流的に接地されている。ここ
で、この抵抗器１９は１０Ω程度の抵抗値であり、抵抗
器２７は１ＫΩ程度の抵抗値である。
は抵抗器１９と抵抗器２０を直列に介して負電源に接続
されている。また、ＦＥＴ１６のドレイン端子２１はジ
ッタ抑圧用に並列接続された抵抗器２２，コンデンサ２
３を介して半導体レーザ２４のカソード端子２５に接続
されている。この半導体レーザ２４のアノード端子２６
はグランドに接続されている。また、後段ＦＥＴのバイ
アスの自由度が増加するので、ＦＥＴ１６のゲート端子
１７は抵抗器２７を介して抵抗器１９と抵抗器２０の間
に接続され、ＦＥＴ１６はＰＮＰトランジスタ９を使っ
たレベルシフト回路に無関係に自己バイアス回路を形成
することになる。なお、ＦＥＴ１６のソース端子１８は
コンデンサ２８によって交流的に接地されている。ここ
で、この抵抗器１９は１０Ω程度の抵抗値であり、抵抗
器２７は１ＫΩ程度の抵抗値である。
【００１０】
【発明の効果】以上説明したように本発明は、半導体レ
ーザを駆動するＦＥＴが自己バイアス回路を形成するよ
うにしたので、バイアス調整用の労間費を削除すること
ができ、低コスト化を実現することができるという効果
を有する。
ーザを駆動するＦＥＴが自己バイアス回路を形成するよ
うにしたので、バイアス調整用の労間費を削除すること
ができ、低コスト化を実現することができるという効果
を有する。
【図１】本発明による半導体レーザ駆動回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】従来の半導体レーザ駆動回路の一例を示す回路
図である。
図である。
１ ＩＣ ２ バイポーラトランジスタ ４ ＦＥＴ（電界効果トランジスタ） ９ ＰＮＰトランジスタ １６ ＦＥＴ １９，２０ 抵抗器 ２４ 半導体レーザ ２７ 抵抗器
Claims (1)
- 【請求項１】 電界効果トランジスタのソース接地型入
力バッファ回路と、半導体レーザを駆動する出力回路
と、前記入力バッファ回路と前記出力回路とを接続する
レベルシフトする回路から構成される半導体レーザ駆動
回路において、前記レベルシフト回路はＰＮＰトランジ
スタのベース接地回路よりなり、前記出力回路は電界効
果トランジスタの自己バイアス回路を有することを特徴
とする半導体レーザ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21738692A JP2850659B2 (ja) | 1992-07-24 | 1992-07-24 | 半導体レーザ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21738692A JP2850659B2 (ja) | 1992-07-24 | 1992-07-24 | 半導体レーザ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645671A JPH0645671A (ja) | 1994-02-18 |
| JP2850659B2 true JP2850659B2 (ja) | 1999-01-27 |
Family
ID=16703367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21738692A Expired - Lifetime JP2850659B2 (ja) | 1992-07-24 | 1992-07-24 | 半導体レーザ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850659B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7435236B2 (en) | 2003-06-27 | 2008-10-14 | Navilyst Medical, Inc. | Pressure actuated valve with improved biasing member |
| US8257321B2 (en) | 2008-05-21 | 2012-09-04 | Navilyst Medical, Inc. | Pressure activated valve for high flow rate and pressure venous access applications |
| US8007468B2 (en) | 2009-07-13 | 2011-08-30 | Navilyst Medical, Inc. | Method to secure an elastic component in a valve |
-
1992
- 1992-07-24 JP JP21738692A patent/JP2850659B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645671A (ja) | 1994-02-18 |
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