JP2848033B2 - Differential amplifier circuit - Google Patents
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明はエミッタホロア回路を前
置した差動増幅回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier circuit provided with an emitter follower circuit.
【0002】[0002]
【従来の技術】従来から差動増幅器は広く用いられてお
り、その入力インピーダンスを高める目的でエミッタホ
ロア回路を前置することも広く用いられている。2. Description of the Related Art Conventionally, differential amplifiers have been widely used, and it is also widely used to provide an emitter follower circuit in front of the amplifier in order to increase its input impedance.
【0003】図4は一般的なエミッタホロア回路を前置
した差動増幅器の例である。トランジスタQ1,Q2 と
それらの共通エミッタに接続された定電流源I0 、及び
負荷抵抗R1 ,R2 から構成された差動増幅器と、それ
に前置しトランジスタQ3 ,Q4 及び定電流源I1 ,I
2 からなる2対のエミッタホロア回路からなる。VCCは
電源である。入力信号VS は所定のバイアス電圧ととも
にトランジスタQ3 ,Q4 のベース間に印加され、エミ
ッタホロア回路でわずかながら減すいし、差動増幅器で
増幅され、負荷抵抗R1 ,R2 の両端に差動的に出力を
生ずる。この出力を次段(図示せず)で差動増幅するこ
とが多い。FIG. 4 shows an example of a differential amplifier provided with a general emitter follower circuit. A differential amplifier composed of transistors Q 1 and Q 2 , a constant current source I 0 connected to their common emitter, and load resistors R 1 and R 2 , and transistors Q 3 and Q 4 in front of them and a constant amplifier Current sources I 1 , I
It consists of two pairs of emitter follower circuits. V CC is a power supply. The input signal V S is applied between the bases of the transistors Q 3 and Q 4 together with a predetermined bias voltage, slightly reduced by an emitter follower circuit, amplified by a differential amplifier, and differentially applied to both ends of load resistors R 1 and R 2. Output. This output is often differentially amplified at the next stage (not shown).
【0004】[0004]
【発明が解決しようとする課題】エミッタホロア段は電
圧利得がないにもかかわらず、定電流I1 およびI2 と
電源VCCの積となる電力が常に消費されている。特に高
周波(例えば1GHz)で用いる場合は定電流I1 ,I
2 は、自らの浮遊容量と次段すなわち差動増幅器の入力
容量を、入力信号に追従して充放電させるに十分な電流
を流せる必要があり、10mA程度になってしまうこと
もある。同様に低雑音増幅器として用いる場合、トラン
ジスタQ3 ,Q4 のショット雑音(雑音電力はI1 ,I
2 に反比例することが知られている)を所定レベル以下
にするためにはI1 ,I2 として十分な電流を流す必要
がある。このような場合や、エミッタホロア回路を多数
使用する場合には、エミッタホロア段での電力消費がも
ったいない。具体的には電池駆動のセットの電池の寿命
を短くするとか、集積回路上に構成した場合にその許容
損失内に電力をおさえるために集積度を落とさざるを得
ない等の欠点を有する。Although the emitter follower stage has no voltage gain, power which is the product of the constant currents I 1 and I 2 and the power supply V CC is always consumed. In particular, when used at high frequencies (eg, 1 GHz), the constant currents I 1 , I
2, the input capacitance of its stray capacitance and the next stage by the differential amplifier, so as to follow the input signal must can flow a sufficient current to charge and discharge, sometimes becomes approximately 10mA. Similarly, when used as a low noise amplifier, the shot noise of the transistors Q 3 and Q 4 (noise power is I 1 , I 4
2 is known to be inversely proportional to 2 ), it is necessary to supply a sufficient current as I 1 and I 2 in order to lower the level to a predetermined level or less. In such a case or when a large number of emitter follower circuits are used, power consumption in the emitter follower stage is wasteful. Specifically, there are drawbacks such as shortening the life of a battery of a battery-driven set, or lowering the degree of integration to suppress power within the allowable loss when configured on an integrated circuit.
【0005】しかも、定電流源I1 ,I2 による電流
は、エミッタフォロワ回路を構成するトランジスタ
Q3 ,Q4 のバイアス電流となり、そのhFE分の一が入
力バイアス電流として流れるが、この入力バイアス電流
が大きいと、不都合が生ずる場合がある。例えば入力信
号源Vs がフロッピーディスク装置のような磁気記録装
置の磁気ヘッドの出力であると、この入力バイアス電流
のオフセット分により、再生時に書き込んでしまい従来
からあった信号を読み出し不能にする場合がある。よっ
て入力バイアス電流は、低目に抑えなければならない。
例えば、50μA以下である。よってトランジスタ
Q3 ,Q4 のhFEのバラツキの最小値を50とすると、
定電流源I1 ,I2 の電流値は、2.5mA以下としな
ければならない。また、トランジスタQ1,Q2 による
差動増幅器のバイアス電流を供給している定電流源I0
の電流値は、ゲインや雑音,周波数特性を考えると、あ
る程度大きな電流を流す必要がある。例えば、5mA程
度である。Moreover, the currents from the constant current sources I 1 and I 2 become the bias currents of the transistors Q 3 and Q 4 constituting the emitter follower circuit, and a part of the current h FE flows as the input bias current. If the bias current is large, inconvenience may occur. For example, if the input signal source V s is the output of a magnetic head of a magnetic recording device such as a floppy disk device, the input bias current offset component makes it impossible to read a signal that has been written during reproduction and has been conventionally read. There is. Therefore, the input bias current must be kept low.
For example, it is 50 μA or less. Therefore, if the minimum value of the variation in h FE of the transistors Q 3 and Q 4 is 50,
The current values of the constant current sources I 1 and I 2 must be 2.5 mA or less. Further, a constant current source I 0 for supplying a bias current of a differential amplifier by the transistors Q 1 and Q 2.
It is necessary to flow a large amount of current in consideration of gain, noise, and frequency characteristics. For example, it is about 5 mA.
【0006】このようにこの従来の差動増幅回路では、
消費電流が、この部分だけで合計で20mAにもなり、
集積回路とする場合には電力消費が大きく、パッケージ
の許容損失内に収まらなくなる可能性もある。また、電
池駆動のセットにおいては、電池の寿命が短くなるとい
う欠点がある。As described above, in this conventional differential amplifier circuit,
The current consumption is as high as 20 mA in this part alone,
In the case of an integrated circuit, power consumption is large, and it may not be within the allowable loss of the package. Further, in a battery-driven set, there is a disadvantage that the life of the battery is shortened.
【0007】[0007]
【課題を解決するための手段】本発明によれば、エミッ
タホロア段で使ったバイアス電流を用いて次の差動増幅
器を動作させることにより、実質的に半分の消費電力で
動作を可能としている。According to the present invention, the operation of the next differential amplifier using the bias current used in the emitter follower stage enables the operation with substantially half the power consumption.
【0008】さらに、本発明によればエミッタホロア回
路で使用したバイアス電流を用いて次の差動増幅器を動
作させること及びエミッタホロア回路の動作電流が差動
増幅器のバイアス電流と合わない場合には、差動増幅器
にのみ別途電流を供給して消費電力を低減している。Further, according to the present invention, the next differential amplifier is operated using the bias current used in the emitter follower circuit, and when the operating current of the emitter follower circuit does not match the bias current of the differential amplifier, the difference is calculated. The power consumption is reduced by separately supplying current only to the dynamic amplifier.
【0009】具体的には、差動増幅器を構成する第1及
び第2のトランジスタとかかるトランジスタのエミッタ
に共通接続された定電流源と、前記第1及び第2のトラ
ンジスタのコレクタにそれぞれ一端が接続され、他端が
エミッタ・フォロワを構成する第3のトランジスタのエ
ミッタに共通接続された第1及第2の負荷素子と、前記
第1及び第2のトランジスタのコレクタにそれぞれ一端
が接続され他端がエミッタフォロワを構成する第4のト
ランジスタのエミッタに共通接続された第3,第4の負
荷素子からなり、前記第3のトランジスタのベースにバ
イアスを含む入力信号を印加するとともに、かかる第3
のトランジスタのエミッタと前記第1のトランジスタの
ベースを接続し、前記第4のトランジスタのベースに第
3のトランジスタのベースに加えたバイアスと同電位の
バイアスを印加し、前記第1および第2のトランジスタ
のコレクタから出力を取り出している。Specifically, first and second transistors constituting a differential amplifier, a constant current source commonly connected to the emitters of the transistors, and one end of each of the collectors of the first and second transistors are provided. First and second load elements connected in common and the other ends of which are commonly connected to the emitters of a third transistor forming an emitter follower; and one end connected to the collectors of the first and second transistors, respectively. An end is formed of a third and a fourth load element commonly connected to the emitter of a fourth transistor constituting an emitter follower, and an input signal including a bias is applied to the base of the third transistor.
And the base of the first transistor is connected to the base of the first transistor, and the same potential as the bias applied to the base of the third transistor is applied to the base of the fourth transistor. The output is taken from the collector of the transistor.
【0010】[0010]
【実施例】以下、本発明を図面により詳述する。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
【0011】図1は本発明の第一の実施例であり、トラ
ンジスタ対Q6 ,Q7 と定電流源I3 及び負荷抵抗
R3 ,R4 からなる差動増幅器と、それに前置するエミ
ッタホロアQ5 と、電源VCC及びバイアスVB ,信号源
VS ’(含直流バイアス)からなる。エミッタホロアQ
5 のベースには信号源VS が印加され、そのエミッタ出
力は差動増幅器の一方の入力であるトランジスタQ6 の
ベースへ接続されている。差動増幅器の動作説明は省略
する。ところで、トランジスタQ6 とQ7 のコレクタ電
流の和はほぼエミッタ電流の和と等しく、これは定電流
I3 であるから、抵抗3と4に流れる電流の和も定電流
I3 とほぼ等しい定電流となる。この電流がQ5 のバイ
アス電流となっている。よってQ5 のために専用のバイ
アス電流源を設ける必要がなく、省電力化できている。FIG. 1 shows a first embodiment of the present invention, in which a differential amplifier comprising a pair of transistors Q 6 and Q 7 , a constant current source I 3 and load resistors R 3 and R 4, and an emitter follower in front thereof are provided. and Q 5, consisting of a power supply V CC and the bias V B, the signal source V S '(含直flow bias). Emitter follower Q
5 of the base signal source V S is applied, the emitter output is connected to the base of the transistor Q 6 which is one input of the differential amplifier. The description of the operation of the differential amplifier is omitted. Incidentally, the sum of the collector current of the transistor Q 6 and Q 7 is equal to the sum of approximately emitter current, since this is a constant current I 3, the sum of the current flowing through the resistor 3 and 4 also approximately equal to the constant current I 3 constant It becomes a current. This current is a bias current of Q 5. Therefore there is no need to provide a dedicated bias current source for Q 5, and can save power.
【0012】ここで注意すべきことは、抵抗R3 ,R4
における直流電圧降下を考慮しトランジスタQ6 のコレ
クタエミッタ間電圧(VCE=VBE−I3 R3 /2)を
0.1V以上になる(0.2〜0.5Vが最適)ように
R3 の値を設定する必要がある。この関係はECLロジ
ックの内部ゲートでは通常用いられているものであり、
容易に実現できる。また、出力をトランジスタQ6 ,Q
7 のコレクタ間から差動的に取り出す場合は全く問題な
いが、片側からのみ取り出す場合は抵抗R3 ,R4 の共
通接続点に入力信号VS と同じ交流信号が現われている
ことを考慮し、Q6 のコレクタ側では利得−1、Q7 の
コレクタ側では利得+1倍となってしまうが、利得が大
きければほとんど問題とならない。It should be noted here that the resistors R 3 and R 4
Becomes the collector-emitter voltage of the transistor Q 6 considering dc voltage drop (V CE = V BE -I 3 R 3/2) above 0.1V in (0.2 to 0.5 is optimal) so R A value of 3 must be set. This relationship is commonly used in internal gates of ECL logic,
Can be easily realized. Also, the output is connected to transistors Q 6
There is no problem when taking out differentially from between the collectors of FIG. 7 , but when taking out only from one side, it is necessary to consider that the same AC signal as the input signal V S appears at the common connection point of the resistors R 3 and R 4. , gain -1 is the collector side of Q 6, but becomes +1 times gain in the collector side of the Q 7, not a little problem if the gain is greater.
【0013】図2は本発明の第2の実施例であり、信号
源VS が差動的に入力される場合に対応したものであ
る。回路図としては図1のものを左右対称に2ケ並べた
ものであり、詳細説明は省略する。なお、差動増幅器Q
9 ,Q10のベースにはそれぞれエミッタホロアQ8 ,Q
13からの信号が差動的に印加されている。差動増幅器Q
11,Q12についても同様である。出力の取り出し方には
いく通りもの方法があり、第1にはトランジスタQ9 ,
Q10のコレクタ間電圧を差動的に取り出し、さらにトラ
ンジスタQ11,Q12のコレクタ間電圧を差動的に取り出
し、これらの和を取る方法(具体的にはQ9 ,Q10の出
力を第1の次段差動増幅器の入力に、Q11,Q12の出力
を第2の次段差動増幅に接続し、第1及び第2の差動増
幅器の出力を合成する方法等)がある。第2にはトラン
ジスタQ9 とQ11のコレクタを共通接続し、同様にトラ
ンジスタQ10とQ12のコレクタも共通接続し、これらの
間から差動出力を得る方法、第3にはトランジスタ
Q10,Q11のコレクタ間もしくはトランジスタQ11,Q
12のコレクタ間のどちらか一方から差動出力を得る方
法、第4にはトランジスタQ10,Q11のコレクタ間もし
くはトランジスタQ9 ,Q12のコレクタ間から差動出力
を得る方法、第5にはトランジスタQ9 ,Q10,Q11,
Q12のどれか1つから出力を取り出す方法がある。[0013] Figure 2 is a second embodiment of the present invention are those corresponding to the case where the signal source V S is differentially input. As a circuit diagram, two circuits shown in FIG. 1 are arranged symmetrically, and detailed description is omitted. Note that the differential amplifier Q
9, respectively, to the base of Q 10 emitter follower Q 8, Q
Signals from 13 are differentially applied. Differential amplifier Q
The same applies to 11, Q 12. There are many ways to extract the output. First, the transistors Q 9 ,
The collector voltage of Q 10 differentially removed and further removed collector voltage of the transistor Q 11, Q 12 differentially, the output of Q 9, Q 10 in the way (specifically take these sums The input of the first next-stage differential amplifier includes a method of connecting the outputs of Q 11 and Q 12 to the second next-stage differential amplifier and combining the outputs of the first and second differential amplifiers. The second collectors connected in common of the transistors Q 9 and Q 11, Similarly, the collector of the transistor Q 10 and Q 12 are commonly connected, a method of obtaining a differential output from between them, the third transistor Q 10 , collector or between the transistor Q 11 of Q 11, Q
How to obtain the differential output from the 12 either between the collector of the fourth method of obtaining the differential output from the collector of the transistor Q 10, collector or transistor Q 9, Q 12 of Q 11, the fifth Are transistors Q 9 , Q 10 , Q 11 ,
From any one of Q 12 there is a method to retrieve the output.
【0014】なお、I4 =I5 =I3 /2,R5 =R6
=R7 =R8 =2R3、Q9 ,Q10,Q11,Q12のトラ
ンジスタサイズをQ6 の1/2とすることにより第1図
と全く同じ消費電力と周波数特性,ノイズ特性を得るこ
とができる。[0014] Incidentally, I 4 = I 5 = I 3/2, R 5 = R 6
= R 7 = R 8 = 2 By making the transistor size of R 3 , Q 9 , Q 10 , Q 11 , and Q 12 half of Q 6 , the same power consumption, frequency characteristics, and noise characteristics as in FIG. 1 can be obtained. Obtainable.
【0015】第2の実施例において、トランジスタQ9
とQ11及びトランジスタQ10とQ12のベースはそれぞれ
共通の信号が印加されているので、そのエミッタは全く
同一の信号が生じている。したがってこれらのエミッタ
を短絡しても動作は全く変わらない。短絡し、かつI4
+I5 をI6 におきかえたものが図3である。なお、回
路図の表現方法でQ10,Q11及びR6 ,R7 の位置を変
えてあるが接続関係は第2図の共通エミッタを短絡した
ものそのものである。出力の取り出し方等についても第
2の実施例と同様である。In the second embodiment, the transistor Q 9
Since each common signal based of Q 11 and the transistor Q 10 and Q 12 is applied, its emitter and the same signals are generated with. Therefore, even if these emitters are short-circuited, the operation does not change at all. Short-circuited and I 4
FIG. 3 shows the result of replacing + I 5 with I 6 . Although the positions of Q 10 and Q 11 and R 6 and R 7 are changed in the expression method of the circuit diagram, the connection is the same as that shown in FIG. 2 except that the common emitter is short-circuited. The method of extracting the output is the same as in the second embodiment.
【0016】図5は、本発明の第4の実施例であり、ト
ランジスタ対Q6 ,Q7 とエミッタ・フォロワを構成す
るトランジスタQ8 と定電流源I3 及び負荷抵抗R3 ,
R4 ,R5 ,R6 からなる差動増幅器とそれに前置する
エミッタフォロワQ5 と電源VCC及びバイアスVB ,信
号源VS からなる。エミッタフォロアQ5 のベースには
信号源VS が印加され、そのエミッタ出力は差動増幅器
の一方の入力であるトランジスタQ6 のベースへ接続さ
れている。FIG. 5 shows a fourth embodiment of the present invention, in which a transistor pair Q 6 , Q 7 , a transistor Q 8 forming an emitter follower, a constant current source I 3, a load resistor R 3 ,
It comprises a differential amplifier consisting of R 4 , R 5 and R 6 , an emitter follower Q 5 preceding it, a power supply V CC, a bias V B , and a signal source V S. A signal source V S is applied to the base of the emitter follower Q 5 , and its emitter output is connected to the base of a transistor Q 6 which is one input of the differential amplifier.
【0017】この回路構成では、トランジスタQ5 を流
れているバイアス電流は、負荷抵抗R3 ,R4 を通って
トランジスタQ6 ,Q7 を流れる。つまり、エミッタ・
フォロワを構成するトランジスタQ5 のバイアス電流と
差動増幅器を構成するトランジスタQ6 ,Q7 のバイア
ス電流を兼用することが出来、省電力化出来る。[0017] In this circuit arrangement, the bias current flowing through the transistor Q 5, through transistor Q 6, Q 7 through the load resistor R 3, R 4. In other words, the emitter
It is possible that also serves as a bias current of the transistor Q 6, Q 7 constituting the bias current and the differential amplifier of the transistors Q 5 constituting the follower can save power.
【0018】従来例の項の例のように、エミッタ・フォ
ロワ回路の最適バイアス電流を2.5mA定電流源I3
の電流値を5mAとすると、トランジスタQ8 と抵抗R
5 ,R6 がない場合、エミッタ・フォロワ回路の最適バ
イアス電流値と差動増幅器のバイアス電流となる定電流
源の電流値が合もなくなる。よってトランジスタQ8 、
負荷抵抗R5 ,R6 を設け、トランジスタQ5 を通らず
に差動増幅器のバイアス電流が最適値となるようにす
る。今トランジスタQ8のベース電位をトランジスタQ
5 のDCバイアス電圧と同電位にし、負荷抵抗R3 ,R
4 ,R5 ,R6 が同じ値であるとした時、トランジスタ
Q6 ,Q7 による差動増幅器がバランスしているとする
と、負荷抵抗R3 ,R4,R5 ,R6 には同じ電流値の
電流が流れる。よって定電流源I3 の電流値を5mAと
すると負荷抵抗R3 ,R4 ,R5 ,R6 に流れる電流値
は、それぞれ1.25mAとなり、トランジスタQ5 に
流れる電流は、負荷抵抗R3 とR4 に流れる電流の和と
なるので、2.5mAとなる。よってエミッタ・フォロ
ワ回路と差動増幅器それぞれの最適バイアス電流を流す
ことが可能となる。As in the example of the conventional example, the optimum bias current of the emitter follower circuit is set to 2.5 mA constant current source I 3
Is 5 mA, the transistor Q 8 and the resistor R
In the absence of R 6 and R 6 , the optimum bias current value of the emitter-follower circuit and the current value of the constant current source serving as the bias current of the differential amplifier become inconsistent. Therefore, transistor Q 8 ,
The load resistors R 5 and R 6 are provided so that the bias current of the differential amplifier has an optimum value without passing through the transistor Q 5 . Transistor Q a base potential of the now transistor Q 8
5, the same as the DC bias voltage, and the load resistors R 3 and R
Assuming that the differential amplifiers composed of the transistors Q 6 and Q 7 are balanced when the values of 4 , R 5 and R 6 are the same, the load resistances R 3 , R 4 , R 5 and R 6 are the same. A current of a current value flows. Therefore, when the current value of the constant current source I 3 is 5 mA, the current value flowing through the load resistors R 3 , R 4 , R 5 , and R 6 is 1.25 mA, and the current flowing through the transistor Q 5 is the load resistance R 3 And the sum of the currents flowing through R 4, which is 2.5 mA. Therefore, it becomes possible to flow the optimum bias current of each of the emitter follower circuit and the differential amplifier.
【0019】図6は、本発明の第5の実施例であり、信
号源VS が差動的に入力される場合に対応したものであ
る。回路図としては図5のものを左右2ケ対称に並べた
ものである。動作は第1の実施例と同じである。FIG. 6 shows a fifth embodiment of the present invention, which corresponds to the case where the signal source V S is differentially input. As a circuit diagram, the circuit of FIG. 5 is arranged symmetrically on two sides. The operation is the same as in the first embodiment.
【0020】図7は第6の実施例を示している。第2の
実施例においてトランジスタQ13とQ15及びトランジス
タQ14とQ16のベースにはそれぞれ共通の信号が印加さ
れているので、そのエミッタは、全く同一の信号が生じ
ている。従ってこれらのエミッタを短絡しても動作は全
く変わらない。よって本実施例では、定電流源I4 とI
5 をそれぞれの電流値を足した電流値を持つ定電流源I
6 に置き換え、トランジスタQ10,Q11もエミッタの電
位が入力信号を受けるエミッタ・フォロワのエミッタの
電位と等しければ良いので一つにまとめてトランジスタ
Q23としてある。FIG. 7 shows a sixth embodiment. Since each base of the transistors Q 13 and Q 15 and the transistor Q 14 and Q 16 is a common signal is applied in the second embodiment, the emitter has occurred exactly the same signal. Therefore, even if these emitters are short-circuited, the operation does not change at all. Therefore, in this embodiment, the constant current sources I 4 and I 4
5 is a constant current source I having a current value obtained by adding the respective current values.
Replaced by 6, it is a transistor Q 10, Q 11 transistors Q 23 and combined into one so also may be equal to the emitter potential of the emitter followers potential of the emitter receives the input signal.
【0021】[0021]
【発明の効果】これまでのべてきたように、本願によれ
ば、差動増幅器に、入力インピーダンスを向上させる等
の目的でエミッタホロアを前置する場合に、そのエミッ
タホロア用に新たにバイアス電流源を必要としないとい
う効果があり、したがってその分低消費電力であるとい
う効果を有する。特に動作上エミッタホロア段に相当量
のバイアス電流を必要とする、高周波,高速あるいは低
ノイズ等の回路で有効である。また同一の回路をたくさ
ん並べて用いるアナログデジタル変換器の入力としても
低消費電力であるという利点は有効である。As described above, according to the present application, when an emitter follower is provided in front of a differential amplifier for the purpose of improving the input impedance, a bias current source is newly provided for the emitter follower. Is not required, and accordingly, there is an effect that power consumption is correspondingly low. In particular, the present invention is effective in a high-frequency, high-speed or low-noise circuit that requires a considerable amount of bias current in the emitter follower stage in operation. The advantage of low power consumption is also effective as an input of an analog-to-digital converter using many identical circuits arranged side by side.
【図1】本発明第1実施例の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
【図2】第2実施例の回路図である。FIG. 2 is a circuit diagram of a second embodiment.
【図3】第3実施例の回路図である。FIG. 3 is a circuit diagram of a third embodiment.
【図4】従来例の回路図である。FIG. 4 is a circuit diagram of a conventional example.
【図5】第4実施例の回路図である。FIG. 5 is a circuit diagram of a fourth embodiment.
【図6】第5実施例の回路図である。FIG. 6 is a circuit diagram of a fifth embodiment.
【図7】第6実施例の回路図である。FIG. 7 is a circuit diagram of a sixth embodiment.
Claims (2)
ランジスタと、かかるトランジスタのエミッタに共通接
続された定電流源と、上記第1及び第2のトランジスタ
のコレクタにそれぞれ一端が接続され他端がエミッタホ
ロアを構成する第3のトランジスタのエミッタに共通接
続された第1及び第2の負荷素子からなり、前記第3の
トランジスタのベースにバイアスを含む入力信号が印加
するとともに、かかる第3のトランジスタのエミッタと
前記第1のトランジスタのベースを接続し、前記第1お
よび/または第2のトランジスタのコレクタから出力を
取り出したことを特徴とする差動増幅回路。1. One end is connected to each of first and second transistors constituting a differential amplifier, a constant current source commonly connected to the emitters of the transistors, and collectors of the first and second transistors. The other end is composed of first and second load elements commonly connected to the emitter of a third transistor forming an emitter follower. When an input signal including a bias is applied to the base of the third transistor, the third signal is applied. A differential amplifier circuit, wherein an emitter of the transistor is connected to a base of the first transistor, and an output is taken out from a collector of the first and / or second transistor.
ランジスタとかかるトランジスタのエミッタに共通接続
された定電流源と、前記第1及び第2のトランジスタの
コレクタにそれぞれ一端が接続され他端がエミッタ・フ
ォロワを構成する第3のトランジスタのエミッタに共通
接続された第1及第2の負荷素子と、前記第1及び第2
のトランジスタのコレクタにそれぞれ一端が接続され他
端がエミッタフォロワを構成する第4のトランジスタの
エミッタに共通接続された第3,第4の負荷素子からな
り、前記第3のトランジスタのベースにバイアスを含む
入力信号を印加するとともに、かかる第3のトランジス
タのエミッタと前記第1のトランジスタのベースを接続
し、前記第4のトランジスタのベースに第3のトランジ
スタのベースに加えたバイアスと同電位のバイアスを印
加し、前記第1および、または第2のトランジスタのコ
レクタから出力を取り出したことを特徴とする差動増幅
回路。2. A differential current amplifier comprising first and second transistors, a constant current source commonly connected to the emitters of the transistors, and one end connected to the collectors of the first and second transistors, respectively. First and second load elements having an end commonly connected to the emitter of a third transistor forming an emitter follower;
And third and fourth load elements, one end of which is connected to the collector of each of the transistors and the other end of which is commonly connected to the emitter of a fourth transistor which constitutes an emitter follower, and a bias is applied to the base of the third transistor. And applying the input signal including the bias of the third transistor to the base of the first transistor, and connecting the base of the fourth transistor to the bias of the same potential as the bias applied to the base of the third transistor. , And an output is taken out from a collector of the first and / or second transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17285091A JP2848033B2 (en) | 1990-07-17 | 1991-07-15 | Differential amplifier circuit |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18855290 | 1990-07-17 | ||
JP2-188552 | 1990-07-17 | ||
JP17285091A JP2848033B2 (en) | 1990-07-17 | 1991-07-15 | Differential amplifier circuit |
Publications (2)
Publication Number | Publication Date |
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ID=26495062
Family Applications (1)
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1991
- 1991-07-15 JP JP17285091A patent/JP2848033B2/en not_active Expired - Fee Related
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