JP2842718B2 - Processor bus fault identification apparatus and method - Google Patents
Processor bus fault identification apparatus and methodInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、マルチプロセッサシス
テムにおけるプロセッサバス障害識別装置および方法に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus and method for identifying a processor bus fault in a multiprocessor system.
【０００２】[0002]
【従来の技術】従来のマルチプロセッサシステムにおけ
るプロセッサバス障害識別方式は、プロセッサバスに障
害が発生すると、障害検出プロセッサ対応の障害カウン
タを更新し、カウンタの値がしきい値を超えた場合は、
マスタプロセッサがこれを検出し、障害検出プロセッサ
を障害プロセッサとして申告していた。2. Description of the Related Art In a conventional processor bus fault identification system in a multiprocessor system, when a fault occurs in a processor bus, a fault counter corresponding to a fault detection processor is updated, and when the counter value exceeds a threshold value,
The master processor detected this, and declared the faulty processor as a faulty processor.
【０００３】[0003]
【発明が解決しようとする課題】この従来のプロセッサ
バス障害識別方式では、障害検出プロセッサが障害プロ
セッサとして申告されるため、相手先プロセッサに障害
要因がある場合でも、障害を検出した自プロセッサが障
害プロセッサとして誤って申告されてしまい、正確に障
害要因を特定することができないという問題点があっ
た。In the conventional processor bus fault identification method, the fault detecting processor is declared as a faulty processor. Therefore, even if the other processor has a fault cause, the own processor that has detected the fault has a fault. There was a problem that the processor was erroneously declared as a processor, and the cause of the failure could not be specified accurately.
【０００４】本発明の目的は、相手先プロセッサに障害
要因がある場合に、障害を検出した自プロセッサが障害
プロセッサとして誤って申告されてしまうことのないプ
ロセッサバス障害識別装置および方法を提供することに
ある。[0004] It is an object of the present invention to provide a processor bus fault identification apparatus and method which does not erroneously declare a self-processor that has detected a fault as a faulty processor when a partner processor has a fault factor. It is in.
【０００５】[0005]
【課題を解決するための手段】本発明は、プロセッサバ
ス上に１つのマスタプロセッサと複数のスレーブプロセ
ッサが接続されるマルチプロセッサシステムのプロセッ
サバス障害識別装置において、プロセッサバスを介して
プロセッサ間通信中に発生したプロセッサバス障害情報
をマスタプロセッサへ通知する第一の手段と、マスタプ
ロセッサが障害情報を分析し、障害種別毎に用意され
た、各転送元プロセッサおよび各転送先プロセッサに対
応する障害カウンタより成るカウンタメモリを更新する
第二の手段とを有し、 各転送先プロセッサに対する転送
元プロセッサ対応の障害カウンタの合計値が障害申告の
ためのしきい値を超えていた場合は、マスタプロセッサ
がこれを検出し、障害種別と共に転送元プロセッサを障
害プロセッサとして外部へ申告し、各転送元プロセッサ
に対する転送先プロセッサ対応の障害カウンタの合計値
が障害申告のためのしきい値を超えていた場合は、マス
タプロセッサがこれを検出し、障害種別と共に転送先プ
ロセッサを障害プロセッサとして外部へ申告することを
特徴としている。SUMMARY OF THE INVENTION The present invention relates to a processor bus fault identification apparatus for a multiprocessor system in which one master processor and a plurality of slave processors are connected on a processor bus. The first means for notifying the master processor of the processor bus fault information that has occurred in the master processor, the master processor analyzes the fault information, and checks the source processor and the destination processor prepared for each fault type .
Update the counter memory consisting of the corresponding fault counter
And a second means, the transfer to each destination processor
The total value of the fault counter for the source processor is
If the threshold has been exceeded for the master processor
Detects this, and fails the source processor along with the fault type.
Declared as harmful processor to outside
Value of the failure counter corresponding to the transfer destination processor for
If the threshold exceeds the threshold for reporting
The data processor detects this and sends the destination
The feature is that the processor is declared as a faulty processor to the outside .
【０００６】また、本発明は、プロセッサバス上に１つ
のマスタプロセッサと複数のスレーブプロセッサが接続
されるマルチプロセッサシステムのプロセッサバス障害
識別方法において、プロセッサバスを介してプロセッサ
間通信中に発生したプロセッサバス障害情報をマスタプ
ロセッサへ通知し、マスタプロセッサが障害情報を分析
し、障害種別毎に用意された、各転送元プロセッサおよ
び各転送先プロセッサに対応する障害カウンタより成る
障害カウンタメモリを更新し、 各転送先プロセッサに対
する転送元プロセッサ対応の障害カウンタの合計値が障
害申告のためのしきい値を超えていた場合は、マスタプ
ロセッサがこれを検出し、 障害種別と共に転送元プロセ
ッサを障害プロセッサとして外部へ申告し、 各転送元プ
ロセッサに対する転送先プロセッサ対応の障害カウンタ
の合計値が障害申告のためのしきい値を超えていた場合
は、マスタプロセッサがこれを検出し、 障害種別と共に
転送先プロセッサを障害プロセッサとして外部へ申告す
ることを特徴としている。Further, the present invention relates to a method for identifying a processor bus failure in a multiprocessor system in which one master processor and a plurality of slave processors are connected on a processor bus, wherein a processor generated during communication between the processors via the processor bus. The master processor notifies the master processor of the bus failure information, analyzes the failure information, and prepares each transfer source processor and
And a failure counter corresponding to each destination processor
Updates the fault counter memory so that each destination processor
The total value of the fault counter corresponding to the
If the harm report threshold is exceeded,
The processor detects this and sends the source processor along with the fault type.
The Tsu support declared as a failure processor to the outside, each transfer Motopu
Failure counter for the destination processor for the processor
If the sum of the values exceeds the threshold for reporting a problem
Is detected by the master processor, along with the fault type.
Report the destination processor as the failed processor to the outside
It is characterized in that that.
【０００７】[0007]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【０００８】図１は、本発明のプロセッサバス障害識別
装置の一実施例のブロック図であり、図２は、本実施例
で使用する障害カウンタのメモリ構成図である。図１に
おいて、マスタプロセッサ２０およびスレーブプロセッ
サ２１〜２ｎはプロセッサバス１０に接続されている。
また、図２において、障害カウンタメモリは、障害種別
に対応した転送エラー障害カウンタメモリ３０と転送タ
イムアウト障害カウンタメモリ３１とから構成され、各
々の障害カウンタメモリは、転送元プロセッサおよび転
送先プロセッサ対応の障害カウンタ４０の集合体より成
る。また、各障害カウンタメモリは、各転送先プロセッ
サに対する転送元プロセッサ対応の障害カウンタ４１の
合計カウンタ４２と各転送元プロセッサに対する転送先
プロセッサ対応の障害カウンタ４３の合計カウンタ４４
の集合部を合わせ持っている。FIG. 1 is a block diagram of an embodiment of a processor bus fault identification device according to the present invention, and FIG. 2 is a memory configuration diagram of a fault counter used in the present embodiment. In FIG. 1, a master processor 20 and slave processors 21 to 2n are connected to a processor bus 10.
In FIG. 2, the fault counter memory includes a transfer error fault counter memory 30 and a transfer time-out fault counter memory 31 corresponding to a fault type. Each fault counter memory has a corresponding one of the transfer source processor and the transfer destination processor. It comprises an aggregate of failure counters 40. Further, each fault counter memory has a total counter 42 of a fault counter 41 corresponding to a source processor for each destination processor and a total counter 44 of a fault counter 43 corresponding to a destination processor for each source processor.
Have a set part.
【０００９】まず、プロセッサバス１０を経由して、転
送元スレーブプロセッサ２２と転送先スレーブプロセッ
サ２３がプロセッサ間で通信を行っている間に、転送元
スレーブプロセッサ２２が転送エラー障害を検出したと
する。転送元スレーブプロセッサ２２は、プロセッサバ
ス障害情報として、障害種別である転送エラー障害と、
転送元プロセッサ２２と、転送先プロセッサ２３の情報
をマスタプロセッサ２０へ通知する。First, it is assumed that the transfer source slave processor 22 detects a transfer error while the transfer source slave processor 22 and the transfer destination slave processor 23 are communicating with each other via the processor bus 10. . The transfer source slave processor 22 includes, as processor bus failure information, a transfer error failure that is a failure type;
The information of the source processor 22 and the destination processor 23 is notified to the master processor 20.
【００１０】マスタプロセッサ２０は、プロセッサバス
障害情報を受信すると、障害情報を分析し、障害種別で
ある転送エラー障害対応の障害カウンタメモリである転
送エラー障害カウンタメモリ３０を選択する。次に、転
送エラー障害カウンタメモリ３０の中の転送元プロセッ
サ２２と転送先プロセッサ２３で指定される転送元プロ
セッサおよび転送先プロセッサ対応の障害カウンタ４０
の値を＋１更新する。Upon receiving the processor bus fault information, the master processor 20 analyzes the fault information and selects a transfer error fault counter memory 30 which is a fault counter memory corresponding to a transfer error fault which is a fault type. Next, a failure counter 40 corresponding to the source processor and the destination processor designated by the source processor 22 and the destination processor 23 in the transfer error fault counter memory 30.
Is updated by +1.
【００１１】引続きマスタプロセッサ２０は、各転送先
プロセッサに対する転送元プロセッサ対応の障害カウン
タ４１の総和を計算し、各転送先プロセッサに対する転
送元プロセッサ対応の障害カウンタの合計カウンタ４２
の内容を更新すると共に、各転送元プロセッサに対する
転送先プロセッサ対応の障害カウンタ４３の総和を計算
し、各転送元プロセッサに対する転送先プロセッサ対応
の障害カウンタの合計カウンタ４４の内容を更新する。Subsequently, the master processor 20 calculates the sum of the failure counters 41 corresponding to the transfer source processors for the respective transfer destination processors, and calculates a total counter 42 of the failure counters corresponding to the transfer source processors for the respective transfer destination processors.
Is updated, the sum of the failure counters 43 corresponding to the transfer destination processors for each transfer source processor is calculated, and the contents of the total counter 44 of the failure counters corresponding to the transfer destination processor for each transfer source processor are updated.
【００１２】更に、マスタプロセッサ２０は、各転送先
プロセッサに対する転送元プロセッサ対応の障害カウン
タの合計カウンタ４２の内容をチェックし、この値が障
害申告のためのしきい値を超えていた場合は、障害種別
である転送エラー障害情報と共に、転送元プロセッサ２
２を障害プロセッサとして外部へ申告する。次に、マス
タプロセッサ２０は各転送元プロセッサに対する転送先
プロセッサ対応の障害カウンタの合計カウンタ４４の内
容をチェックし、この値が障害申告のためのしきい値を
超えていた場合は、障害種別である転送エラー障害情報
と共に、転送先プロセッサ２３を障害プロセッサとして
外部へ申告する。Further, the master processor 20 checks the contents of the total counter 42 of the failure counter corresponding to the source processor for each destination processor, and if this value exceeds the threshold value for reporting a failure, The source processor 2 together with the transfer error fault information which is the fault type
2 is declared outside as a faulty processor. Next, the master processor 20 checks the content of the total counter 44 of the failure counter corresponding to the transfer destination processor for each transfer source processor, and if this value exceeds the threshold value for reporting a failure, Along with certain transfer error fault information, the transfer destination processor 23 is declared outside as a faulty processor.
【００１３】申告される障害情報には、障害プロセッサ
が転送元か転送先かの情報も付加されているため、障害
情報により、障害プロセッサが転送元の場合に発生した
プロセッサバス障害なのか転送先の場合に発生したプロ
セッサバス障害なのかを識別することができる。[0013] Since the information of whether the faulty processor is the transfer source or the transfer destination is also added to the fault information to be reported, the fault information indicates whether the faulty processor is a processor bus fault that occurred when the faulty processor was the transfer source. In this case, it is possible to identify whether a processor bus failure has occurred.
【００１４】[0014]
【発明の効果】以上、説明したように本発明は、障害種
別と共に、障害プロセッサが転送元プロセッサなのか、
転送先プロセッサなのかを識別できるようにしたので、
相手先プロセッサに障害要因がある場合でも、障害を検
出した自プロセッサが障害プロセッサとして誤って申告
されてしまうことを防止することができ、正確に障害要
因を特定することができるという効果を有する。As described above, according to the present invention, it is determined whether the faulty processor is the transfer source processor together with the fault type.
Since it is now possible to identify whether it is the destination processor,
Even in the case where the partner processor has a failure factor, it is possible to prevent the own processor that has detected the failure from being erroneously declared as the failure processor, and it is possible to accurately specify the failure factor.
【図１】本発明のプロセッサバス障害識別装置の一実施
例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of a processor bus fault identification device of the present invention.
【図２】本実施例で使用する障害カウンタのメモリ構成
図である。FIG. 2 is a memory configuration diagram of a fault counter used in the present embodiment.
１０ プロセッサバス ２０ マスタプロセッサ ２１〜２ｎ スレーブプロセッサ ３０ 転送エラー障害カウンタメモリ ３１ 転送タイムアウト障害カウンタメモリ ４０ 転送元プロセッサおよび転送先プロセッサ対応の
障害カウンタ ４１ 各転送先プロセッサに対する転送元プロセッサ対
応の障害カウンタ ４２ 各転送先プロセッサに対する転送元プロセッサ対
応の障害カウンタの合計カウンタ ４３ 各転送元プロセッサに対する転送先プロセッサ対
応の障害カウンタ ４４ 各転送元プロセッサに対する転送先プロセッサ対
応の障害カウンタの合計カウンタReference Signs List 10 processor bus 20 master processor 21 to 2n slave processor 30 transfer error fault counter memory 31 transfer timeout fault counter memory 40 fault counter corresponding to transfer source processor and transfer destination processor 41 fault counter corresponding to transfer source processor to each transfer destination processor 42 Total counter of failure counters corresponding to the source processor for the destination processor 43 Total failure counter corresponding to the destination processor for each source processor 44 Total counter of failure counters corresponding to the destination processor for each source processor
Claims (2)
サと複数のスレーブプロセッサが接続されるマルチプロ
セッサシステムのプロセッサバス障害識別装置におい
て、 プロセッサバスを介してプロセッサ間通信中に発生した
プロセッサバス障害情報をマスタプロセッサへ通知する
第一の手段と、 マスタプロセッサが障害情報を分析し、障害種別毎に用
意された、各転送元プロセッサおよび各転送先プロセッ
サに対応する障害カウンタより成るカウンタメモリを更
新する第二の手段とを有し、 各転送先プロセッサに対する転送元プロセッサ対応の障
害カウンタの合計値が障害申告のためのしきい値を超え
ていた場合は、マスタプロセッサがこれを検出し、障害
種別と共に転送元プロセッサを障害プロセッサとして外
部へ申告し、各転送元プロセッサに対する転送先プロセ
ッサ対応の障害カウンタの合計値が障害申告のためのし
きい値を超えていた場合は、マスタプロセッサがこれを
検出し、障害種別と共に転送先プロセッサを障害プロセ
ッサとして外部へ申告する ことを特徴とするプロセッサ
バス障害識別装置。1. A processor bus fault identification device for a multiprocessor system in which one master processor and a plurality of slave processors are connected on a processor bus, wherein processor bus fault information generated during communication between processors via a processor bus is provided. The first means for notifying the master processor, and the master processor analyzes the failure information and prepares each transfer source processor and each transfer destination processor prepared for each failure type.
Update the counter memory consisting of fault counters corresponding to
A second means for renewing, and a failure of each destination processor for the source processor.
The total value of the harm counter exceeds the threshold for reporting failures
The master processor detects this and
Set the transfer source processor as the failed processor along with the type.
Department, and the destination processor for each source processor.
The total value of the fault counter corresponding to the
If the threshold has been exceeded, the master processor
Detects the destination processor along with the type of fault
A processor bus fault identification device which is reported to the outside as a processor.
サと複数のスレーブプロセッサが接続されるマルチプロ
セッサシステムのプロセッサバス障害識別方法におい
て、 プロセッサバスを介してプロセッサ間通信中に発生した
プロセッサバス障害情報をマスタプロセッサへ通知し、 マスタプロセッサが障害情報を分析し、 障害種別毎に用意された、各転送元プロセッサおよび各
転送先プロセッサに対応する障害カウンタより成る障害
カウンタメモリを更新し、 各転送先プロセッサに対する転送元プロセッサ対応の障
害カウンタの合計値が障害申告のためのしきい値を超え
ていた場合は、マスタプロセッサがこれを検出し、 障害種別と共に転送元プロセッサを障害プロセッサとし
て外部へ申告し、 各転送元プロセッサに対する転送先プロセッサ対応の障
害カウンタの合計値が 障害申告のためのしきい値を超え
ていた場合は、マスタプロセッサがこれを検出し、 障害種別と共に転送先プロセッサを障害プロセッサとし
て外部へ申告する ことを特徴とするプロセッサバス障害
識別方法。2. A method of identifying a processor bus fault in a multiprocessor system in which one master processor and a plurality of slave processors are connected on a processor bus, wherein information on a processor bus fault generated during communication between processors via a processor bus is provided. Notify the master processor, the master processor analyzes the fault information, and prepares each transfer source processor and each
A fault consisting of a fault counter corresponding to the destination processor
Updates the counter memory and disables the destination processor for each destination processor.
The total value of the harm counter exceeds the threshold for reporting failures
If the master processor detects this, the transfer source processor is set as the failed processor along with the type of failure.
Declared outside Te, impaired destination processor corresponding to each transfer source processor
The total value of the harm counter exceeds the threshold for reporting failures
The master processor detects this and the destination processor is designated as the failed processor along with the failure type.
A processor bus fault identification method, wherein the fault is reported externally .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304767A JP2842718B2 (en) | 1991-11-20 | 1991-11-20 | Processor bus fault identification apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304767A JP2842718B2 (en) | 1991-11-20 | 1991-11-20 | Processor bus fault identification apparatus and method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143563A JPH05143563A (en) | 1993-06-11 |
| JP2842718B2 true JP2842718B2 (en) | 1999-01-06 |
Family
ID=17936982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304767A Expired - Lifetime JP2842718B2 (en) | 1991-11-20 | 1991-11-20 | Processor bus fault identification apparatus and method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842718B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5371123B2 (en) * | 2011-03-16 | 2013-12-18 | エヌイーシーコンピュータテクノ株式会社 | Fault detection method, control device, and multiprocessor system |
-
1991
- 1991-11-20 JP JP3304767A patent/JP2842718B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05143563A (en) | 1993-06-11 |
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