JP2837821B2 - 半導体デバイス - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路デバイ
ス、より具体的には、Ｎ―チャネル金属酸化膜半導体電
界効果トランジスタ（以下ＭＯＳＦＥＴと略す）、およ
び、Ｐ―チャネルＭＯＳＦＥＴに関する。
ス、より具体的には、Ｎ―チャネル金属酸化膜半導体電
界効果トランジスタ（以下ＭＯＳＦＥＴと略す）、およ
び、Ｐ―チャネルＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】ＤＲＡＭ技術に使用されるＮ（あるいは
Ｐ）―チャネルＭＯＳＦＥＴは、メモリチップ全体の電
力消費を減らすために、非常に低いオフ（スタンバイ）
電流を持つものでなければならない。
Ｐ）―チャネルＭＯＳＦＥＴは、メモリチップ全体の電
力消費を減らすために、非常に低いオフ（スタンバイ）
電流を持つものでなければならない。
【０００３】低いオフ電流を持つＭＯＳＦＥＴを設計す
る１つの方法は、トランジスタのチャネルに、高照射量
閾値電圧（ＶT）のホウ素（あるいは砒素）注入を利用
することである。チャネルの中の高照射量ホウ素（ある
いは砒素）注入は、チャネルとドレインとの間の電位障
壁を効果的に増やし、それにより、特定のテクノロジー
に対する電圧供給に依存するが、ゲートからソースへの
電圧ＶGS＝０ボルトと、ドレーンからソースへの電圧Ｖ
DS＝２.５または３.６ボルトを持つデバイスのスタンバ
イ電流を減少させる。しかし、ホウ素（あるいは砒素）
注入の持つ問題は、注入テールによる基板感度である。
基板感度は、ソースから基板への電圧ＶSXの増加による
閾値電圧ＶTの増加率として定義される。換言すれば、
基板感度＝△ＶT／△ＶSXである。高い基板感度は、こ
の要素がＮ（あるいはＰ）―チャネルＭＯＳＦＥＴの電
流駆動性能を減少させるので、ＣＭＯＳテクノロジーに
とって、非常に望ましくない特性である。
る１つの方法は、トランジスタのチャネルに、高照射量
閾値電圧（ＶT）のホウ素（あるいは砒素）注入を利用
することである。チャネルの中の高照射量ホウ素（ある
いは砒素）注入は、チャネルとドレインとの間の電位障
壁を効果的に増やし、それにより、特定のテクノロジー
に対する電圧供給に依存するが、ゲートからソースへの
電圧ＶGS＝０ボルトと、ドレーンからソースへの電圧Ｖ
DS＝２.５または３.６ボルトを持つデバイスのスタンバ
イ電流を減少させる。しかし、ホウ素（あるいは砒素）
注入の持つ問題は、注入テールによる基板感度である。
基板感度は、ソースから基板への電圧ＶSXの増加による
閾値電圧ＶTの増加率として定義される。換言すれば、
基板感度＝△ＶT／△ＶSXである。高い基板感度は、こ
の要素がＮ（あるいはＰ）―チャネルＭＯＳＦＥＴの電
流駆動性能を減少させるので、ＣＭＯＳテクノロジーに
とって、非常に望ましくない特性である。
【０００４】
【発明が解決しようとする課題】本発明の目的は、低い
基板感度と、回路性能にたいして低い接合容量を備え
た、Ｎ（あるいはＰ）―チャネルＭＯＳＦＥＴのような
半導体デバイスを提供することである。
基板感度と、回路性能にたいして低い接合容量を備え
た、Ｎ（あるいはＰ）―チャネルＭＯＳＦＥＴのような
半導体デバイスを提供することである。
【０００５】
【課題を解決するための手段】本発明の目的と利点は、
基板感度およびソース／ドレーン接合容量を減少させる
ための閾値電圧ＶTイオン注入の逆ドーピングを含む、
Ｎ―チャネルＭＯＳＦＥＴ、および、Ｐ―チャネルＭＯ
ＳＦＥＴによって達成される。Ｎ―チャネルＭＯＳＦＥ
Ｔには、砒素（Ａｓ）によって補われたホウ素注入が使
用される。Ｐ―チャネルＭＯＳＦＥＴには、ホウ素
（Ｂ）によって補われた砒素注入が使用される。
基板感度およびソース／ドレーン接合容量を減少させる
ための閾値電圧ＶTイオン注入の逆ドーピングを含む、
Ｎ―チャネルＭＯＳＦＥＴ、および、Ｐ―チャネルＭＯ
ＳＦＥＴによって達成される。Ｎ―チャネルＭＯＳＦＥ
Ｔには、砒素（Ａｓ）によって補われたホウ素注入が使
用される。Ｐ―チャネルＭＯＳＦＥＴには、ホウ素
（Ｂ）によって補われた砒素注入が使用される。
【０００６】
【実施例】図１に、本発明によるＮ（Ｐ）―チャネル半
導体デバイス１０の１部を示す。Ｎ―チャネル・デバイ
スでは、ＭＯＳＦＥＴを画定する半導体デバイス１０
は、ｐ−型基板１２、ホウ素ｐ−型注入１４、ゲート酸
化物層１６、ポリシリコン層１８、および、反対側の側
壁２０を含み、砒素（ｎ＋）注入がゲート２２、ソース
２４、およびドレイン２６を形成している。ｐ−チャネ
ル・デバイスに関しては、図１で、Ｎ―チャネルの領域
の表示の後の括弧内に、ｎ−、ｎ、および、ｐ＋領域を
示す。
導体デバイス１０の１部を示す。Ｎ―チャネル・デバイ
スでは、ＭＯＳＦＥＴを画定する半導体デバイス１０
は、ｐ−型基板１２、ホウ素ｐ−型注入１４、ゲート酸
化物層１６、ポリシリコン層１８、および、反対側の側
壁２０を含み、砒素（ｎ＋）注入がゲート２２、ソース
２４、およびドレイン２６を形成している。ｐ−チャネ
ル・デバイスに関しては、図１で、Ｎ―チャネルの領域
の表示の後の括弧内に、ｎ−、ｎ、および、ｐ＋領域を
示す。
【０００７】本発明により、高基板感度を防ぐために、
チャネルのホウ素注入１４のより深いレベルでのテール
部分を中性化するために、ホウ素注入１４が砒素によっ
て補われる、すなわち逆ドーピングされる。図２に示す
ように、砒素で逆ドーピングすることによって、Ｎ―チ
ャネルＭＯＳＦＥＴが、高い基板感度を避け小さいスタ
ンバイ電流を持てる高閾値電圧ＶTを提供できる、鋭い
ホウ素プロファイルが描ける。Ｐ―チャネル・デバイス
では、高い基板感度を防ぐために、砒素ｎ型注入１４が
ホウ素で補われる、すなわち逆ドーピングされる。
チャネルのホウ素注入１４のより深いレベルでのテール
部分を中性化するために、ホウ素注入１４が砒素によっ
て補われる、すなわち逆ドーピングされる。図２に示す
ように、砒素で逆ドーピングすることによって、Ｎ―チ
ャネルＭＯＳＦＥＴが、高い基板感度を避け小さいスタ
ンバイ電流を持てる高閾値電圧ＶTを提供できる、鋭い
ホウ素プロファイルが描ける。Ｐ―チャネル・デバイス
では、高い基板感度を防ぐために、砒素ｎ型注入１４が
ホウ素で補われる、すなわち逆ドーピングされる。
【０００８】図２に、半導体デバイス１０のドーピング
のグラフ（以下プロファイルともいう）を、図１に示し
たゲート酸化物と基板との界面３０の下の深さＸの関数
としてのアクティブ・アクセプタ密度ＮA（Ｘ）として
示す。矢印Ｂがついた曲線は、砒素による逆ドーピング
がない場合のホウ素注入を示す。矢印Ａｓがついた曲線
は砒素注入をあらわす。ネット・アクセプタ・プロファ
イルというカーブは、砒素注入で逆ドーピングして補わ
れたホウ素のプロファイルを示す。Ｐ―チャネル・デバ
イスの場合は、図２において、ホウ素で逆ドーピングし
た砒素のネット・ドナー・プロファイルがネット・アク
セプタ・プロファイルの曲線を、砒素が曲線Ｂを、ホウ
素が曲線Ａｓを、それぞれ置き換える。
のグラフ（以下プロファイルともいう）を、図１に示し
たゲート酸化物と基板との界面３０の下の深さＸの関数
としてのアクティブ・アクセプタ密度ＮA（Ｘ）として
示す。矢印Ｂがついた曲線は、砒素による逆ドーピング
がない場合のホウ素注入を示す。矢印Ａｓがついた曲線
は砒素注入をあらわす。ネット・アクセプタ・プロファ
イルというカーブは、砒素注入で逆ドーピングして補わ
れたホウ素のプロファイルを示す。Ｐ―チャネル・デバ
イスの場合は、図２において、ホウ素で逆ドーピングし
た砒素のネット・ドナー・プロファイルがネット・アク
セプタ・プロファイルの曲線を、砒素が曲線Ｂを、ホウ
素が曲線Ａｓを、それぞれ置き換える。
【０００９】図３（Ａ）および図３（Ｂ）を参照して、
ホウ素注入１４の砒素による逆ドーピング（同様に、砒
素のホウ素による逆ドーピング）が基板感度を減少させ
る作用は次のように理解することができる。低い基板感
度は、ＭＯＳＦＥＴの電流駆動性能を高く維持する。
ホウ素注入１４の砒素による逆ドーピング（同様に、砒
素のホウ素による逆ドーピング）が基板感度を減少させ
る作用は次のように理解することができる。低い基板感
度は、ＭＯＳＦＥＴの電流駆動性能を高く維持する。
【００１０】ｎ―チャネル・エンハンスメント・モード
のＭＯＳＦＥＴに対する閾値電圧（ＶT）は次の式であ
らわされる。
のＭＯＳＦＥＴに対する閾値電圧（ＶT）は次の式であ
らわされる。
【００１１】
【数１】 上の式において、ＶFBはフラットバンド電圧であり、β
Sは半導体表面電位であり、ＱDEPはデプリーション領域
電荷であり、ＣOXはゲート酸化物容量である。デプリー
ション領域電荷ＱDEPは次の式によって定義される。
Sは半導体表面電位であり、ＱDEPはデプリーション領域
電荷であり、ＣOXはゲート酸化物容量である。デプリー
ション領域電荷ＱDEPは次の式によって定義される。
【００１２】
【数２】 上の式において、ｑは１.６*１０-19クーロンのクーロ
ン電荷を表し、Ｎはアクティブ・アクセプタ（ドナー）
原子を表し、ＸDは図３（Ｂ）に示す酸化物／半導体基
板界面３０とＰ―領域（ＸH）の高さとの間のデプリー
ション領域の高さを表す。
ン電荷を表し、Ｎはアクティブ・アクセプタ（ドナー）
原子を表し、ＸDは図３（Ｂ）に示す酸化物／半導体基
板界面３０とＰ―領域（ＸH）の高さとの間のデプリー
ション領域の高さを表す。
【００１３】図３（Ａ）に示す砒素の逆ドーピングのな
いデバイスと、図３（Ｂ）に示す砒素の逆ドーピングの
あるデバイスとを比較すると、砒素の逆ドーピングのあ
る方が、ｐとｐ−の境界３２がより鋭い。その結果の鋭
い境界３２は、基板感度の減少をもたらし、また、ソー
スおよびドレーンの接合容量を低下させる。
いデバイスと、図３（Ｂ）に示す砒素の逆ドーピングの
あるデバイスとを比較すると、砒素の逆ドーピングのあ
る方が、ｐとｐ−の境界３２がより鋭い。その結果の鋭
い境界３２は、基板感度の減少をもたらし、また、ソー
スおよびドレーンの接合容量を低下させる。
【００１４】飽和中のディプリーション領域の高さＸD
と電流ＩDは次の式で定義される。
と電流ＩDは次の式で定義される。
【００１５】
【数３】
【００１６】
【数４】 ＶSXが増えると、上記（数３）の式にしたがいＸDが増
える。ディプリーション領域電荷ＱDEPは、上記（数
２）の式にしたがい増える。ＶTは上記（数１）の式に
したがい増える。（ＶG−ＶT）は、与えられたゲート電
圧（たとえば、ＶG＝２.５ボルト）によって減少し、Ｉ
Dは上記（数４）の式の結果減少する。
える。ディプリーション領域電荷ＱDEPは、上記（数
２）の式にしたがい増える。ＶTは上記（数１）の式に
したがい増える。（ＶG−ＶT）は、与えられたゲート電
圧（たとえば、ＶG＝２.５ボルト）によって減少し、Ｉ
Dは上記（数４）の式の結果減少する。
【００１７】したがって、０＜ＸD＜ＸH⇒Ｎ＝ＮA＝ｐ
であるならば、
であるならば、
【００１８】
【数５】
【００１９】
【数６】
【００２０】
【数７】 図４に、ソースから基板への電圧ＶSXにたいしての閾値
電圧ＶTを、グラフにして示す。「砒素なし」の曲線
は、図３（Ａ）に示した砒素の逆ドーピングのない半導
体デバイスを表し、「砒素あり」の曲線は、図３（Ｂ）
で示した本発明による半導体デバイス１０を表す。図４
に示したように、ＶSX＝Ｖ０の場合、 Ｖ０はＸD＝ＸH
であることを示す。
電圧ＶTを、グラフにして示す。「砒素なし」の曲線
は、図３（Ａ）に示した砒素の逆ドーピングのない半導
体デバイスを表し、「砒素あり」の曲線は、図３（Ｂ）
で示した本発明による半導体デバイス１０を表す。図４
に示したように、ＶSX＝Ｖ０の場合、 Ｖ０はＸD＝ＸH
であることを示す。
【００２１】砒素による逆ドーピングのあるＭＯＳＦＥ
Ｔにおいて、以下の（数８）、すなわち、
Ｔにおいて、以下の（数８）、すなわち、
【００２２】
【数８】 が成り立つならば、
【００２３】
【数９】 が成り立つ。
【００２４】砒素による逆ドーピングのないＭＯＳＦＥ
Ｔにおいて、以下の（数１０）、すなわち、
Ｔにおいて、以下の（数１０）、すなわち、
【００２５】
【数１０】 が成り立つならば、
【００２６】
【数１１】 が成り立つ。したがって、砒素による逆ドーピングのあ
るＭＯＳＦＥＴにおいて、電流ＩD＝Ｋ（ＶG−ＶFB−β
S−ＶO）2は、高く維持される。砒素による逆ドーピン
グのないＭＯＳＦＥＴにおいては、電流ＩDは以下の式
で定義される。
るＭＯＳＦＥＴにおいて、電流ＩD＝Ｋ（ＶG−ＶFB−β
S−ＶO）2は、高く維持される。砒素による逆ドーピン
グのないＭＯＳＦＥＴにおいては、電流ＩDは以下の式
で定義される。
【００２７】
【数１２】 この電流ＩDはＶSXが増えるにしたがい減少し続ける。
【００２８】図５（Ａ）と図５（Ｂ）に、砒素による逆
ドーピングのない半導体デバイスの接合容量ＣJ、およ
び、砒素による逆ドーピングのある半導体デバイス１０
の接合容量ＣJを示す。ホウ素注入１４に砒素による逆
ドーピングを施すことによってソース／ドレーン接合容
量を低く保てる作用は、以下のように理解することがで
きる。
ドーピングのない半導体デバイスの接合容量ＣJ、およ
び、砒素による逆ドーピングのある半導体デバイス１０
の接合容量ＣJを示す。ホウ素注入１４に砒素による逆
ドーピングを施すことによってソース／ドレーン接合容
量を低く保てる作用は、以下のように理解することがで
きる。
【００２９】接合容量ＣJは以下の式で定義される。
【００３０】
【数１３】 図５（Ａ）に示した砒素による逆ドーピングのない半導
体デバイスのＣJ NO、および、図５（Ｂ）に示した砒素
による逆ドーピングのある半導体デバイスの接合容量Ｃ
J ASは、以下の式で定義される。
体デバイスのＣJ NO、および、図５（Ｂ）に示した砒素
による逆ドーピングのある半導体デバイスの接合容量Ｃ
J ASは、以下の式で定義される。
【００３１】
【数１４】 ＮA》ＮSであるから、図５（Ｂ）に示した砒素で逆ドー
ピングした半導体デバイスの接合容量は、図５（Ａ）に
示した砒素による逆ドーピングのない半導体デバイスの
接合容量よりはるかに少なく、これは、次の式で表され
る。
ピングした半導体デバイスの接合容量は、図５（Ａ）に
示した砒素による逆ドーピングのない半導体デバイスの
接合容量よりはるかに少なく、これは、次の式で表され
る。
【００３２】
【数１５】 図６に、２５６メガビットＤＲＡＭの周辺回路に使われ
るＮ―チャネル・デバイスの垂直ドーピング・プロファ
イルを示す。図６に示した、２.５ボルト供給電圧と８
２Åの厚さのゲート酸化物を持った、砒素で逆ドーピン
グしたＮ―チャネル・デバイスを製造するためのプロセ
ス・パラメータは次の通りである。４つの注入ステップ
が行われ、注入照射量と注入エネルギー・レベルは、
Ｂ：１.８Ｅ１３イオン／ｃｍ2／１０Ｋｅｖ、Ｂ：２.
５Ｅ１３イオン／ｃｍ2／１９０Ｋｅｖ、Ａｓ：２.５Ｅ
１２イオン／ｃｍ2／１４０Ｋｅｖ、Ａｓ：３.６Ｅ１２
イオン／ｃｍ2／２３０Ｋｅｖであり、注入角度はそれ
ぞれ７度であった。注入プロセスの熱サイクルは、ゲー
ト酸化をドライ酸素の中で８５０℃で１５分間、ゲート
不純物の打ち込み（drive-in）を８００℃で４０分間、
側壁酸化を８００℃で１５分間、接合アクチベーション
を８８０℃で５分間行い、その後に、速い熱アニール・
ステップを９５０℃で１０秒間行った。その結果得られ
た電気的パラメータは、長チャネル・デバイスの７２５
ｍｖの線形閾値電圧ＶT、８０ｐＡ以下での０.２０ミク
ロンの最小電気的チャネル長（ＬMIN）にたいして２２
４ｍｖのスタンバイ電流ＩOFF[ＶT（ＬEFF＝１μｍ,Ｖ
DS＝０.１ｖ）−ＶT（ＬEFF＝ＬMIN,ＶDS＝２.５ｖ）]
（ＬEFFはデバイスの電気的チャネル長である）、ＶDS
＝２.５ｖ、２５℃で、ＬMINにたいして７８ｍｖ／ｄｅ
ｃのサブ閾値傾斜、ＶDS＝２.５ｖ、８５℃で、ＬMINに
たいして９７ｍｖ／ｄｅｃのサブ閾値傾斜、ＬEFF＝１.
０μｍにおいて２６０ｍｖの最悪ケース基板感度、Ｌ
EFF＝０.２μｍにおいて１４０ｍｖの基板感度、およ
び、ＶDS＝３.８ｖ、ＶGS＝３.８ｖ、１４０℃でのＬ
MINにたいして５.５Ｅ５ｖ／ｃｍの最大側方電界
ＥMAX、を含む。
るＮ―チャネル・デバイスの垂直ドーピング・プロファ
イルを示す。図６に示した、２.５ボルト供給電圧と８
２Åの厚さのゲート酸化物を持った、砒素で逆ドーピン
グしたＮ―チャネル・デバイスを製造するためのプロセ
ス・パラメータは次の通りである。４つの注入ステップ
が行われ、注入照射量と注入エネルギー・レベルは、
Ｂ：１.８Ｅ１３イオン／ｃｍ2／１０Ｋｅｖ、Ｂ：２.
５Ｅ１３イオン／ｃｍ2／１９０Ｋｅｖ、Ａｓ：２.５Ｅ
１２イオン／ｃｍ2／１４０Ｋｅｖ、Ａｓ：３.６Ｅ１２
イオン／ｃｍ2／２３０Ｋｅｖであり、注入角度はそれ
ぞれ７度であった。注入プロセスの熱サイクルは、ゲー
ト酸化をドライ酸素の中で８５０℃で１５分間、ゲート
不純物の打ち込み（drive-in）を８００℃で４０分間、
側壁酸化を８００℃で１５分間、接合アクチベーション
を８８０℃で５分間行い、その後に、速い熱アニール・
ステップを９５０℃で１０秒間行った。その結果得られ
た電気的パラメータは、長チャネル・デバイスの７２５
ｍｖの線形閾値電圧ＶT、８０ｐＡ以下での０.２０ミク
ロンの最小電気的チャネル長（ＬMIN）にたいして２２
４ｍｖのスタンバイ電流ＩOFF[ＶT（ＬEFF＝１μｍ,Ｖ
DS＝０.１ｖ）−ＶT（ＬEFF＝ＬMIN,ＶDS＝２.５ｖ）]
（ＬEFFはデバイスの電気的チャネル長である）、ＶDS
＝２.５ｖ、２５℃で、ＬMINにたいして７８ｍｖ／ｄｅ
ｃのサブ閾値傾斜、ＶDS＝２.５ｖ、８５℃で、ＬMINに
たいして９７ｍｖ／ｄｅｃのサブ閾値傾斜、ＬEFF＝１.
０μｍにおいて２６０ｍｖの最悪ケース基板感度、Ｌ
EFF＝０.２μｍにおいて１４０ｍｖの基板感度、およ
び、ＶDS＝３.８ｖ、ＶGS＝３.８ｖ、１４０℃でのＬ
MINにたいして５.５Ｅ５ｖ／ｃｍの最大側方電界
ＥMAX、を含む。
【００３３】図７に、砒素による逆ドーピングをせず、
２つの注入ステップを行ったＮ―チャネルＭＯＳＦＥＴ
の垂直ドーピング・プロファイルを示す。このときの注
入照射量と注入エネルギー・レベルは、Ｂ：１.０Ｅ１
３イオン／ｃｍ2／１０Ｋｅｖ、および、Ｂ：２.０Ｅ１
３イオン／ｃｍ2／２６０Ｋｅｖであった。
２つの注入ステップを行ったＮ―チャネルＭＯＳＦＥＴ
の垂直ドーピング・プロファイルを示す。このときの注
入照射量と注入エネルギー・レベルは、Ｂ：１.０Ｅ１
３イオン／ｃｍ2／１０Ｋｅｖ、および、Ｂ：２.０Ｅ１
３イオン／ｃｍ2／２６０Ｋｅｖであった。
【００３４】図８は、有効チャネル長ＬEFF＝０.２μｍ
での、砒素による逆ドーピングのないＮ―チャネル半導
体デバイス（そのドーピング・プロファイルは図７に示
した）の基板感度と、砒素による逆ドーピングのあるＮ
―チャネル半導体デバイス（そのドーピング・プロファ
イルは図６に示した）の基板感度を図示したものであ
る。図８は、デバイス１０の閾値電圧ＶTを、ソースか
ら基板への電圧ＶSXの関数として、「砒素による逆ドー
ピングあり」の曲線で示してある。デバイス１０の基板
感度が、「砒素による逆ドーピングなし」の曲線で示し
た半導体デバイスよりも低いことがわかる。
での、砒素による逆ドーピングのないＮ―チャネル半導
体デバイス（そのドーピング・プロファイルは図７に示
した）の基板感度と、砒素による逆ドーピングのあるＮ
―チャネル半導体デバイス（そのドーピング・プロファ
イルは図６に示した）の基板感度を図示したものであ
る。図８は、デバイス１０の閾値電圧ＶTを、ソースか
ら基板への電圧ＶSXの関数として、「砒素による逆ドー
ピングあり」の曲線で示してある。デバイス１０の基板
感度が、「砒素による逆ドーピングなし」の曲線で示し
た半導体デバイスよりも低いことがわかる。
【００３５】図９は、半導体デバイス１０の接合容量
を、ソースから基板への電圧ＶSXの関数として表した図
である。４本の曲線は、基板（ｐ−）の４種類のドーピ
ング濃度、すなわち、１Ｅ１８、１Ｅ１７、１Ｅ１６、
１Ｅ１５原子／ｃｍ3に対応するものである。
を、ソースから基板への電圧ＶSXの関数として表した図
である。４本の曲線は、基板（ｐ−）の４種類のドーピ
ング濃度、すなわち、１Ｅ１８、１Ｅ１７、１Ｅ１６、
１Ｅ１５原子／ｃｍ3に対応するものである。
【００３６】図１０は、砒素で逆ドーピングしたホウ素
のｐ−領域１４のあるＮ―チャネル・デバイス１０と、
ホウ素で逆ドーピングした砒素のｎ領域１４のあるＰ―
チャネル・デバイス１０が、酸化物層の浅いトレンチ４
０によって分離されている、本発明によるＣＭＯＳ半導
体デバイスを示すものである。
のｐ−領域１４のあるＮ―チャネル・デバイス１０と、
ホウ素で逆ドーピングした砒素のｎ領域１４のあるＰ―
チャネル・デバイス１０が、酸化物層の浅いトレンチ４
０によって分離されている、本発明によるＣＭＯＳ半導
体デバイスを示すものである。
【００３７】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）基板と、上記基板の中の閾値電圧（ＶT）イオン
注入と、基板感度を減少させるために上記閾値電圧（Ｖ
T）イオン注入を逆ドーピングする第２の注入と、を有
する半導体デバイス。 （２）上記閾値電圧（ＶT）イオン注入が、Ｎ―チャネ
ル・デバイスを画定するホウ素注入である、上記（１）
に記載の半導体デバイス。 （３）上記第２注入が、上記ホウ素注入を逆ドーピング
するため、および、基板感度を減少させるための砒素注
入である、上記（２）に記載の半導体デバイス。 （４）ゲート、ソース、およびドレーンをさらに含み、
上記第２注入がソースおよびドレーンから基板への接合
容量を減少させる、上記（１）に記載の半導体デバイ
ス。 （５）上記閾値電圧（ＶT）イオン注入がＰ―チャネル
・デバイスを画定する砒素注入である、上記（１）に記
載の半導体デバイス。 （６）上記第２注入が、上記砒素注入を逆ドーピングす
るため、および、基板感度を減少させるためのホウ素注
入である、上記（５）に記載の半導体デバイス。 （７）上記ホウ素注入の注入照射量が、１Ｅ１３イオン
／ｃｍ2および２.５Ｅ１３イオン／ｃｍ2である、上記
（２）に記載の半導体デバイス。 （８）上記ホウ素注入の注入エネルギーが１０Ｋｅｖお
よび１９０Ｋｅｖである、上記（７）に記載の半導体デ
バイス。 （９）上記第２注入が砒素であって、２.５Ｅ１２イオ
ン／ｃｍ2および３.６Ｅ１２イオン／ｃｍ2の注入照射
量を持つ、上記（８）に記載の半導体デバイス。 （１０）上記砒素注入の注入エネルギーが１４０Ｋｅｖ
および２３０Ｋｅｖである、上記（９）に記載の半導体
デバイス。 （１１）上記砒素注入が、上記第２イオン注入の深いレ
ベルにおいて補うために選択された注入エネルギー・レ
ベルを持つ、上記（９）に記載の半導体デバイス。 （１２）基板と、上記基板の中の閾値電圧（ＶT）ホウ
素注入と、基板感度を減少させるために、上記閾値電圧
（ＶT）イオン注入を逆ドーピングする砒素注入と、を
有するＮ―チャネルＭＯＳＦＥＴ半導体デバイス。 （１３）上記ホウ素注入が、１Ｅ１３イオン／ｃｍ2お
よび２.５Ｅ１３イオン／ｃｍ2の注入照射量と、１０Ｋ
ｅｖおよび１９０Ｋｅｖの注入エネルギーを持つ、上記
（１２）に記載の半導体デバイス。 （１４）上記砒素注入が、２.５Ｅ１２イオン／ｃｍ2お
よび３.６Ｅ１２イオン／ｃｍ2の注入照射量と、１４０
Ｋｅｖおよび２３０Ｋｅｖの注入エネルギーを持つ、上
記（１３）に記載の半導体デバイス。 （１５）基板と、上記基板の中の閾値電圧（ＶT）砒素
注入と、基板感度を減少させるために、上記閾値電圧
（ＶT）イオン注入を逆ドーピングするホウ素注入と、
を有する、Ｐ―チャネルＭＯＳＦＥＴ半導体デバイス。
の事項を開示する。 （１）基板と、上記基板の中の閾値電圧（ＶT）イオン
注入と、基板感度を減少させるために上記閾値電圧（Ｖ
T）イオン注入を逆ドーピングする第２の注入と、を有
する半導体デバイス。 （２）上記閾値電圧（ＶT）イオン注入が、Ｎ―チャネ
ル・デバイスを画定するホウ素注入である、上記（１）
に記載の半導体デバイス。 （３）上記第２注入が、上記ホウ素注入を逆ドーピング
するため、および、基板感度を減少させるための砒素注
入である、上記（２）に記載の半導体デバイス。 （４）ゲート、ソース、およびドレーンをさらに含み、
上記第２注入がソースおよびドレーンから基板への接合
容量を減少させる、上記（１）に記載の半導体デバイ
ス。 （５）上記閾値電圧（ＶT）イオン注入がＰ―チャネル
・デバイスを画定する砒素注入である、上記（１）に記
載の半導体デバイス。 （６）上記第２注入が、上記砒素注入を逆ドーピングす
るため、および、基板感度を減少させるためのホウ素注
入である、上記（５）に記載の半導体デバイス。 （７）上記ホウ素注入の注入照射量が、１Ｅ１３イオン
／ｃｍ2および２.５Ｅ１３イオン／ｃｍ2である、上記
（２）に記載の半導体デバイス。 （８）上記ホウ素注入の注入エネルギーが１０Ｋｅｖお
よび１９０Ｋｅｖである、上記（７）に記載の半導体デ
バイス。 （９）上記第２注入が砒素であって、２.５Ｅ１２イオ
ン／ｃｍ2および３.６Ｅ１２イオン／ｃｍ2の注入照射
量を持つ、上記（８）に記載の半導体デバイス。 （１０）上記砒素注入の注入エネルギーが１４０Ｋｅｖ
および２３０Ｋｅｖである、上記（９）に記載の半導体
デバイス。 （１１）上記砒素注入が、上記第２イオン注入の深いレ
ベルにおいて補うために選択された注入エネルギー・レ
ベルを持つ、上記（９）に記載の半導体デバイス。 （１２）基板と、上記基板の中の閾値電圧（ＶT）ホウ
素注入と、基板感度を減少させるために、上記閾値電圧
（ＶT）イオン注入を逆ドーピングする砒素注入と、を
有するＮ―チャネルＭＯＳＦＥＴ半導体デバイス。 （１３）上記ホウ素注入が、１Ｅ１３イオン／ｃｍ2お
よび２.５Ｅ１３イオン／ｃｍ2の注入照射量と、１０Ｋ
ｅｖおよび１９０Ｋｅｖの注入エネルギーを持つ、上記
（１２）に記載の半導体デバイス。 （１４）上記砒素注入が、２.５Ｅ１２イオン／ｃｍ2お
よび３.６Ｅ１２イオン／ｃｍ2の注入照射量と、１４０
Ｋｅｖおよび２３０Ｋｅｖの注入エネルギーを持つ、上
記（１３）に記載の半導体デバイス。 （１５）基板と、上記基板の中の閾値電圧（ＶT）砒素
注入と、基板感度を減少させるために、上記閾値電圧
（ＶT）イオン注入を逆ドーピングするホウ素注入と、
を有する、Ｐ―チャネルＭＯＳＦＥＴ半導体デバイス。
【００３８】
【発明の効果】本発明は、低い基板感度と、回路性能に
対して低い接合容量を持った、Ｎ―、あるいは、Ｐ―チ
ャネルＭＯＳＦＥＴ半導体デバイスを提供するものであ
る。具体的には、基板感度およびソース／ドレーン接合
容量を減少させるために、閾値電圧イオン注入の逆ドー
ピングを含むＮ―チャネルＭＯＳＦＥＴおよびＰ―チャ
ネルＭＯＳＦＥＴによって達成され、Ｎ―チャネルＭＯ
ＳＦＥＴには砒素により逆ドーピングされたホウ素注入
が使用され、Ｐ―チャネルＭＯＳＦＥＴにはホウ素によ
り逆ドーピングされた砒素注入が使用される。これによ
り、逆ドーピングをしない場合に比べ、ソースおよびド
レーンから基板への接合容量および基板感度を、より減
少させることができるという効果をもたらす。
対して低い接合容量を持った、Ｎ―、あるいは、Ｐ―チ
ャネルＭＯＳＦＥＴ半導体デバイスを提供するものであ
る。具体的には、基板感度およびソース／ドレーン接合
容量を減少させるために、閾値電圧イオン注入の逆ドー
ピングを含むＮ―チャネルＭＯＳＦＥＴおよびＰ―チャ
ネルＭＯＳＦＥＴによって達成され、Ｎ―チャネルＭＯ
ＳＦＥＴには砒素により逆ドーピングされたホウ素注入
が使用され、Ｐ―チャネルＭＯＳＦＥＴにはホウ素によ
り逆ドーピングされた砒素注入が使用される。これによ
り、逆ドーピングをしない場合に比べ、ソースおよびド
レーンから基板への接合容量および基板感度を、より減
少させることができるという効果をもたらす。
【図１】本発明によるＮ（Ｐ）チャネル半導体デバイス
の部分を拡大した側面図である。
の部分を拡大した側面図である。
【図２】図１に示したＮ―チャネル半導体デバイスのド
ーピング・プロファイルである。
ーピング・プロファイルである。
【図３】図３（Ａ）は砒素による逆ドーピングなしのＮ
―チャネル半導体デバイスの図式的断面図である。図３
（Ｂ）は砒素によるドーピングのあるＮ―チャネル半導
体デバイスの図式的断面図である。
―チャネル半導体デバイスの図式的断面図である。図３
（Ｂ）は砒素によるドーピングのあるＮ―チャネル半導
体デバイスの図式的断面図である。
【図４】砒素による逆ドーピングのある、および、砒素
による逆ドーピングのない半導体デバイスのソースから
基板への電圧にたいする閾値電圧を示すグラフである。
による逆ドーピングのない半導体デバイスのソースから
基板への電圧にたいする閾値電圧を示すグラフである。
【図５】図５（Ａ）は砒素による逆ドーピングなしのＮ
―チャネル半導体デバイスの接合容量を表す図式的断面
図である。図５（Ｂ）は図１に示した砒素による逆ドー
ピングのあるＮ―チャネル半導体デバイスの接合容量を
表す図式的断面図である。
―チャネル半導体デバイスの接合容量を表す図式的断面
図である。図５（Ｂ）は図１に示した砒素による逆ドー
ピングのあるＮ―チャネル半導体デバイスの接合容量を
表す図式的断面図である。
【図６】砒素による逆ドーピングのある本発明のＮ―チ
ャネル半導体デバイスの垂直ドーピング・プロファイル
を示すチャートである。
ャネル半導体デバイスの垂直ドーピング・プロファイル
を示すチャートである。
【図７】砒素による逆ドーピングのない半導体デバイス
の垂直ドーピング・プロファイルを示すチャートであ
る。
の垂直ドーピング・プロファイルを示すチャートであ
る。
【図８】砒素による逆ドーピングなしのＮ―チャネル半
導体デバイスの基板感度、および、砒素による逆ドーピ
ングのある本発明によるＮ―チャネル半導体デバイスの
基板感度を示すチャートである。
導体デバイスの基板感度、および、砒素による逆ドーピ
ングのある本発明によるＮ―チャネル半導体デバイスの
基板感度を示すチャートである。
【図９】異なる基板ドーピング濃度にたいして、Ｎ―チ
ャネル半導体デバイスのソース／ドレーン接合容量を、
電圧ＶSXの関数として示すチャートである。
ャネル半導体デバイスのソース／ドレーン接合容量を、
電圧ＶSXの関数として示すチャートである。
【図１０】本発明によるＮ―チャネル・デバイスおよび
Ｐ―チャネル・デバイスを持つ、ＣＭＯＳ半導体デバイ
スの部分を示す拡大側面図である。
Ｐ―チャネル・デバイスを持つ、ＣＭＯＳ半導体デバイ
スの部分を示す拡大側面図である。
１０ 本発明によるＮ（あるいはＰ）―チャネル半
導体デバイス １２ ｐ−型基板 １４ ホウ素ｐ−型注入、あるいは砒素ｎ−型注入 １６ ゲート酸化物層 １８ ポリシリコン層 ２０ 反対側の側壁 ２２ ゲート ２４ ソース ２６ ドレーン ３０ ゲート酸化物／基板界面 ３２ ｐ／ｐ−境界 ４０ 酸化物層の浅いトレンチ
導体デバイス １２ ｐ−型基板 １４ ホウ素ｐ−型注入、あるいは砒素ｎ−型注入 １６ ゲート酸化物層 １８ ポリシリコン層 ２０ 反対側の側壁 ２２ ゲート ２４ ソース ２６ ドレーン ３０ ゲート酸化物／基板界面 ３２ ｐ／ｐ−境界 ４０ 酸化物層の浅いトレンチ
Claims (14)
- 【請求項１】 第１導電型の半導体基板と、 該半導体基板の表面の離隔した位置にイオン注入により
形成された第２導電型のソースおよびドレーンの各領域
と、 上記ソースおよびドレーンの両領域間の上記半導体基板
表面上に形成されたゲート酸化層および該酸化層上の第
２導電型イオン注入ポリシリコン・ゲート層と、該ゲート層下の上記半導体基板表面に第１導電型イオン
注入により形成された 第１導電型の閾値電圧（ＶT）イ
オン注入領域と、 を有する半導体デバイスにおいて、 上記閾値電圧（ＶT）イオン注入領域は、第２導電型イ
オン注入による逆ドーピング後のネット・アクセプタ
（又はドナー）密度分布が第１導電型注入イオン単独に
よるアクセプタ（又はドナー）密度分布よりも急な降下
曲線に沿ってピーク密度から所定の低イオン密度まで降
下しそこからほぼ一定のイオン密度になるように、所定
の注入照射量および注入エネルギーで第２導電型イオン
注入による逆ドーピングが行なわれていることを特徴と
する、基板感度が第２導電型イオン注入の逆ドーピング
のない場合に比べて低下する半導体デバイス。 - 【請求項２】 上記閾値電圧（ＶT）イオン注入領域が
ホウ素注入であり、かつ、上記ゲート、ドレーンおよび
ソースの各領域のイオン注入がヒ素注入であるＮ―チャ
ネル・デバイスを定義する請求項１に記載の半導体デバ
イス。 - 【請求項３】 上記閾値電圧（ＶT）ホウ素イオン注入
領域が該ホウ素注入を逆ドーピングして基板感度を減少
させるためにヒ素注入されている請求項２に記載の半導
体デバイス。 - 【請求項４】 上記逆ドーピングがソースおよびドレー
ンから基板への接合容量を減少させる請求項１に記載の
半導体デバイス。 - 【請求項５】 上記閾値電圧（ＶT）イオン注入領域が
ヒ素注入であり、かつ、上記ゲート、ドレーンおよびソ
ースの各領域のイオン注入がホウ素注入であるＰ―チャ
ネル・デバイスを定義する請求項１に記載の半導体デバ
イス。 - 【請求項６】 上記閾値電圧（ＶT）ヒ素イオン注入領
域が該ヒ素注入を逆ドーピングして基板感度を減少させ
るためにホウ素注入されている請求項５に記載の半導体
デバイス。 - 【請求項７】 上記ホウ素注入の注入照射量が、１.８
Ｅ１３イオン／ｃｍ2および２.５Ｅ１３イオン／ｃｍ2
である請求項２に記載の半導体デバイス。 - 【請求項８】 上記ホウ素注入の注入エネルギーが１０
Ｋｅｖおよび１９０Ｋｅｖである請求項７に記載の半導
体デバイス。 - 【請求項９】 上記逆ドーピングのためのイオン注入が
ヒ素注入であって、２.５Ｅ１２イオン／ｃｍ2および
３.６Ｅ１２イオン／ｃｍ2の注入照射量を持つ請求項８
に記載の半導体デバイス。 - 【請求項１０】上記ヒ素注入の注入エネルギーが１４０
Ｋｅｖおよび２３０Ｋｅｖである請求項９に記載の半導
体デバイス。 - 【請求項１１】 Ｐ導電型の半導体基板と、 該半導体基板の表面の離隔した位置にイオン注入により
形成されたＮ導電型のソースおよびドレーンの各領域
と、 上記ソースおよびドレーンの両領域間の上記半導体基板
表面上に形成されたゲート酸化層および該酸化層上のＮ
導電型イオン注入ポリシリコン・ゲート層と、該ゲート層下の上記半導体基板表面にホウ素イオン注入
により形成され た閾値電圧（ＶT）ホウ素イオン注入領
域と、 を有するＮ―チャネルＭＯＳＦＥＴ半導体デバイスにお
いて、 上記閾値電圧（ＶT）ホウ素イオン注入領域は、ヒ素イ
オン注入による逆ドーピング後のネット・アクセプタ密
度分布がホウ素注入イオン単独によるアクセプタ密度分
布よりも急な降下曲線に沿ってピーク密度から所定の低
イオン密度まで降下しそこからほぼ一定のイオン密度に
なるように、所定の注入照射量および注入エネルギーで
ヒ素イオン注入による逆ドーピングが行なわれているこ
とを特徴とする、基板感度がヒ素イオン注入の逆ドーピ
ングのない場合に比べて低下するＮ―チャネルＭＯＳＦ
ＥＴ半導体デバイス。 - 【請求項１２】上記ホウ素注入が、１.８Ｅ１３イオン
／ｃｍ2および２.５Ｅ１３イオン／ｃｍ2の注入照射量
と、１０Ｋｅｖおよび１９０Ｋｅｖの注入エネルギーを
持つ請求項１１に記載の半導体デバイス。 - 【請求項１３】上記ヒ素注入が、２.５Ｅ１２イオン／
ｃｍ2および３.６Ｅ１２イオン／ｃｍ2の注入照射量
と、１４０Ｋｅｖおよび２３０Ｋｅｖの注入エネルギー
を持つ請求項１２に記載の半導体デバイス。 - 【請求項１４】 Ｎ導電型の半導体基板と、 該半導体基板の表面の離隔した位置にイオン注入により
形成されたＰ導電型のソースおよびドレーンの各領域
と、 上記ソースおよびドレーンの両領域間の上記半導体基板
表面上に形成されたゲート酸化層および該酸化層上のＰ
導電型イオン注入ポリシリコン・ゲート層と、該ゲート層下の上記半導体基板表面にヒ素イオン注入に
より形成され た閾値電圧（ＶT）ヒ素イオン注入領域
と、 を有するＰ―チャネルＭＯＳＦＥＴ半導体デバイスにお
いて、 上記閾値電圧（ＶT）ヒ素イオン注入領域は、ホウ素イ
オン注入による逆ドーピング後のネット・ドナー密度分
布がヒ素注入イオン単独によるドナー密度分布よりも急
な降下曲線に沿ってピーク密度から所定の低イオン密度
まで降下しそこからほぼ一定のイオン密度になるよう
に、所定の注入照射量および注入エネルギーでホウ素イ
オン注入による逆ドーピングが行なわれていることを特
徴とする、基板感度がホウ素イオン注入の逆ドーピング
のない場合に比べて低下するＰ―チャネルＭＯＳＦＥＴ
半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US22856394A | 1994-04-15 | 1994-04-15 | |
| US228563 | 1994-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297388A JPH07297388A (ja) | 1995-11-10 |
| JP2837821B2 true JP2837821B2 (ja) | 1998-12-16 |
Family
ID=22857679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7011311A Expired - Lifetime JP2837821B2 (ja) | 1994-04-15 | 1995-01-27 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5548148A (ja) |
| JP (1) | JP2837821B2 (ja) |
| KR (1) | KR0174335B1 (ja) |
| TW (1) | TW359034B (ja) |
Families Citing this family (19)
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|---|---|---|---|---|
| KR0144959B1 (ko) * | 1994-05-17 | 1998-07-01 | 김광호 | 반도체장치 및 제조방법 |
| US6406955B1 (en) | 1994-05-17 | 2002-06-18 | Samsung Electronics Co., Ltd | Method for manufacturing CMOS devices having transistors with mutually different punch-through voltage characteristics |
| JPH0955496A (ja) * | 1995-08-17 | 1997-02-25 | Oki Electric Ind Co Ltd | 高耐圧ｍｏｓトランジスタ及びその製造方法 |
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| JP4931267B2 (ja) | 1998-01-29 | 2012-05-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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| US6548359B1 (en) * | 1998-08-04 | 2003-04-15 | Texas Instruments Incorporated | Asymmetrical devices for short gate length performance with disposable sidewall |
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| KR100449324B1 (ko) * | 2001-12-26 | 2004-09-18 | 동부전자 주식회사 | 반도체 소자의 트랜지스터 제조 방법 |
| US6930004B2 (en) * | 2003-08-13 | 2005-08-16 | International Business Machines Corporation | Self-aligned drain/channel junction in vertical pass transistor DRAM cell design for device scaling |
| US20080093633A1 (en) * | 2006-10-18 | 2008-04-24 | United Microelectronics Corp. | Complementary metal-oxide-semiconductor (cmos) image sensor and fabricating method thereof |
| CN101452854B (zh) * | 2007-11-30 | 2011-10-05 | 中芯国际集成电路制造(上海)有限公司 | 一种制作mos器件的方法 |
| US8304835B2 (en) * | 2009-03-27 | 2012-11-06 | National Semiconductor Corporation | Configuration and fabrication of semiconductor structure using empty and filled wells |
| CN102446720B (zh) * | 2011-11-08 | 2016-08-10 | 上海华力微电子有限公司 | 一种存储器单元的制备方法 |
| CN102543759A (zh) * | 2012-02-28 | 2012-07-04 | 上海华力微电子有限公司 | 一种浮体效应存储单元的制备方法 |
| KR20140026156A (ko) | 2012-08-24 | 2014-03-05 | 에스케이하이닉스 주식회사 | 액세스 소자 및 제조 방법, 이를 포함하는 반도체 메모리 소자 |
| KR102235613B1 (ko) | 2014-11-20 | 2021-04-02 | 삼성전자주식회사 | Mos 커패시터를 구비하는 반도체 소자 |
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