JP2836101B2 - Prober attachment board - Google Patents
Prober attachment boardInfo
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はウェハをLSIテスタにて検査するとき、導通
チェックを行う機構に関する。The present invention relates to a mechanism for performing a continuity check when inspecting a wafer with an LSI tester.
従来、LSIテスタからプローバのアタッチメントボー
ドを通してプローブカードまで信号線が導通しているこ
とを確認するため、ウェハの表面が導体で覆われている
ウェハをプロービングして各信号端子とグランド端子が
導通していることを確認することにより、LSIテスタの
信号端子とプローブカードの探針が導通していることを
確認していた。Conventionally, in order to confirm that signal lines are conducted from the LSI tester to the probe card through the prober attachment board, probing a wafer whose surface is covered with a conductor, and conducting each signal terminal and ground terminal. It was confirmed that the signal terminal of the LSI tester was electrically connected to the probe of the probe card.
第３図において、10はLSIテスタ、11はロードボー
ド、12はプローバ、1cはプローバのアタッチメントボー
ド、13はプローブカード、14はウェハである。In FIG. 3, 10 is an LSI tester, 11 is a load board, 12 is a prober, 1c is an attachment board of the prober, 13 is a probe card, and 14 is a wafer.
前述した従来の導通チェックでは、導通しなかった場
合、第３図からわかるように（１）LSIテスタ10とロー
ドボード11間の接触不良、（２）ロードボード11とプロ
ーバのアタッチメントボード1c間の接触不良、（３）プ
ローバのアタッチメントボード1cとプローブカード13間
の接触不良、（４）プローブカード13の探針とウェハ14
間の接触不良、（５）LSIテスタ10の不良、（６）ロー
ドボード11の不良、（７）プローバのアタッチメントボ
ード1cの不良、（８）プローブカード13の不良のどれが
原因か判断ができなかった。In the conventional continuity check described above, if the continuity is not achieved, as shown in FIG. 3, (1) poor contact between the LSI tester 10 and the load board 11, and (2) between the load board 11 and the prober attachment board 1c. Poor contact, (3) Poor contact between prober attachment board 1c and probe card 13, (4) Probe of probe card 13 and wafer 14
It is possible to judge which of the following causes is defective: (5) defective LSI tester 10, (6) defective load board 11, (7) defective prober attachment board 1c, or (8) defective probe card 13. Did not.
このため、導通不良が生じた場合、上述した８箇所を
１箇所ずつチェックしなければならず、導通不良をなく
すために時間を要するという欠点があった。For this reason, when a conduction failure occurs, the above-described eight locations must be checked one by one, and there is a disadvantage that it takes time to eliminate the conduction failure.
本発明の目的は前記課題を解決したプローバのアタッ
チメントボードを提供することにある。An object of the present invention is to provide a prober attachment board that solves the above-mentioned problems.
上述した従来の装置に対し、本発明のプローバは、プ
ローバのアタッチメントボード上のLSIテスタからの信
号線とグランド線をショートさせる、又は前述した信号
線の電圧レベルを検出することにより、導通不良が生じ
た場合、LSIテスタからプローバのアタッチメントボー
ドまでの不良か、又は、プローバのアタッチメントボー
ドからウェハまでの不良かチェツクできるという相違点
を有する。In contrast to the above-described conventional device, the prober of the present invention has a continuity failure by short-circuiting the signal line from the LSI tester on the prober attachment board and the ground line, or by detecting the voltage level of the aforementioned signal line. If it occurs, it has the difference that it can be checked whether it is a defect from the LSI tester to the prober attachment board or a defect from the prober attachment board to the wafer.
前記目的を達成するため、本発明に係るプローバのア
タッチメントボードにおいては、LSIテスタの信号端子
及びグランド端子間をショートさせ、あるいは前記信号
端子の電圧レベルを検出することにより、LSIテスタと
ウェハ間の導通チェックを可能にする手段を有するもの
である。In order to achieve the above object, in an attachment board of a prober according to the present invention, a short circuit between a signal terminal and a ground terminal of an LSI tester, or a detection of a voltage level of the signal terminal, causes a connection between an LSI tester and a wafer. It has means for enabling continuity check.
次に本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
（実施例１） 第１図は本発明の実施例１を示す構成図である。(First Embodiment) FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
図において、1aはプローバのアタッチメントボード、
２はリレー回路、3a〜3iはロードボードに接続する導体
パッド（ただしパッド3bはLSIテスタのグランド線と導
通しているとする）、4a〜4hはプローブカードに接続す
るパッド、5aは導線である。In the figure, 1a is a prober attachment board,
2 is a relay circuit, 3a to 3i are conductor pads to be connected to the load board (note that pad 3b is electrically connected to the ground line of the LSI tester), 4a to 4h are pads to be connected to the probe card, and 5a is a conductor. is there.
通常、リレー回路２のリレーはオープンになってお
り、導体パッド3a,3b,3e,3g,3iはそれぞれ導通していな
い。Normally, the relay of the relay circuit 2 is open, and the conductive pads 3a, 3b, 3e, 3g, 3i are not conducting.
LSIテスタとウェハ間での導通チェックで不良が生じ
た場合、パッド3cに電圧を加えれば、リレー回路２のリ
レーは閉じる。よって、グランド端子（パッド3b）と信
号端子（パッド3a,3b,3e,3g,3i）が導通し、導通チェッ
クすなわち信号線に電流を流し、信号線−グランド線間
の電圧を測定すれば、LSIテスタとアタッチメントボー
ド間が導通しているかどうかをチェックできる。よっ
て、LSIテスタからプローバのアタッチメントボード間
の不良か、又はプローバのアタッチメントボードからウ
ェハ間の不良かの区別が明らかになる。これにより、不
良箇所の絞り込みが迅速に行え、ウェハをLSIテスタで
検査するための準備時間を大幅に短縮できる。If a failure occurs in the continuity check between the LSI tester and the wafer, applying a voltage to the pad 3c closes the relay of the relay circuit 2. Therefore, if the ground terminal (pad 3b) and the signal terminal (pads 3a, 3b, 3e, 3g, 3i) conduct, and the continuity check, that is, the current flows through the signal line, and the voltage between the signal line and the ground line is measured, You can check whether there is continuity between the LSI tester and the attachment board. Therefore, it becomes clear whether the failure is between the LSI tester and the prober attachment board or the failure between the prober attachment board and the wafer. As a result, defective portions can be quickly narrowed down, and preparation time for inspecting a wafer with an LSI tester can be greatly reduced.
（実施例２） 第２図は本発明の実施例２を示す構成図である。Embodiment 2 FIG. 2 is a configuration diagram showing Embodiment 2 of the present invention.
図において、1bはプローバのアタッチメントボード、
3j〜3rはロードボードに接続する導体パッド、4i〜4pは
プローブカードに接続する導体パッド、5bは導線、６は
半導体集積回路、7a〜7dは入力バッファ回路、８は出力
バッファ回路、９は４入力AND回路である。In the figure, 1b is a prober attachment board,
3j-3r are the conductor pads connected to the load board, 4i-4p are the conductor pads connected to the probe card, 5b is the conductor, 6 is the semiconductor integrated circuit, 7a-7d is the input buffer circuit, 8 is the output buffer circuit, 9 is It is a 4-input AND circuit.
第２図において、パッド3j,3l,3o,3qの電位をすべてH
ighレベルにすれば、パッド3kの電位レベルもHighレベ
ルになる。よって、例えば、プローバのアタッチメント
ボード上のパッド3jとLSIテスタの信号端子間で導通不
良が生じた場合、パッド3jの電位レベルはLSIテスタの
信号をHighレベルにしてもHighレベルにならず、パッド
3kの電位レベルはLowレベルになる。よって、LSIテスタ
とアタッチメントボード間の導通不良を検出できる。In FIG. 2, all the potentials of the pads 3j, 3l, 3o, 3q are set to H.
If the level is set to the igh level, the potential level of the pad 3k is also set to the high level. Therefore, for example, when conduction failure occurs between the pad 3j on the prober attachment board and the signal terminal of the LSI tester, the potential level of the pad 3j does not become the high level even if the signal of the LSI tester is set to the high level.
The 3k potential level becomes Low level. Therefore, a conduction failure between the LSI tester and the attachment board can be detected.
以上説明したように本発明のプローバは、アタッチメ
ントボード上で信号線とグランド線をショートさせる
か、又は信号線の電位を検出する手段を有することによ
り、LSIテスタとウェハ間の導通チェックにて、不良が
発生した場合、LSIテスタからプローバのアタッチメン
トボード間の不良及びアタッチメントボードからウェハ
間の不良を容易に測定できる。これにより、不良箇所の
判定を迅速に行え、ウェハをLSIテスタで検査するため
の準備時間を大幅に短縮できる効果がある。As described above, the prober of the present invention short-circuits the signal line and the ground line on the attachment board, or has a means for detecting the potential of the signal line, thereby checking the continuity between the LSI tester and the wafer. When a defect occurs, a defect between the LSI tester and the attachment board of the prober and a defect between the attachment board and the wafer can be easily measured. As a result, the defective portion can be quickly determined, and the preparation time for inspecting the wafer with the LSI tester can be greatly reduced.
第１図は本発明の実施例１を示す構成図、第２図は本発
明の実施例２を示す構成図、第３図はLSIテスタからウ
ェハまでの信号経路を示す図である。 1a,1a,1c……プローバのアタッチメントボード ２……リレー回路 3a〜3r……ロードボードに接続する導体パッド 4a〜4p……プローブカードに接続する導体パッド 5a,5b……導線、６……半導体集積回路 7a〜7d……入力バッファ回路 ８……出力バッファ回路、９……４入力AND回路 10……LSIテスタ、11……ロードボード 12……プローバ、13……プローブカード 14……ウェハFIG. 1 is a block diagram showing a first embodiment of the present invention, FIG. 2 is a block diagram showing a second embodiment of the present invention, and FIG. 3 is a diagram showing a signal path from an LSI tester to a wafer. 1a, 1a, 1c… Prober attachment board 2… Relay circuit 3a∼3r… Conductor pads connected to load board 4a∼4p …… Conductor pads connected to probe card 5a, 5b… Conductors, 6… Semiconductor integrated circuits 7a to 7d: input buffer circuit 8: output buffer circuit, 9: 4-input AND circuit 10: LSI tester, 11: load board 12: prober, 13: probe card 14: wafer
Claims (1)
をショートさせ、あるいは前記信号端子の電圧レベルを
検出することにより、LSIテスタとウェハ間の導通チェ
ックを可能にする手段を有することを特徴とするプロー
バのアタッチメントボード。1. A circuit for short-circuiting between a signal terminal and a ground terminal of an LSI tester or detecting a voltage level of the signal terminal to enable a continuity check between the LSI tester and a wafer. Attachment board for prober.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151231A JP2836101B2 (en) | 1989-06-14 | 1989-06-14 | Prober attachment board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151231A JP2836101B2 (en) | 1989-06-14 | 1989-06-14 | Prober attachment board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0317567A JPH0317567A (en) | 1991-01-25 |
| JP2836101B2 true JP2836101B2 (en) | 1998-12-14 |
Family
ID=15514111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151231A Expired - Lifetime JP2836101B2 (en) | 1989-06-14 | 1989-06-14 | Prober attachment board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836101B2 (en) |
-
1989
- 1989-06-14 JP JP1151231A patent/JP2836101B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0317567A (en) | 1991-01-25 |
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