JP2832627B2 - スイッチ素子アレイ - Google Patents
スイッチ素子アレイInfo
- Publication number
- JP2832627B2 JP2832627B2 JP7274790A JP7274790A JP2832627B2 JP 2832627 B2 JP2832627 B2 JP 2832627B2 JP 7274790 A JP7274790 A JP 7274790A JP 7274790 A JP7274790 A JP 7274790A JP 2832627 B2 JP2832627 B2 JP 2832627B2
- Authority
- JP
- Japan
- Prior art keywords
- clock
- switch element
- light
- emitting thyristor
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Led Devices (AREA)
- Solid State Image Pick-Up Elements (AREA)
Description
たスイッチ素子アレイに関し、特にスイッチ素子に書き
込まれた情報(オン状態)を他のスイッチ素子に転送す
ることができるスイッチ素子アレイに関する。
書き込まれた情報を時間的または空間的に処理すること
(つまり,ある種の演算を行なうこと)を可能にするこ
とを目的として、第10図〜第12図に示す技術を特願平1
−246876号に提案した。この従来例の趣旨は、スイッチ
素子(発光素子)を2次元的に配置し、2方向の電位結
合で結合させて4本のクロックラインで駆動するという
ものである。以下、図面を用いて従来例を説明する。
表し、第9図は第8図における破線枠の部分を拡大して
詳細に記載した平面概略図である。第10図は第9図のY
−Y′に沿う部分の断面構造概略図である。
(X方向とY方向)に行なったものである。第8図にお
いて、転送クロックφ1、φ2が供給されるクロックラ
インCL1、CL2は横方向(X方向)に配線されており、転
送クロックφ3、φ4が供給されるクロックラインC
L3、CL4は縦方向(Y方向)に配線されている。そし
て、クロックラインCL1〜CL4はそれぞれ1ビットおきに
アノードに接続されている。なお、第8図では図示を簡
単にするためにアノード負荷抵抗RAを省略している。
の各アノード21に、クロックラインCL1〜CL4がアノード
負荷抵抗RAを介して接続されている。各々の発光サイリ
スタTは2つの結合用ダイオードDIを備え、これらのア
ノード21は隣接する右及び下の発光サイリスタTのゲー
ト22に接続されている。また各発光サイリスタTのゲー
ト22はゲート負荷抵抗RLを介して電源電圧VGKの直流電
源に接続されている。
N形半導体層24、P形半導体層23、N形半導体層22、P
形半導体層21の各層が形成されている。そしてホトリソ
グラフィ及びエッチング等により、分離溝50が形成さ
れ、単体の発光サイリスタTに分離されている。なお、
P形半導体層21はこの発光サイリスタTのアノードであ
り、また結合用ダイオードDIのアノードでもある。ま
た、N形GaAs基板1はカソードとなっている。
印加されて光入射によりオン可能な状態であるとする。
すなわち、光が供給されていない場合の発光サイリスタ
Tのオン電圧VONとし、光が供給された場合のオン電圧
をVON′とすると、φ1の電圧はVON′とVONとの中間の
電圧VMに設定されているものとする。そして、光信号
(光情報)が入射すると左上の発光サイリスタTがオン
する。この場合、左上の発光サイリスタTのゲートはほ
ぼ零ボルトになる。
ドDIを介して左上の発光サイリスタTのゲートに接続さ
れているので、TDIの順方向の電圧だけ高い設定され
る。従って、この次のタイミングでφ4がハイレベルに
なればオン状態は左上から右上の発光サイリスタTに移
動する。次に、φ2がハイレベルとなれば、同様にして
右上から右下の発光サイリスタTにオン状態が移動す
る。
〜φ4を任意に組み合わせることで、光信号によって書
き込まれたオン状態(発光状態)を右側及び下側に自由
に移動させることができる。
16×16のマトリックス形成したものである。今、転送ク
ロックφ1、φ4の電圧が電圧VMに設定され、英字
「A」の文字が光入力されたとする。この結果、文字に
相当する部分の発光サイリスタ(発光素子)がオン状態
となる。転送クロックφ1〜φ4を適切に加えることに
よって、オン状態を右方向、下方向またはその組み合わ
せた方向へ自由に移動させることができる。
ッチ素子である。ここでは、発光サイリスタの発光機能
を使用する必要がない場合について、すなわち、シリコ
ン等の非発光サイリスタに置換可能である場合につい
て、特にスイッチ素子と呼ぶ。
に画像情報を書き込む場合、ある1本のクロックライン
上の発光素子にしか画像情報を書き込めない。このた
め、1画素を構成する発光素子のビット数はクロックラ
インの本数分だけ必要となる。すなわち、上記ダイオー
ド結合方式で接続された発光素子アレイを4相で駆動す
る場合、4ビットを1画素として扱うことになる。
ードによるゲート間の接続のかわりの抵抗接続を用いな
ければならない。しかし、この場合には9相で駆動する
必要がある。このため、1画素あたり9ビットが必要と
なり、画素の密度が低下するという問題点がある。ま
た、クロックラインの数が多くなれば駆動回路も複雑に
なるという問題点がある。
ラインの数を最小にでき、スイッチ素子の利用効率を増
大でき、また駆動回路を簡略化できるスイッチ素子アレ
イを提供することにある。
ング動作の閾値を制御するための接続部を有する複数の
スイッチ素子が2次元に配列されており、(b)、各ス
イッチ素子は、2つの前記接続部と、他の前記接続部に
形成された2つの一方向性素子とを含んで、各一方向性
素子が2つの他の前記スイッチ素子の前記接続部に各々
接続され、各スイッチ素子に接続されたクロックライン
は、前記2つの他の前記スイッチ素子に接続された第2
又は第3のクロックラインと各々異なって、(c)、前
記第2及び第3のクロックラインには、前記各スイッチ
素子に設定されたオン状態を前記2つの他のスイッチ素
子に選択的に転送するための転送クロックが供給される
スイッチ素子アレイにおいて、(d)、複数の前記スイ
ッチ素子はいずれかの前記クロックラインに接続される
と共に、前記クロックラインの数が前記各スイッチ素子
に含まれる前記一方向性素子の数よりも1つ多いように
構成する。
態様によれば、電位結合を2方向に行なうために3本の
前記クロックラインを有する。
施態様によれば、電位結合を2次元的に3方向に行なう
ために4本の前記クロックラインを有する。
チ素子は発光サイリスタである。
制御電極が外部から制御されることによって、スイッチ
素子のスイッチング動作を行なうためのしきい電圧また
はしきい電流が変化する。また、それぞれのスイッチ素
子にはクロックラインが接続されており、制御電極が制
御された状態でクロックラインに転送クロック(電圧ま
たは電流の信号)が供給されると、そのスイッチ素子は
オン状態に設定される。そして、オン状態に設定された
スイッチ素子は、その制御電極の電位を変化させる。
一方向性素子を介して他のスイッチ素子の制御電極が接
続されている。従って、その一方向性素子が順方向とな
るように接続された他のスイッチ素子の制御電極は、一
方向性素子が導通するので電位が変化する。すなわち、
他のスイッチ素子の制御電極が制御されることになる。
この状態で別のクロックラインで転送クロックが供給さ
れると、この他のスイッチ素子はオン状態に設定され
る。
転送クロックが供給されなくなると、そのスイッチ素子
はオフ状態に戻る。この場合に前記一方向性素子は、現
在オン状態にある他のスイッチ素子に対して逆方向の接
続になっており、不導通の状態にある。この結果、オン
状態が他のスイッチ素子に選択的に転送されたことにな
る。
を転送する側のスイッチ素子と転送される側のスイッチ
素子とが同時にオン状態に設定される。このため、転送
する側のスイッチ素子用のクロックラインと、転送され
る側のスイッチ素子用のクロックラインとが必要であ
る。そして、オン状態が転送されるためには、両者のス
イッチ素子の制御電極間が一方向性素子などで接続され
ていなければならない。
チ素子の利用効果を増大するために、クロックラインの
数は、任意の前記制御電極に一方向性素子を介して順方
向に接続されている他の前記制御電極の数よりも1つ多
く設定される。
用いて説明する。
構成を第1図、第2図、第3図に示す。第1図は発光サ
イリスタ(スイッチ素子)の配列の様子を表す図であ
り、第2図は第1図における破線枠の部分を拡大して詳
細に記載した平面概略図である。また、第3図は第2図
のY−Y′に沿う部分の垂直方向の断面構造概略図であ
る。
一構造を有しており、複数の発光サイリスタTは横方向
(X方向)と縦方向(Y方向)に並んで2次元的に配置
される。しかし、本実施例においては、転送クロックφ
1〜φ3をそれぞれ供給されるクロックラインCL1〜CL3
と発光サイリスタTとの接続の仕方が、第8図とは異な
っている。つまり、クロックラインCL1〜CL3は、それぞ
れ左上の発光サイリスタTから右上の発光サイリスタT
に向って斜め方向に配線されている。
光サイリスタTの右隣の発光サイリスタTは、φ2が供
給されるクロックラインCL2に接続されている。そし
て、CL1に接続された発光サイリスタTの下隣の発光サ
イリスタTは、φ3が供給されるクロックラインCL3に
接続されている。
発光サイリスタTはCL3に接続されており、CL2に接続さ
れた発光サイリスタTの下隣の発光サイリスタTはCL1
に接続されている。また、CL3に接続された発光サイリ
スタTの右隣の発光サイリスタTはCL1に接続されてお
り、下隣の発光サイリスタTはCL2に接続されている。
ンCL1〜CL3と各発光サイリスタTのアノードとの間に接
続されるアノード負荷抵抗RAの記載を省略している。
ノード21に、転送クロックφ1〜φ3がアノード負荷抵
抗RAを介して供給される。各発光サイリスタTは2つの
結合用ダイオード(一方向性素子)DIを備える。そし
て、これらの結合用ダイオードDIのアノード21は、隣接
する右隣の発光サイリスタTのゲート(制御電極)22
と、下隣の発光サイリスタTのゲート22とにそれぞれ接
続されている。また、各発光サイリスタTのゲート22
は、ゲート負荷抵抗RLを介して電源電圧VGKの直流電源
に接続されている。
半導体層24、P形半導体層23、N形半導体層22、P形半
導体層21の各層が順に形成されている。そして、ホトリ
ソグラフィ及びエッチング等により分離溝50が形成され
ており、これにより単体の発光サイリスタTに分離され
ている。
あり、また、結合用ダイオードDIのアノードでもある。
発光サイリスタTのアノード21はアノード負荷抵抗RAを
介してクロックラインCL1、CL3に接続されている。な
お、N形GaAs基板1はカソードとなっている。
オン状態にある場合を考える。本実施例の場合、オン状
態を次に転送させることができるのは、右隣の発光サイ
リスタT(i+1,j)か、または下隣の発光サイリスタ
T(i,j+1)のいずれかである。そして、これら以外
の発光サイリスタTは、オン状態にある発光サイリスタ
T(i,j)の影響をほとんど受けない。
(発光状態)を転送させるには、発光サイリスタT(i,
j)がオン状態を保持している間に、オン状態を次に転
送される2つの候補のうちの一方の発光サイリスタTを
選び、これに接続されたクロックラインに転送クロック
を供給する。すなわち、オン状態にある発光サイリスタ
T(i,j)に接続されたクロックラインと、オン状態が
次に転送される発光サイリスタTに接続された2本のク
ロックラインとの合計3本のクロックラインでオン状態
を転送させることができる。
ことによって、オン状態にある発光サイリスタT(i,
j)と、その右隣の発光サイリスタT(i+1,j)および
下隣の発光サイリスタT(i,j+1)が、それぞれ常に
別のクロックラインに接続されている。
ルの転送クロックφ〔n,3〕が供給されている場合、右
隣の発光サイリスタT(i+1,j)にオン状態の転送を
行ないたければ、転送クロックφ〔n+1,3〕をハイレ
ベルにした後に、φ〔n,3〕をローレベルにする。ま
た、下隣の発光サイリスタT(i,j+1)にオン状態の
転送をしたければ、転送クロックφ〔n−1,3〕をハイ
レベルにした後に、φ〔n,3〕をローレベルにする。
余系を表し、mは本実施例では3である。ただし、第1
図〜第3図においては、図示を簡単にするとともに従来
例との整合をとるために、各々の転送クロックはφnの
形式で記載してある。
レイを駆動するための転送クロックの一例を示すタイミ
ング図である。第4図において、最初の4つのパルス
は、転送クロックφ1、φ2、φ3、φ1というように
順番にクロックラインCL1〜CL3に供給される。この場
合、オン状態は第1図(または第2図)の右方向に転送
される。次の4つのパルスは、転送クロックφ3、
φ2、φ1、φ2というように逆の順番で供給される。
従って、オン状態は第1図の下方向に転送される。
を2次元的に配列した場合について述べたが、第2の実
施例では発光サイリスタTを3次元的に配列した場合の
スイッチ素子アレイについて説明する。
構成を第5図に示す、第5図(a)は垂直方向(Z方
向)における第2l番目のXY平面上の発光サイリスタ(ス
イッチ素子)Tの配列を示している。また、第5図
(b)はZ方向における第2l+1番目のXY平面上の発光
サイリスタTの配列を示している。この第5図(a)、
(b)においては、結合用ダイオード(一方向性素子)
DIの接続はX軸、Y軸、Z軸の3方向になされている。
Tを表しており、矩形中の番号は各発光サイリスタTが
接続されるクロックラインCL1〜CL4の番号を示してい
る。
クロックラインCL1〜CL4が、第5図中の左上の発光サイ
リスタTから右下の発光サイリスタTに向って斜めに配
線されている。そして、転送クロックφ〔n,4〕が供給
される発光サイリスタTの、Z方向に隣接する発光サイ
リスタTは転送クロックφ〔n+2,4〕を供給される。
また、転送クロックφ〔n,4〕が供給されるクロックラ
インに接続されている発光サイリスタTの、X方向に隣
接する発光サイリスタTは転送クロックφ〔n+1,4〕
が供給されるクロックラインに接続されている。そし
て、Y方向に隣接する発光サイリスタTは転送クロック
φ〔n+3,4〕が供給されるクロックラインに接続され
ている。
系を表し、mは本実施例では4である。
である。すなわち、転送クロックφ〔n,4〕が供給され
ている発光サイリスタTがオン状態にある場合に、オン
状態をX方向に転送させたければ、転送クロックφ〔n
+1,4〕をハイレベルにした後に、φ〔n,4〕をローレベ
ルにする。また、オン状態をY方向に転送させたけれ
ば、φ〔n+3,4〕をハイレベルにした後に、φ〔n,4〕
をローレベルにする。そして、オン状態をZ方向に転送
させたければ、φ〔n+2,4〕が供給させるクロックラ
インをハイレベルにした後に、φ〔n,4〕が供給される
クロックラインをローレベルにする。
結合を2次元的に2方向に行なった場合について述べ
た。このような構成であるために、第1の実施例では第
1図の左上の発光サイリスタTから右下の発光サイリス
タTに向かってしかオン状態を転送できないという問題
点を有している。そこで、第3の実施例では、各々の発
光サイリスタTの間の電位結合の方向を3方向とするこ
とにより、発光サイリスタTのオン状態を逆方向にも転
送できるように構成した場合について説明する。
構成を第6図、第7図に示す。第6図は発光サイリスタ
T(スイッチ素子)の配列の様子を表し、第7図は第6
図における破線枠の部分を拡大して詳細に記載した平面
概略図を示している。なお、第7図のY−Y′を沿う部
分の断面構造は第3図と同じである。
(制御電極)22は、結合用ダイオード(一方向性素子)
DIを介して右方向、下方向、左上方向の3方向の発光サ
イリスタTのゲートに電気的に接続されている。第6図
において、クロックラインCL1〜CL4はスイッチ素子アレ
イの第2j列ではCL2とCL3とが交互に発光サイリスタTに
接続されている。また、第2j+1列ではCL1とCL4とが交
互に発光サイリスタTに接続されている。ここで、クロ
ックラインCL1には転送クロックφ1が供給され、CL2に
は転送クロックφ2が供給される。またクロックライン
CL3には転送クロックφ3が供給され、CL4には転送クロ
ックφ4が供給される。
荷抵抗RAを省略している。
の各アノード21に、転送クロックφ1〜φ4のクロック
ラインCL1〜CL4がアノード負荷抵抗RAを介して接続され
ている。各々の発光サイリスタTは3つの結合用ダイオ
ードDIを備え、これらのアノード21は隣接する右と下お
よび左上の発光サイリスタTのゲート22に接続されてい
る。また各発光サイリスタTのゲート22はゲート負荷抵
抗RLを介して電源電圧VGKの直流電源に接続されてい
る。
同じである。すなわち、オン状態にあるサイリスタTの
右隣、下隣、左上隣のいずれかの発光サイリスタTに接
続されたクロックラインに転送クロックを印加すること
により、オン状態を隣接する発光サイリスタTを転送す
ることができる。本実施例の場合には、右隣と下隣の発
光サイリスタTだけでなく、左上隣の発光サイリスタT
にもオン状態を転送できるので、この3方向へのオン状
態の転送を組合せることにより、面内の任意の方向へオ
ン状態を転送できる。
せる場合には、まずオン状態を左上隣の発光サイリスタ
Tに移動させた後に、その下隣の発光サイリスタTに移
動させる。なお、左上隣の発光サイリスタTのオン状態
の期間を十分に短くすれば、実質的に瞬時にオン状態は
左隣の発光サイリスタTに移動したことになる。
をスイッチ素子として用いている。しかし、発光サイリ
スタを非発光のサイリスタに置き換えることもでき、本
発明は、外部から転送クロックによってオン状態の転送
動作が行なわれる種類のスイッチ素子アレイに対して適
用することができる。
(スイッチ素子)は直交座標軸に平行に配置されてい
る。しかし、回転、対称、1次変換などのように、ツリ
ー構造を同じに設定された配置に対しても、本発明は全
く同様に適用することができる。
れば、クロックラインの数を最小にでき、スイッチ素子
の利用効率を増大でき、このことにより、駆動回路を簡
略化できる。さらに、電位結合を3方向に行なうことに
より、面内の任意の方向にオン状態を転送できる。
示す素子配置図、第2図は第1図の一部分の平面概略
図、第3図は第2図の断面構造概略図、第4図は第1の
実施例における転送クロックの一例を示すタイミング
図、第5図は本発明のスイッチ素子アレイの第2の実施
例を示す素子配置図であって、クロックラインへの接続
を示す図である。第6図は本発明のスイッチ素子アレイ
の第3の実施例を示す素子配置図、第7図は第6図の一
部分の平面概略図、第8図は従来例の素子配置図、第9
図は第8図の一部分の平面概略図、第10図は第9図の断
面構造概略図、第11図は従来例の応用例を示す図であ
る。 なお、図面に用いられた符号において、 1……N形GaAs基板(カソード) 21……P形半導体層(アノード) 22……N形半導体層(ゲート) 23……P形半導体層 24……N形半導体層 T、T(i,j)……発光サイリスタ CL1〜CL4……クロックライン φ1〜φ4、φ〔n,m〕……転送クロック DI……結合用ダイオード である。
Claims (4)
- 【請求項1】各々がスイッチング動作の閾値を制御する
ための接続部を有する複数のスイッチ素子が2次元に、
配列されており、 各スイッチ素子は、少なくとも2つの前記接続部と、少
なくとも2つの一方向性素子とを有し、各一方向性素子
が2つの他の前記スイッチ素子の前記接続部に各々接続
され、各スイッチ素子に接続されたクロックラインは、
前記2つの他の前記スイッチ素子に接続された第2又は
第3のクロックラインと各々異なり、 前記第2及び第3のクロックラインには、前記各スイッ
チ素子に設定されたオン状態を前記2つの他のスイッチ
素子に選択的に転送するための転送クロックが供給され
るスイッチ素子アレイにおいて、 複数の前記スイッチ素子はいずれかの前記クロックライ
ンに接続されると共に、前記クロックラインの数が前記
各スイッチ素子に含まれる前記一方向性素子の数よりも
1つ多いように構成したことを特徴とするスイッチ素子
アレイ。 - 【請求項2】電位結合を2方向に行なうために3本の前
記クロックラインを有することを特徴とする請求項1に
記載のスイッチ素子アレイ。 - 【請求項3】各スイッチ素子は、3つの前記接続部と、
3つの一方向性素子とを有し、各一方向性素子の3つの
他の前記スイッチ素子の前記接続部に各々接続され、各
スイッチ素子に接続されたクロックラインは、前記3つ
の他の前記スイッチ素子に接続された第2、第3又は第
4のクロックラインと各々異なり、前記第2〜第4のク
ロックラインには、前記各スイッチ素子に設定されたオ
ン状態を前記3つの他のスイッチ素子に選択的に転送す
るための転送クロックが供給されることを特徴とする請
求項1に記載のスイッチ素子アレイ。 - 【請求項4】前記スイッチ素子は発光サイリスタである
ことを特徴とする請求項1、2または3のいずれかに記
載のスイッチ素子アレイ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7274790A JP2832627B2 (ja) | 1990-03-22 | 1990-03-22 | スイッチ素子アレイ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7274790A JP2832627B2 (ja) | 1990-03-22 | 1990-03-22 | スイッチ素子アレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03273288A JPH03273288A (ja) | 1991-12-04 |
JP2832627B2 true JP2832627B2 (ja) | 1998-12-09 |
Family
ID=13498258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7274790A Expired - Fee Related JP2832627B2 (ja) | 1990-03-22 | 1990-03-22 | スイッチ素子アレイ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2832627B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160024315A (ko) * | 2014-08-25 | 2016-03-04 | 삼성디스플레이 주식회사 | 표시 패널 |
KR20160047647A (ko) * | 2014-10-22 | 2016-05-03 | 삼성디스플레이 주식회사 | 표시 장치 |
KR20160047646A (ko) * | 2014-10-22 | 2016-05-03 | 삼성디스플레이 주식회사 | 표시 장치 |
KR20160053047A (ko) * | 2014-10-30 | 2016-05-13 | 삼성디스플레이 주식회사 | 표시 장치 |
KR20160082207A (ko) * | 2014-12-31 | 2016-07-08 | 삼성디스플레이 주식회사 | 비사각형 디스플레이 및 그 구동 방법 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7019879B2 (en) * | 2004-03-26 | 2006-03-28 | Schroeder Dale W | Angled strobe lines for high aspect ratio spatial light modulator |
-
1990
- 1990-03-22 JP JP7274790A patent/JP2832627B2/ja not_active Expired - Fee Related
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20160024315A (ko) * | 2014-08-25 | 2016-03-04 | 삼성디스플레이 주식회사 | 표시 패널 |
KR102253455B1 (ko) | 2014-08-25 | 2021-05-20 | 삼성디스플레이 주식회사 | 표시 패널 |
KR20160047647A (ko) * | 2014-10-22 | 2016-05-03 | 삼성디스플레이 주식회사 | 표시 장치 |
KR20160047646A (ko) * | 2014-10-22 | 2016-05-03 | 삼성디스플레이 주식회사 | 표시 장치 |
KR102249523B1 (ko) * | 2014-10-22 | 2021-05-12 | 삼성디스플레이 주식회사 | 표시 장치 |
KR102283008B1 (ko) | 2014-10-22 | 2021-07-29 | 삼성디스플레이 주식회사 | 표시 장치 |
KR20160053047A (ko) * | 2014-10-30 | 2016-05-13 | 삼성디스플레이 주식회사 | 표시 장치 |
KR102244072B1 (ko) | 2014-10-30 | 2021-04-26 | 삼성디스플레이 주식회사 | 표시 장치 |
KR20160082207A (ko) * | 2014-12-31 | 2016-07-08 | 삼성디스플레이 주식회사 | 비사각형 디스플레이 및 그 구동 방법 |
KR102342868B1 (ko) | 2014-12-31 | 2021-12-23 | 삼성디스플레이 주식회사 | 비사각형 디스플레이 및 그 구동 방법 |
Also Published As
Publication number | Publication date |
---|---|
JPH03273288A (ja) | 1991-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0035382B1 (en) | Modular display device and display module therefor | |
US20230316998A1 (en) | Local passive matrix display | |
TW558700B (en) | Display equipment | |
US4039890A (en) | Integrated semiconductor light-emitting display array | |
JP2683781B2 (ja) | 発光装置 | |
JPH10500536A (ja) | 電子装置 | |
WO2021018180A1 (zh) | 显示基板、显示面板及显示设备 | |
KR100932084B1 (ko) | 전계발광 디스플레이 장치 | |
JP2002287697A (ja) | 表示装置 | |
JP2004118015A (ja) | 表示装置 | |
JP2832627B2 (ja) | スイッチ素子アレイ | |
WO2022127269A1 (zh) | 显示面板和显示装置 | |
KR20220127919A (ko) | 로컬 능동 매트릭스 아키텍처 | |
US7746306B2 (en) | Display device having an improved video signal drive circuit | |
EP0597226A1 (en) | Push-pull matrix addressing | |
KR19990083077A (ko) | 2차원 발광소자 어레이 및 그 구동방법 | |
CN113939863A (zh) | 阵列基板、显示面板及显示装置 | |
US5907572A (en) | Two-dimensional surface light emitting element array | |
EP1125749A1 (en) | Self-scanning light-emitting device | |
JP2007065614A (ja) | エレクトロルミネセンス表示装置及びその駆動方法並びにエレクトロルミネセンス表示パネル | |
CN114201073A (zh) | 微型发光二极管触控显示面板 | |
JPH0685113B2 (ja) | マトリクス液晶表示パネル | |
JPWO2023004810A5 (ja) | ||
JP2671526B2 (ja) | 光接続装置の駆動方法 | |
JP2001353902A (ja) | 自己走査型2次元発光素子アレイ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071002 Year of fee payment: 9 |
|
R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071002 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071002 Year of fee payment: 9 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081002 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |