JP2831008B2 - Sine wave signal generator - Google Patents
Sine wave signal generatorInfo
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- switch
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明はサイン波形とスエプト（SWEPT）サイン
（周波数掃引正弦波）波形とを切替え発生することがで
きる正弦波信号発生器に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sine wave signal generator capable of switching and generating a sine waveform and a sweep (SWEPT) sine (frequency swept sine wave) waveform.
「従来の技術」 従来のこの種の正弦波信号発生器は第４図に示すよう
にCPUからRAM11にスエプトサイン波形が書込まれ、これ
がサンプルクロックで読出されてデジタルのスエプトサ
イン波形が発生され、これがDA変換器12でアナログ信号
に変換される。一方サイン波形を発生するためにフェー
ズアキュムレータ13においてサンプルクロックごとに一
定数が累積加算され、そのフェーズアキュムレータ13の
出力がアドレスとしてサイン波形メモリ14が読出され、
その出力がDA変換器12へ供給される。[Prior Art] In this type of conventional sine wave signal generator, a swept sine waveform is written from a CPU to a RAM 11 as shown in FIG. 4 and read out by a sample clock to generate a digital swept sine waveform. The signal is converted by the DA converter 12 into an analog signal. On the other hand, to generate a sine waveform, a constant number is cumulatively added for each sample clock in the phase accumulator 13, and the output of the phase accumulator 13 is read out from the sine waveform memory 14 as an address,
The output is supplied to the DA converter 12.
このように従来においてはスエプトサイン波形を発生
させるためにCPUはスタート周波数とストップ周波数と
から１フレーム長のスエプト関数を計算し、１ポイント
毎にRAM11に書込まなければならなかった。そのためCPU
の負担が重く、他の処理ができないという欠点があっ
た。As described above, conventionally, in order to generate a swept sine waveform, the CPU has to calculate a one-frame length sweep function from the start frequency and the stop frequency, and write it to the RAM 11 for each point. Therefore CPU
Is heavy, and other processing cannot be performed.
「課題を解決するための手段」 この発明によればスエプトサインのスタート周波数と
対応する値が第１ラッチに格納され、スエプトサインの
掃引速度を対応する値が第２ラッチに格納され、第２ラ
ッチの出力と第３ラッチの出力とが第１加算器で加算さ
れ、第１ラッチの出力と第１加算器の出力とがスイッチ
で切替えられて第３ラッチに格納され、第３ラッチの出
力と第４ラッチの出力とが第２加算器で加算されて第４
ラッチに格納され、プリセット可能なカウンタの出力に
制御回路が制御され、制御回路はスイッチの切替え、第
３ラッチへの格納、第４ラッチのクリアを行う。[Means for Solving the Problems] According to the present invention, the value corresponding to the start frequency of the sweep sign is stored in the first latch, the value corresponding to the sweep speed of the sweep sign is stored in the second latch, and the value of the second latch is stored. The output and the output of the third latch are added by the first adder, the output of the first latch and the output of the first adder are switched by a switch and stored in the third latch, and the output of the third latch and the output of the third latch are added. The output of the fourth latch is added by the second adder to obtain the fourth
The control circuit is controlled by the output of the presettable counter stored in the latch, and the control circuit switches the switch, stores the data in the third latch, and clears the fourth latch.
「実施例」 第１図はこの発明の実施例を示す。第１ラッチ21にス
エプトサインのスタート周波数と対応する値が格納さ
れ、第２ラッチ22にスエプトサインの掃引速度と対応す
る値が格納される。第２ラッチ22の出力と、第３ラッチ
23の出力とが第１加算器24で加算され、第１ラッチ21の
出力と第１加算器24の出力とがスイッチ25で切替えられ
て第３ラッチ23に格納される。第３ラッチ23の出力と第
４ラッチ26の出力とが第２加算器27で加算されて第４ラ
ッチ26に格納される。FIG. 1 shows an embodiment of the present invention. The first latch 21 stores a value corresponding to the start frequency of the sweep sign, and the second latch 22 stores a value corresponding to the sweep speed of the sweep sign. The output of the second latch 22 and the third latch
The output of the first adder 24 is added to the output of the first adder 24, and the output of the first latch 21 and the output of the first adder 24 are switched by the switch 25 and stored in the third latch 23. The output of the third latch 23 and the output of the fourth latch 26 are added by the second adder 27 and stored in the fourth latch 26.
第５ラッチ28の出力がカウンタ29にプリセットされ、
カウンタ29の桁上げ出力が制御回路31へ供給され、制御
回路31はスイッチ25の切替え制御、第３ラッチ23に対す
るラッチ制御、第４ラッチ26のクリア制御、カウンタ29
に対する再ロードを行う。第４ラッチ26の出力をアドレ
スとして正弦波メモリ32が読出される。The output of the fifth latch 28 is preset in the counter 29,
The carry output of the counter 29 is supplied to the control circuit 31, which controls the switching of the switch 25, the latch control for the third latch 23, the clear control of the fourth latch 26, and the counter 29.
Reload for. The sine wave memory 32 is read using the output of the fourth latch 26 as an address.
サインモードではスイッチ25は第１ラッチ21の出力側
に接続されたままとなり、第１ラッチ21の出力が第３ラ
ッチ23に格納され、第３ラッチ23の出力が第４ラッチ26
と第２加算器27とにより累積加算される。つまり第４ラ
ッチ26と第２加算器27とはフェーズアキュムレータとし
て作用する。In the sine mode, the switch 25 remains connected to the output side of the first latch 21, the output of the first latch 21 is stored in the third latch 23, and the output of the third latch 23 is stored in the fourth latch 26.
And the second adder 27. That is, the fourth latch 26 and the second adder 27 function as a phase accumulator.
スエプトサインモードではスイッチ25は最初第１ラッ
チ21の出力側に接続された後、第１加算器24の出力側へ
切替えられる。第１、第２、第３、第４ラッチ21,22,2
3,26の各出力をそれぞれθ０，Δθ，θｎ，ψｎとす
る。ψｎについて考えると、 （１）、（２）式より この（３）式はスエプトサイン関数を示す。In the swept sine mode, the switch 25 is first connected to the output of the first latch 21 and then switched to the output of the first adder 24. First, second, third, and fourth latches 21, 22, 2
Let the outputs of 3, 26 be θ 0 , Δθ, θ n , ψ n , respectively. Considering the ψ n, From equations (1) and (2) This equation (3) shows a swept sine function.
第５ラッチ28には、カウンタ29の満杯から１フレーム
タイム相当のクロック数を引いた値が格納される。制御
回路31は第２図に示すように構成される。サイン波形を
発生する場合は制御回路31の設定回路33はサインモード
に設定され、フリップフロップ34のデータ入力は常に
“0"となる。このためフリップフロップ34のＱ出力は常
に“0"となりスイッチ25は第１ラッチ21の出力のみを通
過させる。サインモードの時にカウンタ29から桁上げ出
力信号が来てもゲート35により断とされ、スイッチ25、
第３ラッチ23、第４ラッチ26に影響を及ぼすことはな
い。The fifth latch 28 stores a value obtained by subtracting the number of clocks corresponding to one frame time from the fullness of the counter 29. The control circuit 31 is configured as shown in FIG. When a sine waveform is generated, the setting circuit 33 of the control circuit 31 is set to the sine mode, and the data input of the flip-flop 34 is always "0". Therefore, the Q output of the flip-flop 34 is always "0", and the switch 25 passes only the output of the first latch 21. In the sine mode, even if a carry output signal comes from the counter 29, it is cut off by the gate 35, and the switch 25,
The third latch 23 and the fourth latch 26 are not affected.
スエプトサイン波発生の場合は発生器内のすべてのラ
ッチ、フリップフロップはクリアされる。スエプト周波
数の値及びカウンタの値がCPUから第１ラッチ21、第２
ラッチ22、第５ラッチ28にセットされる。設定回路33と
スエプトモードに設定する。この時フリップフロップ34
のデータ入力は“1"となるが、サンプルクロックがスタ
ートしていないためフリップフロップ34のＱ出力はクリ
ア状態“0"を保つ。このためスイッチ25は第１ラッチ21
側にあり、第１ラッチ21の出力が第３ラッチ23へ供給さ
れる。スタート信号が来るとサンプルクロックが発生す
る。サンプルクロックの最初のクロックで第３ラッチ23
は第１ラッチ21のデータをラッチする。これと同時にフ
リップフロップ34はスエプトモードにセットされ、Ｑ出
力は“1"となる。これによりスイッチ25は第１加算器24
側へ切替えられる。従ってサンプルクロックの２番目の
クロック以降は第１加算器24の出力が第３ラッチ23に格
納される。When a swept sine wave is generated, all latches and flip-flops in the generator are cleared. The value of the sweep frequency and the value of the counter are transmitted from the CPU to the first latch 21 and the second latch 21.
The latch 22 and the fifth latch 28 are set. The setting circuit 33 and the sweep mode are set. At this time, flip-flop 34
Becomes "1", but since the sample clock has not started, the Q output of the flip-flop 34 keeps the clear state "0". Therefore, the switch 25 is connected to the first latch 21
The output of the first latch 21 is supplied to the third latch 23. When the start signal comes, a sample clock is generated. The third latch 23 at the first clock of the sample clock
Latches the data of the first latch 21. At the same time, the flip-flop 34 is set to the sweep mode, and the Q output becomes "1". As a result, the switch 25 is connected to the first adder 24.
Switch to the side. Therefore, the output of the first adder 24 is stored in the third latch 23 after the second clock of the sample clock.
サンプルクロックがカウンタ29のフルカウント状態ま
で計数すると桁上げ信号が発生し、この桁上げ信号は制
御回路31内のゲート35,36を通りフリップフロップ34を
クリアにすると同時にゲート37を介して第４ラッチ26を
クリアする。また桁上げ信号はタイミング回路38で遅延
され、スイッチ25が第１ラッチ21の出力を選び、その出
力が第３ラッチ23に来る時間をみはからってゲート39よ
り第３ラッチをラッチするクロックが発生する。更に桁
上げ信号はタイミング回路41で以上の動作に必要な時間
を保つための遅延がされてカウンタ29のロード信号とし
て戻される。When the sample clock counts up to the full count state of the counter 29, a carry signal is generated. This carry signal passes through the gates 35 and 36 in the control circuit 31 to clear the flip-flop 34 and at the same time the fourth latch through the gate 37. Clear 26. The carry signal is delayed by the timing circuit 38, and the switch 25 selects the output of the first latch 21. The clock which latches the third latch from the gate 39 in view of the time when the output comes to the third latch 23. Occurs. Further, the carry signal is delayed by the timing circuit 41 to maintain the time required for the above operation, and is returned as a load signal of the counter 29.
第３図に示すように第２ラッチ22の前段に第６ラッチ
42を設け、初期設定後に第１ラッチ21、第６ラッチ42に
次の周波数値を格納しておけば１フレーム毎にスエプト
サインの周波数範囲を変えることが可能となる。As shown in FIG. 3, the sixth latch is provided before the second latch 22.
If the next frequency value is stored in the first latch 21 and the sixth latch 42 after the initial setting, the frequency range of the swept sine can be changed for each frame.
「発明の効果」 以上述べたようにこの発明によればハードウエア構成
でスエプトサイン波形を発生することができ、CPUでス
エプトサインデータをRAMに書込む必要がない。[Effects of the Invention] As described above, according to the present invention, a swept sine waveform can be generated by a hardware configuration, and there is no need to write swept sine data in a RAM by a CPU.
第１図はこの発明の実施例を示すブロック図、第２図は
第１図中の制御回路31の例を示すブロック図、第３図は
変形例の一部を示すブロック図、第４図は従来の正弦波
信号発生器を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a block diagram showing an example of a control circuit 31 in FIG. 1, FIG. 3 is a block diagram showing a part of a modification, FIG. FIG. 2 is a block diagram showing a conventional sine wave signal generator.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03B 23/00 H03B 28/00──────────────────────────────────────────────────続 き Continuation of front page (58) Field surveyed (Int.Cl. 6 , DB name) H03B 23/00 H03B 28/00
Claims (1)
る値が格納される第１ラッチと、 スエプトサインの掃引速度と対応する値が格納される第
２ラッチと、 その第２ラッチと第３ラッチの出力とを加算する第１加
算器と、 上記第１ラッチの出力と上記第１加算器の出力とを切替
えて出力するスイッチと、 そのスイッチの出力が格納される上記第３ラッチと、 第４ラッチと、 その第４ラッチの出力と上記第３ラッチの出力とを加算
して第４ラッチに格納する第２加算器と、 プリセット可能なカウンタと、 そのカウンタの出力により制御され、上記スイッチの切
替え、上記第３ラッチへの格納、上記第４ラッチのクリ
アを行う制御回路と、 上記第４ラッチの出力をアドレスとして読出されるサイ
ン波形が記憶されたメモリとを具備する正弦波信号発生
器。A first latch for storing a value corresponding to a start frequency of a sweep sign; a second latch for storing a value corresponding to a sweep speed of a sweep sign; outputs of the second and third latches; A first adder for adding an output of the first latch and a switch for switching and outputting between the output of the first latch and the output of the first adder; the third latch storing the output of the switch; A second adder that adds the output of the fourth latch and the output of the third latch and stores the result in the fourth latch; a presettable counter; and a switch controlled by the output of the counter, A control circuit for storing the data in the third latch and clearing the fourth latch; and a memory storing a sine waveform read out using the output of the fourth latch as an address. Wave signal generator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30437688A JP2831008B2 (en) | 1988-11-30 | 1988-11-30 | Sine wave signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30437688A JP2831008B2 (en) | 1988-11-30 | 1988-11-30 | Sine wave signal generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02149107A JPH02149107A (en) | 1990-06-07 |
| JP2831008B2 true JP2831008B2 (en) | 1998-12-02 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
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1988
- 1988-11-30 JP JP30437688A patent/JP2831008B2/en not_active Expired - Fee Related
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| JPH02149107A (en) | 1990-06-07 |
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