KR100192977B1 - Wave generating circuit - Google Patents

Abstract

본 발명은 파형발생회로에 관한 것으로서, 특히 초기 리세트 신호와 클럭 비동기 입력신호를 조합하여 리세트 신호를 발생하는 리세트 수단; 상기 리세트 신호에 의해 출력을 리세트시키고, 리세트해제시에는 클럭에 동기된 출력신호를 발생하여 상기 클럭 비동기 신호를 클럭동기 신호로 출력하는 플립플롭을 구비한 것을 특징으로 한다.The present invention relates to a waveform generation circuit, and more particularly, comprising: reset means for generating a reset signal by combining an initial reset signal and a clock asynchronous input signal; And a flip-flop which resets the output by the reset signal and generates an output signal synchronized with the clock when the reset is canceled, and outputs the clock asynchronous signal as a clock synchronous signal.

따라서, 본 발명에서는 단순히 데이터를 일시적으로 저장하거나 지연시켜 출력하는 기능을 수행하던 디 타입의 플립플롭에 대해 리세트 단자를 제어 단자로 이용하여 임의의 출력 신호를 얻는 효과가 있다.Therefore, the present invention has an effect of obtaining an arbitrary output signal by using the reset terminal as a control terminal for the flip type flop which used to temporarily store or delay and output data.

Description

파형 발생 회로Waveform generation circuit

제1도는 본 발명에 따른 파형 발생회로를 나타낸 블록도.1 is a block diagram showing a waveform generating circuit according to the present invention.

제2도는 제1도에 적용되는 각부 파형도.2 is a waveform diagram of each part applied to FIG. 1.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 디 타입 플립플롭 20 : 리세트부10: D type flip flop 20: Reset part

AND : 논리곱 게이트AND: AND gate

본 발명은 파형발생회로에 관한 것으로서, 특히 디 타입 플립플롭의 리세트 단자로 입력되는 신호를 제어 신호로하여 임의의 출력 신호를 얻기위한 파형발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a waveform generation circuit, and more particularly, to a waveform generation circuit for obtaining an arbitrary output signal using a signal input to a reset terminal of a de-type flip-flop as a control signal.

일반적으로 디(D) 타입 플립플롭 회로는 각종 디지털 회로를 구성하는 데 널리 사용되고 있는 바, 입력되는 디지털 데이터를 클럭에 따라 일시 저장하였다가 출력하는 기능을 수행하거나 디지털 데이터를 지연 시켜 출력하는 기능을 수행한다.In general, a D-type flip-flop circuit is widely used to construct various digital circuits. The D-type flip-flop circuit has a function of temporarily storing and outputting input digital data according to a clock, or outputting a delayed digital data. Perform.

따라서, 일반적인 디 타입의 플립플롭 회로는 단순히 입력되는 데이터를 소정의 시간을 지연시킨 후 출력하는 단순한 메모리 역할만 한다는 문제점이 있었다.Therefore, the general de-type flip-flop circuit has a problem in that it merely serves as a simple memory for outputting input data after delaying a predetermined time.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 리세트 단자를 제어 단자로 이용하여 리세트 단자로 입력되는 제어신호에 의해 제어되어 임의의 출력 신호를 얻기 위한 리세트 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a reset device for obtaining an arbitrary output signal controlled by a control signal input to a reset terminal using a reset terminal as a control terminal in order to solve the problems of the prior art as described above. There is.

상기 목적을 달성하기 위하여 초기 리세트 신호와 클럭 비동기 입력신호를 조합하여 리세트 신호를 발생하는 리세트 수단; 상기 리세트 신호에 의해 출력을 리세트시키고, 리세트 해제시에는 클럭에 동기된 출력신호를 발생하여 상기 클럭 비동기 신호를 클럭동기 신호로 출력하는 플립플롭을 특징으로 한다Reset means for generating a reset signal by combining an initial reset signal and a clock asynchronous input signal to achieve the above object; And a flip-flop that resets the output by the reset signal and generates an output signal synchronized with the clock when the reset is released, and outputs the clock asynchronous signal as a clock synchronization signal.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.

제1도는 본 발명에 의한 파형발생회로를 나타낸 블록도를 나타낸다.1 is a block diagram showing a waveform generating circuit according to the present invention.

본 발명은 초기 리세트 신호와 클럭 비동기 입력신호를 조합하여 리세트 신호를 발생하는 리세트부(10)와, 상기 리세트 신호에 의해 출력을 리세트시키고, 리세트 해제시에는 클럭에 동기된 출력신호를 발생하여 상기 클럭 비동기 신호를 클럭 동기 신호로 출력하는 플립플롭(20)으로 구성된다.According to the present invention, the reset unit 10 generates a reset signal by combining an initial reset signal and a clock asynchronous input signal, and resets the output by the reset signal. And a flip-flop 20 for generating an output signal and outputting the clock asynchronous signal as a clock synchronous signal.

상기 리세트부(10)는 입력 신호와 초기 리세트 신호를 조합하여 상기 디 타입 플립플롭(20)을 리세트되도록 하는 리세트 신호를 출력하는 논리곱 게이트(AND)로 구성된다.The reset unit 10 includes an AND gate for outputting a reset signal for resetting the flip-flop 20 by combining an input signal and an initial reset signal.

상기 디 타입 플립플롭(20)의 출력 신호(Q)는 클럭 신호에 동기되어 출력된다.The output signal Q of the de-type flip-flop 20 is output in synchronization with a clock signal.

상기와 같은 구성을 갖는 파형발생회로를 첨부한 도면 제2도의 각부파형도를 참조하여 설명하면 먼저 디 타입 플립플롭(20)의 클럭단자(CK)로 제2도의 (a) 파형도에서 보여주는 클럭 신호가 입력되고, 데이터 입력 단자(D)에 기준 전원(VCC)이 인가된다.Referring to the angular waveform diagram of FIG. 2 attached to the waveform generating circuit having the above configuration, the clock shown in the waveform diagram (a) of FIG. The signal is input, and the reference power supply VCC is applied to the data input terminal D.

그리고 리세트부(10)에서는 제2도의 (a)(b) 파형도에서 보여주는 초기 리세트 신호(Initial reset)와 입력 신호(Input)를 논리곱 게이트(AND)에 의해 논리곱하여 제어신호를 발생하도록 한다.In addition, the reset unit 10 generates a control signal by logically multiplying the initial reset signal (Initial reset) and the input signal (Input) shown in the waveform diagrams (a) and (b) of FIG. Do it.

상기와 같이 리세트부(10)의 제어 신호가 상기와 같이 기준전원(VCC) 및 클럭 신호(CK)가 입력되는 디 타입 플립플롭(20)의 리세트단자(RN)를 통해 입력되면 그 제어 신호(Control signal)는 클럭 신호에 동기되어 제2도의 (d) 파형도에서 보여주는 출력 신호를 얻을 수 있다.When the control signal of the reset unit 10 is input through the reset terminal RN of the de-type flip-flop 20 to which the reference power supply VCC and the clock signal CK are input as described above, the control signal is controlled. The control signal is synchronized with the clock signal to obtain the output signal shown in the waveform diagram (d) of FIG.

이때 상기 디 타입 플립플롭(20)의 데이터 출력단자(Q)로 출력되는 신호는 리세트 단자(RN)로 입력되는 제어 신호가 로우 일 경우에만 제로로 출력되고 항상 하이 신호로 출력된다.At this time, the signal output to the data output terminal Q of the de-type flip-flop 20 is output as zero only when the control signal input to the reset terminal RN is low and is always output as a high signal.

또한 상기 제어 신호가 로우일 경우는 입력되는 신호에 관계없이 그 출력은 제로로 출력된다.When the control signal is low, the output is zero regardless of the input signal.

또한 리세트 신호 발생부(10)를 논리곱 게이트(AND)로 구성되도록 한 것은 상기 디 타입 플립플롭(20)에 이미 저장되어 있던 데이터를 리세트하기 위해 초기 리세트 신호(Initial reset)가 필요하다.In addition, the reset signal generator 10 is configured by an AND gate AND requires an initial reset signal to reset data already stored in the de-type flip-flop 20. Do.

상기 초기 리세트 신호(Initial reset)를 입력하는 입력 단자를 별도로 주지 않고 입력 신호(INPUT)와 논리곱 되도록하여 입력신호(INPUT)가 로우 신호일 경우에는 초기 리세트 신호(Initial reset)에 관계없이 논리곱 게이트(AND)의 출력단으로 로우 신호가 출력된다.If the input signal INPUT is a low signal without giving a separate input terminal for inputting the initial reset signal, the logic is irrespective of the initial reset signal. The low signal is output to the output terminal of the product gate AND.

그러면 상기 제어 신호가 로우 상태로 상기 디 타입 플립플롭(20)의 리세트 단자(RN)로 입력되므로 출력단자(Q)로도 로우 상태의 신호가 출력된다.Then, since the control signal is input to the reset terminal RN of the de-type flip-flop 20 in the low state, the signal in the low state is also output to the output terminal Q.

또한 입력 신호(INPUT)가 하이 신호이고 초기 리세트 신호(Initial reset)가 로우 신호이면 논리곱 게이트(AND)의 출력단으로 로우 신호가 출력된다.When the input signal INPUT is a high signal and the initial reset signal is a low signal, a low signal is output to the output terminal of the AND gate AND.

상기 로우 신호가 제어 신호로서 상기 디 타입 플립플롭(20)의 리세트 단자(RN)로 입력된다. 그러면 디 타입 플립플롭(20)의 출력단자(Q)로 로우상태의 신호가 출력된다.The low signal is input to the reset terminal RN of the de-type flip-flop 20 as a control signal. Then, a low signal is output to the output terminal Q of the de-type flip-flop 20.

즉, 상기 리세트부(10)에서 발생된 리세트 신호에 의해 플립플롭(20)의 출력을 리세트 시키고, 리세트 해제시에는 플립플롭(20)의 출력을 클럭신호에 동기된 신호를 출력한다.That is, the output of the flip-flop 20 is reset by the reset signal generated by the reset unit 10. When the reset is released, the output of the flip-flop 20 is synchronized with the clock signal. do.

다시 말하면 클럭비동기 입력신호를 클럭동기신호로 출력되도록 하는 것이다.In other words, the clock asynchronous input signal is output as the clock synchronous signal.

따라서, 상술한 바와 같이 본 발명에서는 단순히 데이터를 일시적으로 저장하거나 지연시켜 출력하는 기능을 수행하던 디 타입의 플립플롭에 대해 리세트 단자를 제어 단자로 이용하여 임의의 출력 신호를 얻는 효과가 있다.Therefore, as described above, the present invention has an effect of obtaining an arbitrary output signal by using the reset terminal as a control terminal for the flip type flop of the D type, which was simply storing or temporarily delaying and outputting data.

Claims (1)

초기 리세트 신호 또는 입력신호에 응답하여 리세트 신호를 발생하기 위한 리세트 신호 발생수단; 데이터 입력단자로 전원전압이 연결되고, 초기에 상기 리세트 신호에 응답하여 출력신호를 리세트하고, 클럭신호에 동기되어 상기 입력신호를 발생하기 위한 플립플롭을 구비한 것을 특징으로 하는 파형 발생회로.Reset signal generating means for generating a reset signal in response to an initial reset signal or an input signal; A waveform generating circuit comprising a flip-flop for connecting the power supply voltage to a data input terminal, for initially resetting an output signal in response to the reset signal, and for generating the input signal in synchronization with a clock signal; .