JP2830658B2 - 微細金属配線形成方法 - Google Patents
微細金属配線形成方法Info
- Publication number
- JP2830658B2 JP2830658B2 JP4314487A JP31448792A JP2830658B2 JP 2830658 B2 JP2830658 B2 JP 2830658B2 JP 4314487 A JP4314487 A JP 4314487A JP 31448792 A JP31448792 A JP 31448792A JP 2830658 B2 JP2830658 B2 JP 2830658B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- aluminum
- photoresist pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 34
- 229910001111 Fine metal Inorganic materials 0.000 title claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 60
- 239000002184 metal Substances 0.000 claims description 60
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 60
- 239000010937 tungsten Substances 0.000 claims description 60
- 229910052721 tungsten Inorganic materials 0.000 claims description 60
- 229920002120 photoresistant polymer Polymers 0.000 claims description 56
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 34
- 239000010936 titanium Substances 0.000 claims description 34
- 229910052719 titanium Inorganic materials 0.000 claims description 34
- 238000005530 etching Methods 0.000 claims description 32
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 29
- 229910052782 aluminium Inorganic materials 0.000 claims description 28
- 239000003870 refractory metal Substances 0.000 claims description 25
- 239000011229 interlayer Substances 0.000 claims description 23
- 239000010410 layer Substances 0.000 claims description 19
- 238000001312 dry etching Methods 0.000 claims description 17
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 11
- 238000002844 melting Methods 0.000 claims description 10
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 238000005229 chemical vapour deposition Methods 0.000 claims description 8
- 230000008018 melting Effects 0.000 claims description 7
- 238000000206 photolithography Methods 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 5
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- 229910000676 Si alloy Inorganic materials 0.000 claims description 2
- -1 aluminum-silicon-copper Chemical compound 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 2
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 claims 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 claims 1
- 239000010953 base metal Substances 0.000 claims 1
- 229910000838 Al alloy Inorganic materials 0.000 description 25
- 238000009792 diffusion process Methods 0.000 description 16
- 230000007423 decrease Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000013508 migration Methods 0.000 description 3
- 230000005012 migration Effects 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004397 blinking Effects 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に用いる微細
金属配線の形成方法に関する。
金属配線の形成方法に関する。
【０００２】
【従来の技術】半導体装置における素子の微細化は最近
ますます急速に進んでおり、１６ＭｂｉｔｓＤＲＡＭで
は０．５μｍデザイン・ルールが使用され、６４Ｍｂｉ
ｔｓＤＲＡＭでは０．３〜０．３５μｍデザイン・ルー
ルの使用が検討されている。この素子の微細化に伴な
い、アルミ系金属配線の線幅の微細化，およびコンタク
ト孔やビアホール等の開口部の微細化も進んでいる。ア
ルミ系金属配線の構造は、この線幅の微細化による配線
寿命の低下（ストレス・マイグレーション）を防ぐた
め、高融点金属膜とアルミ系金属膜との積層構造，ある
いは高融点金属膜とアルミ系金属膜と第２の高融点金属
膜との積層構造が採用されている。さらに最近では、コ
ンタクト孔やビアホール等の開口部における段差被覆性
を改善するため、上記高融点金属膜と上記アルミ系金属
膜との間にＣＶＤタングステン膜を敷いた構造が用いら
れるようになっている。
ますます急速に進んでおり、１６ＭｂｉｔｓＤＲＡＭで
は０．５μｍデザイン・ルールが使用され、６４Ｍｂｉ
ｔｓＤＲＡＭでは０．３〜０．３５μｍデザイン・ルー
ルの使用が検討されている。この素子の微細化に伴な
い、アルミ系金属配線の線幅の微細化，およびコンタク
ト孔やビアホール等の開口部の微細化も進んでいる。ア
ルミ系金属配線の構造は、この線幅の微細化による配線
寿命の低下（ストレス・マイグレーション）を防ぐた
め、高融点金属膜とアルミ系金属膜との積層構造，ある
いは高融点金属膜とアルミ系金属膜と第２の高融点金属
膜との積層構造が採用されている。さらに最近では、コ
ンタクト孔やビアホール等の開口部における段差被覆性
を改善するため、上記高融点金属膜と上記アルミ系金属
膜との間にＣＶＤタングステン膜を敷いた構造が用いら
れるようになっている。
【０００３】微細金属配線形成方法の製造工程の断面図
である図３を参照すると、高融点金属膜とＣＶＤタング
ステン膜とアルミ系金属膜と第２の高融点金属膜との積
層構造を有する従来の微細金属配線の形成方法は、以下
のようになっている。
である図３を参照すると、高融点金属膜とＣＶＤタング
ステン膜とアルミ系金属膜と第２の高融点金属膜との積
層構造を有する従来の微細金属配線の形成方法は、以下
のようになっている。
【０００４】まず、半導体基板３０１表面に拡散層３０
２が形成され、半導体基板３０１上に層間絶縁膜３０３
が形成され、拡散層３０２に達するコンタクト孔３０４
が層間絶縁膜に形成される。次に、全面にチタン・タン
グステン膜３０５，ＣＶＤタングステン膜３０６，アル
ミ合金膜３０７，およびチタン・タングステン膜３１５
が順次形成される。次に、フォトリソグラフィー技術を
用いて、金属配線と同一のパターンを有するフォトレジ
ストパターン３０９が、上記チタン・タングステン膜３
１５上に形成される〔図３（ａ）〕。
２が形成され、半導体基板３０１上に層間絶縁膜３０３
が形成され、拡散層３０２に達するコンタクト孔３０４
が層間絶縁膜に形成される。次に、全面にチタン・タン
グステン膜３０５，ＣＶＤタングステン膜３０６，アル
ミ合金膜３０７，およびチタン・タングステン膜３１５
が順次形成される。次に、フォトリソグラフィー技術を
用いて、金属配線と同一のパターンを有するフォトレジ
ストパターン３０９が、上記チタン・タングステン膜３
１５上に形成される〔図３（ａ）〕。
【０００５】次に、このフォトレジストパターン３０９
をマスクにしたＳＦ6 とＢＣｌ3 との混合ガスプラズマ
を用いたドライエッチングにより、上記チタン・タング
ステン膜３１５が異方性エッチングされてチタン・タン
グステン膜３１５ａになる。さらにこのフォトレジスト
パターン３０９をマスクにしたＣｌ2 とＢＣｌ3 との混
合ガスプラズマを用いたドライエッチングにより、上記
アルミ合金膜３０７が異方性エッチングされてアルミ合
金膜が３０７ａとなる。この２段階のドライエッチング
により、フォトレジストパターン３０９自体もエッチン
グされてフォトレジストパターン３０９ａとなる〔図３
（ｂ）〕。
をマスクにしたＳＦ6 とＢＣｌ3 との混合ガスプラズマ
を用いたドライエッチングにより、上記チタン・タング
ステン膜３１５が異方性エッチングされてチタン・タン
グステン膜３１５ａになる。さらにこのフォトレジスト
パターン３０９をマスクにしたＣｌ2 とＢＣｌ3 との混
合ガスプラズマを用いたドライエッチングにより、上記
アルミ合金膜３０７が異方性エッチングされてアルミ合
金膜が３０７ａとなる。この２段階のドライエッチング
により、フォトレジストパターン３０９自体もエッチン
グされてフォトレジストパターン３０９ａとなる〔図３
（ｂ）〕。
【０００６】さらにこのフォトレジストパターン３０９
ａをマスクにして、ＳＦ6 とＢＣｌ3 との混合ガスプラ
ズマ，もしくはＳＦ6 とＨＢｒとの混合ガスプラズマに
よるドライエッチングにより、上記ＣＶＤタングステン
膜３０６および上記チタン・タングステン膜３０５が連
続的に異方性エッチングされてＣＶＤタングステン膜３
０６ａ，チタン・タングステン膜３０５ａとなる。この
連続エッチングにより、フォトレジストパターン３０９
ａ，チタン・タングステン膜３１５ａ，およびアルミ合
金膜３０７ａも再びエッチングされ、フォトレジストパ
ターン３０９ｂ，チタン・タングステン膜３１５ｂ，お
よびアルミ合金膜３０７ｂとなる。これらのエッチング
にフォトレジストパターンが晒されてエッチングされる
際に、フォトレジストパターンが分解して生成されるカ
ーボンがプラズマ放電中に供給される。チタン・タング
ステン膜３０５がエッチングされて層間絶縁膜３０３表
面が露出すると、この露出面にこのカーボンが付着し、
チタン・タングステン膜３０５等と層間絶縁膜３０３と
のエッチングの選択比が低下する。このため、層間絶縁
膜３０３表面のエッチングが進行し、この層間絶縁膜３
０３表面が荒れる〔図３（ｃ）〕。
ａをマスクにして、ＳＦ6 とＢＣｌ3 との混合ガスプラ
ズマ，もしくはＳＦ6 とＨＢｒとの混合ガスプラズマに
よるドライエッチングにより、上記ＣＶＤタングステン
膜３０６および上記チタン・タングステン膜３０５が連
続的に異方性エッチングされてＣＶＤタングステン膜３
０６ａ，チタン・タングステン膜３０５ａとなる。この
連続エッチングにより、フォトレジストパターン３０９
ａ，チタン・タングステン膜３１５ａ，およびアルミ合
金膜３０７ａも再びエッチングされ、フォトレジストパ
ターン３０９ｂ，チタン・タングステン膜３１５ｂ，お
よびアルミ合金膜３０７ｂとなる。これらのエッチング
にフォトレジストパターンが晒されてエッチングされる
際に、フォトレジストパターンが分解して生成されるカ
ーボンがプラズマ放電中に供給される。チタン・タング
ステン膜３０５がエッチングされて層間絶縁膜３０３表
面が露出すると、この露出面にこのカーボンが付着し、
チタン・タングステン膜３０５等と層間絶縁膜３０３と
のエッチングの選択比が低下する。このため、層間絶縁
膜３０３表面のエッチングが進行し、この層間絶縁膜３
０３表面が荒れる〔図３（ｃ）〕。
【０００７】次に、上記フォトレジストパターン３０９
ｂが剥離され、上記チタン・タングステン膜３１５ｂ，
アルミ合金膜３０７ｂ，ＣＶＤタングステン膜３０６
ａ，およびチタン・タングステン膜３０５ａからなる微
細金属配線が完成する〔図３（ｄ）〕。
ｂが剥離され、上記チタン・タングステン膜３１５ｂ，
アルミ合金膜３０７ｂ，ＣＶＤタングステン膜３０６
ａ，およびチタン・タングステン膜３０５ａからなる微
細金属配線が完成する〔図３（ｄ）〕。
【０００８】
【発明が解決しようとする課題】上述した従来のアルミ
系合金膜を主体とした微細金属配線の形成方法では、積
層された金属膜をエッチングする際のマスクとしては、
この積層金属膜上に直接に形成されたフォトレジストパ
ターンが用いられている。このため、このフォトレジス
トパターンは複数の種類のエッチングに晒されることに
なり、これらのエッチングにおいて、積層金属膜とフォ
トレジストパターンとのエッチングの選択比を確保する
ことが困難となる。このため、このフォトレジストパタ
ーンの幅は、エッチングの進行とともに縮小する。さら
にこのフォトレジストパターンは長時間に渡りエッチン
グに晒されるため、このフォトレジストパターンと積層
金属膜との密着性が悪くなる。これらのことから、上記
積層金属膜から得られる微細金属配線の幅は、当初のフ
ォトレジストパターンの幅より大幅に縮小される。この
結果、得られた微細金属配線は、抵抗値が増大し、スト
レスマイグレーション耐性が低下する。また、当初開口
部を完全に覆っていたフォトレジストパターンが、エッ
チングの進行とともに開口部を完全に覆わなくなる事態
が生じることがある。この場合には、開口部に充填され
た積層金属膜，あるいは拡散層がエッチングされ、拡散
層と微細金属配線との接続の不具合（断線，コンタクト
抵抗の増大等）や拡散層の接合リークの増大，接合耐圧
の低下が生じる。
系合金膜を主体とした微細金属配線の形成方法では、積
層された金属膜をエッチングする際のマスクとしては、
この積層金属膜上に直接に形成されたフォトレジストパ
ターンが用いられている。このため、このフォトレジス
トパターンは複数の種類のエッチングに晒されることに
なり、これらのエッチングにおいて、積層金属膜とフォ
トレジストパターンとのエッチングの選択比を確保する
ことが困難となる。このため、このフォトレジストパタ
ーンの幅は、エッチングの進行とともに縮小する。さら
にこのフォトレジストパターンは長時間に渡りエッチン
グに晒されるため、このフォトレジストパターンと積層
金属膜との密着性が悪くなる。これらのことから、上記
積層金属膜から得られる微細金属配線の幅は、当初のフ
ォトレジストパターンの幅より大幅に縮小される。この
結果、得られた微細金属配線は、抵抗値が増大し、スト
レスマイグレーション耐性が低下する。また、当初開口
部を完全に覆っていたフォトレジストパターンが、エッ
チングの進行とともに開口部を完全に覆わなくなる事態
が生じることがある。この場合には、開口部に充填され
た積層金属膜，あるいは拡散層がエッチングされ、拡散
層と微細金属配線との接続の不具合（断線，コンタクト
抵抗の増大等）や拡散層の接合リークの増大，接合耐圧
の低下が生じる。
【０００９】
【課題を解決するための手段】本発明の微細金属配線形
成方法は、表面に素子が形成された半導体基板上に層間
絶縁膜を形成し、素子に達する開口部を層間絶縁膜に形
成する工程と、全面に少なくとも高融点金属膜，および
アルミ系金属膜を順次堆積して積層金属膜を形成する工
程と、ＣＶＤ法を用いて、上記積層金属膜上に第１の絶
縁膜を形成する工程と、フォトリソグラフィー技術を用
いて、第１の絶縁膜上にフォトレジストパターンを形成
する工程と、フォトレジストパターンをマスクにしたド
ライエッチング技術を用いて、第１の絶縁膜，およびア
ルミ系金属膜を順次エッチングする工程と、フォトレジ
ストパターンを剥離する工程と、ＣＶＤ法を用いて、全
面に第２の絶縁膜を形成する工程と、ドライエッチング
技術を用いて第２の絶縁膜のエッチバックを行ない、第
１の絶縁膜並びにアルミ系金属膜の側面に第２の絶縁膜
からなるスペーサを形成する工程と、第１の絶縁膜，お
よびスペーサをマスクにしたドライエッチング技術を用
いて、高融点金属膜をエッチングする工程と、を有する
ことを特徴とする。また、表面に素子が形成された半導
体基板上に層間絶縁膜を形成し、前記素子に達する開口
部を前記層間絶縁膜に形成する工程と、全面に第１の高
融点金属膜，アルミ系金属膜および第２の高融点金属膜
を順次堆積して積層金属膜を形成する工程と、ＣＶＤ法
を用いて前記積層金属膜上に第１の絶縁膜を形成する工
程と、フォトリソグラフィー技術を用いて、前記第１の
絶縁膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクにしたドライエッ
チング技術を用いて、前記第１の絶縁膜，前記第２の高
融点金属膜および前記アルミ系金属膜を順次エッチング
する工程と、前記フォトレジストパターンを剥離する工
程と、ＣＶＤ法を用いて全面に第２の絶縁膜を形成する
工程と、ドライエッチング技術を用いて前記第２の絶縁
膜のエッチバックを行ない、前記第１の絶縁膜、前記第
２の高融点金属膜並びに前記アルミ系金属膜の側面に前
記第２の絶縁膜からなるスペーサを形成する工程と、前
記第１の絶縁膜および前記スペーサをマスクにしたドラ
イエッチング技術を用いて、前記第１の高融点金属膜を
エッチングする工程とを有することを特徴とする。
成方法は、表面に素子が形成された半導体基板上に層間
絶縁膜を形成し、素子に達する開口部を層間絶縁膜に形
成する工程と、全面に少なくとも高融点金属膜，および
アルミ系金属膜を順次堆積して積層金属膜を形成する工
程と、ＣＶＤ法を用いて、上記積層金属膜上に第１の絶
縁膜を形成する工程と、フォトリソグラフィー技術を用
いて、第１の絶縁膜上にフォトレジストパターンを形成
する工程と、フォトレジストパターンをマスクにしたド
ライエッチング技術を用いて、第１の絶縁膜，およびア
ルミ系金属膜を順次エッチングする工程と、フォトレジ
ストパターンを剥離する工程と、ＣＶＤ法を用いて、全
面に第２の絶縁膜を形成する工程と、ドライエッチング
技術を用いて第２の絶縁膜のエッチバックを行ない、第
１の絶縁膜並びにアルミ系金属膜の側面に第２の絶縁膜
からなるスペーサを形成する工程と、第１の絶縁膜，お
よびスペーサをマスクにしたドライエッチング技術を用
いて、高融点金属膜をエッチングする工程と、を有する
ことを特徴とする。また、表面に素子が形成された半導
体基板上に層間絶縁膜を形成し、前記素子に達する開口
部を前記層間絶縁膜に形成する工程と、全面に第１の高
融点金属膜，アルミ系金属膜および第２の高融点金属膜
を順次堆積して積層金属膜を形成する工程と、ＣＶＤ法
を用いて前記積層金属膜上に第１の絶縁膜を形成する工
程と、フォトリソグラフィー技術を用いて、前記第１の
絶縁膜上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクにしたドライエッ
チング技術を用いて、前記第１の絶縁膜，前記第２の高
融点金属膜および前記アルミ系金属膜を順次エッチング
する工程と、前記フォトレジストパターンを剥離する工
程と、ＣＶＤ法を用いて全面に第２の絶縁膜を形成する
工程と、ドライエッチング技術を用いて前記第２の絶縁
膜のエッチバックを行ない、前記第１の絶縁膜、前記第
２の高融点金属膜並びに前記アルミ系金属膜の側面に前
記第２の絶縁膜からなるスペーサを形成する工程と、前
記第１の絶縁膜および前記スペーサをマスクにしたドラ
イエッチング技術を用いて、前記第１の高融点金属膜を
エッチングする工程とを有することを特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】微細金属配線形成方法の製造工程の断面図
である図１を参照すると、本発明の第１の実施例は、チ
タン・タングステン膜１０５とＣＶＤタングステン膜１
０６とを下層の高融点金属膜とし、アルミ系金属膜をア
ルミ合金膜１０７とし、チタン・タングステン膜１１５
を第２の高融点金属膜とし、この下層の高融点金属膜と
アルミ合金膜１０７とこの第２の高融点金属膜とからな
る積層金属膜を加工して微細金属配線を形成している。
この形成方法は、以下のとうりである。
である図１を参照すると、本発明の第１の実施例は、チ
タン・タングステン膜１０５とＣＶＤタングステン膜１
０６とを下層の高融点金属膜とし、アルミ系金属膜をア
ルミ合金膜１０７とし、チタン・タングステン膜１１５
を第２の高融点金属膜とし、この下層の高融点金属膜と
アルミ合金膜１０７とこの第２の高融点金属膜とからな
る積層金属膜を加工して微細金属配線を形成している。
この形成方法は、以下のとうりである。
【００１２】まず、半導体基板１０１表面に拡散層１０
２が形成され、半導体基板１０１上に膜厚１μｍ程度の
層間絶縁膜１０３が形成され、拡散層１０２に達するコ
ンタクト孔１０４が層間絶縁膜１０３に形成される。次
に、全面に膜厚５０ｎｍ程度のチタン・タングステン膜
１０５，膜厚２００ｎｍ程度のＣＶＤタングステン膜１
０６，膜厚５００μｍ程度のアルミ合金膜１０７，およ
び膜厚１００ｎｍ程度のチタン・タングステン膜１１５
が順次形成される。このＣＶＤタングステン膜１０６の
表面は、凹凸がかなりある。続いて、第１の絶縁膜であ
るところの膜厚２００ｎｍ程度のプラズマ酸化膜１０８
が、プラズマＣＶＤ法により形成される。次に、フォト
リソグラフィー技術を用いて、金属配線と同一のパター
ンを有するフォトレジストパターン１０９が、上記プラ
ズマ酸化膜１０８上に形成される〔図１（ａ）〕。
２が形成され、半導体基板１０１上に膜厚１μｍ程度の
層間絶縁膜１０３が形成され、拡散層１０２に達するコ
ンタクト孔１０４が層間絶縁膜１０３に形成される。次
に、全面に膜厚５０ｎｍ程度のチタン・タングステン膜
１０５，膜厚２００ｎｍ程度のＣＶＤタングステン膜１
０６，膜厚５００μｍ程度のアルミ合金膜１０７，およ
び膜厚１００ｎｍ程度のチタン・タングステン膜１１５
が順次形成される。このＣＶＤタングステン膜１０６の
表面は、凹凸がかなりある。続いて、第１の絶縁膜であ
るところの膜厚２００ｎｍ程度のプラズマ酸化膜１０８
が、プラズマＣＶＤ法により形成される。次に、フォト
リソグラフィー技術を用いて、金属配線と同一のパター
ンを有するフォトレジストパターン１０９が、上記プラ
ズマ酸化膜１０８上に形成される〔図１（ａ）〕。
【００１３】次に、このフォトレジストパターン１０９
をマスクにしたＣＦ4 とＣＨＦ3 とＡｒとの混合ガスプ
ラズマを用いたドライエッチングにより、上記プラズマ
酸化膜１０８が異方性エッチングされてプラズマ酸化膜
１０８ａになる〔図１（ｂ）〕。
をマスクにしたＣＦ4 とＣＨＦ3 とＡｒとの混合ガスプ
ラズマを用いたドライエッチングにより、上記プラズマ
酸化膜１０８が異方性エッチングされてプラズマ酸化膜
１０８ａになる〔図１（ｂ）〕。
【００１４】次に、上記フォトレジストパターン１０９
をマスクにしたＳＦ6 とＢＣｌ3 との混合ガスプラズマ
を用いたＲＩＥにより、上記チタン・タングステン膜１
１５が異方性エッチングされてチタン・タングステン膜
１１５ａになる。このときのエッチング条件は、例えば
ＳＦ6 ：ＢＣｌ3 ＝３０ｓｃｃｍ：１５ｓｃｃｍ，圧力
１００ｍＴｏｒｒ，ＲＦパワー２００Ｗである。さらに
上記フォトレジストパターン１０９をマスクにして、連
続して、例えばＢＣｌ3 ：Ｃｌ2 ：Ｎ2 ＝７０ｓｃｃ
ｍ：５０ｓｃｃｍ：２０ｓｃｃｍ，圧力１５０ｍＴｏｒ
ｒ，ＲＦパワー５００Ｗの条件で上記アルミ合金膜１０
７の異方性エッチングが行なわれ、アルミ合金膜１０７
ａが形成される。これら一連のエッチングにより、フォ
トレジストパターン１０９自体もエッチグされ、膜厚が
薄くなり、フォトレジストパターン１０９ａとなる〔図
１（ｃ）〕。
をマスクにしたＳＦ6 とＢＣｌ3 との混合ガスプラズマ
を用いたＲＩＥにより、上記チタン・タングステン膜１
１５が異方性エッチングされてチタン・タングステン膜
１１５ａになる。このときのエッチング条件は、例えば
ＳＦ6 ：ＢＣｌ3 ＝３０ｓｃｃｍ：１５ｓｃｃｍ，圧力
１００ｍＴｏｒｒ，ＲＦパワー２００Ｗである。さらに
上記フォトレジストパターン１０９をマスクにして、連
続して、例えばＢＣｌ3 ：Ｃｌ2 ：Ｎ2 ＝７０ｓｃｃ
ｍ：５０ｓｃｃｍ：２０ｓｃｃｍ，圧力１５０ｍＴｏｒ
ｒ，ＲＦパワー５００Ｗの条件で上記アルミ合金膜１０
７の異方性エッチングが行なわれ、アルミ合金膜１０７
ａが形成される。これら一連のエッチングにより、フォ
トレジストパターン１０９自体もエッチグされ、膜厚が
薄くなり、フォトレジストパターン１０９ａとなる〔図
１（ｃ）〕。
【００１５】次に、上記フォトレジストパターン１０９
ａが剥離される。続いて、全面に第２の絶縁膜であると
ころの膜厚５０ｎｍ程度のプラズマ酸化膜１１８が、プ
ラズマＣＶＤ法により形成される〔図１（ｄ）〕。
ａが剥離される。続いて、全面に第２の絶縁膜であると
ころの膜厚５０ｎｍ程度のプラズマ酸化膜１１８が、プ
ラズマＣＶＤ法により形成される〔図１（ｄ）〕。
【００１６】続いて、例えばＣＦ4 ：ＣＨＦ3 ：Ａｒ＝
２０ｓｃｃｍ：２０ｓｃｃｍ：２００ｓｃｃｍ，圧力３
００ｍＴｏｒｒ，ＲＦパワー５００Ｗの条件で、上記プ
ラズマ酸化膜１１８がエッチバックされ、上記プラズマ
酸化膜１０８ａ並びに上記チタン・タングステン膜１１
５ａ並びに上記アルミ合金膜１０７ａの側面にプラズマ
酸化膜１１８ａからなるスペーサが形成される〔図１
（ｅ）〕。
２０ｓｃｃｍ：２０ｓｃｃｍ：２００ｓｃｃｍ，圧力３
００ｍＴｏｒｒ，ＲＦパワー５００Ｗの条件で、上記プ
ラズマ酸化膜１１８がエッチバックされ、上記プラズマ
酸化膜１０８ａ並びに上記チタン・タングステン膜１１
５ａ並びに上記アルミ合金膜１０７ａの側面にプラズマ
酸化膜１１８ａからなるスペーサが形成される〔図１
（ｅ）〕。
【００１７】次に、これらプラズマ酸化膜１０８ａ，１
１８ａをマスクにして、例えばＨＢｒ：ＳＦ6 ：Ｎ2 ＝
６０ｓｃｃｍ：３０ｓｃｃｍ：２０ｓｃｃｍ，圧力１０
０ｍＴｏｒｒ，ＲＦパワー３００Ｗの条件のＲＩＥによ
り、上記ＣＶＤタングステン膜１０６，および上記チタ
ン・タングステン膜１０５が連続的に異方性エッチング
され、ＣＶＤタングステン膜１０６ａ，およびチタン・
タングステン膜１０５ａとなる〔図１（ｆ）〕。これに
より、チタン・タングステン膜１１８ａ，アルミ合金膜
１０７ａ，ＣＶＤタングステン膜１０６ａ，およびチタ
ン・タングステン膜１０５ａが積層されてなる本実施例
による微細金属配線が完成する。なお本実施例では、層
間絶縁膜１０３がエッチングに晒される段階で、フォト
レジストパターン１０９ａが完全に剥離されているた
め、ＣＶＤタングステン膜１０６ａ，およびチタン・タ
ングステン膜１０５ａが形成される上記の連続エッチン
グにおいて、カーボンの発生は起らず、そのため、この
エッチングにおける層間絶縁膜に対する選択比は確保さ
れる。
１８ａをマスクにして、例えばＨＢｒ：ＳＦ6 ：Ｎ2 ＝
６０ｓｃｃｍ：３０ｓｃｃｍ：２０ｓｃｃｍ，圧力１０
０ｍＴｏｒｒ，ＲＦパワー３００Ｗの条件のＲＩＥによ
り、上記ＣＶＤタングステン膜１０６，および上記チタ
ン・タングステン膜１０５が連続的に異方性エッチング
され、ＣＶＤタングステン膜１０６ａ，およびチタン・
タングステン膜１０５ａとなる〔図１（ｆ）〕。これに
より、チタン・タングステン膜１１８ａ，アルミ合金膜
１０７ａ，ＣＶＤタングステン膜１０６ａ，およびチタ
ン・タングステン膜１０５ａが積層されてなる本実施例
による微細金属配線が完成する。なお本実施例では、層
間絶縁膜１０３がエッチングに晒される段階で、フォト
レジストパターン１０９ａが完全に剥離されているた
め、ＣＶＤタングステン膜１０６ａ，およびチタン・タ
ングステン膜１０５ａが形成される上記の連続エッチン
グにおいて、カーボンの発生は起らず、そのため、この
エッチングにおける層間絶縁膜に対する選択比は確保さ
れる。
【００１８】上記第１の実施例によれば、フォトレジス
トパターン１０９をマスクにしたエッチングは、プラズ
マ酸化膜１０８，チタン・タングステン膜１１５，およ
びアルミ合金膜１０７に対してのみ行なわれるため、当
初のフォトレジストパターン１０９の幅はほぼ維持さ
る。また、このエッチングにより得られたチタン・タン
グステン膜１１８ａ，およびアルミ合金膜１０７ａの幅
は、当初のフォトレジストパターン１０９の幅とほぼ同
じになる。さらにＣＶＤタングステン膜１０６，および
チタン・タングステン膜１０５のエッチングはプラズマ
酸化膜１０８ａ並びにプラズマ酸化膜１１８ａをマスク
にして行なわれるため、このエッチングの際のチタン・
タングステン膜１１８ａ，およびアルミ合金膜１０７ａ
の幅の縮小は発生しない。また、このエッチングにより
得られたＣＶＤタングステン膜１０６ａ，およびチタン
・タングステン膜１０５ａは、当初のフォトレジストパ
ターン１０９の幅より上記プラズマ酸化膜１１８ａの膜
厚の２倍だでけ広くなる。以上の結果、本実施例による
微細金属配線は、線幅の縮小、抵抗値の増大，ストレス
マイグレーション耐性の低下が発生しない。さらに、拡
散層と微細金属配線との接続の不具合（断線，コンタク
ト抵抗の増大等），拡散層の接合リークの増大あるいは
接合耐圧の低下等も、抑制される。
トパターン１０９をマスクにしたエッチングは、プラズ
マ酸化膜１０８，チタン・タングステン膜１１５，およ
びアルミ合金膜１０７に対してのみ行なわれるため、当
初のフォトレジストパターン１０９の幅はほぼ維持さ
る。また、このエッチングにより得られたチタン・タン
グステン膜１１８ａ，およびアルミ合金膜１０７ａの幅
は、当初のフォトレジストパターン１０９の幅とほぼ同
じになる。さらにＣＶＤタングステン膜１０６，および
チタン・タングステン膜１０５のエッチングはプラズマ
酸化膜１０８ａ並びにプラズマ酸化膜１１８ａをマスク
にして行なわれるため、このエッチングの際のチタン・
タングステン膜１１８ａ，およびアルミ合金膜１０７ａ
の幅の縮小は発生しない。また、このエッチングにより
得られたＣＶＤタングステン膜１０６ａ，およびチタン
・タングステン膜１０５ａは、当初のフォトレジストパ
ターン１０９の幅より上記プラズマ酸化膜１１８ａの膜
厚の２倍だでけ広くなる。以上の結果、本実施例による
微細金属配線は、線幅の縮小、抵抗値の増大，ストレス
マイグレーション耐性の低下が発生しない。さらに、拡
散層と微細金属配線との接続の不具合（断線，コンタク
ト抵抗の増大等），拡散層の接合リークの増大あるいは
接合耐圧の低下等も、抑制される。
【００１９】なお、上記第１の実施例では、下層の高融
点金属膜はチタン・タングステン膜とＣＶＤタングステ
ン膜１０６との積層膜であったが、この高融点金属膜は
チタン膜，窒化チタン膜，チタン・タングステン膜，タ
ングステンシリサイド膜，およびタングステン膜の少な
くとも１つを含めばよい。また、第２の高融点金属膜は
チタン・タングステン膜であったが、第２の高融点金属
膜もチタン膜，窒化チタン膜，チタン・タングステン
膜，タングステンシリサイド膜，およびタングステン膜
の少なくとも１つを含めばよい。さらに、アルミ系金属
膜はアルミ合金膜であったが、アルミ系金属膜としては
チタン・タングステン膜１１５をとし、この下層の高融
点金属膜と１０７としてはアルミ膜，アルミ・シリコン
合金膜，アルミ・銅合金膜，あるいはアルミ・シリコン
・銅合金膜のいずれかであればよい。
点金属膜はチタン・タングステン膜とＣＶＤタングステ
ン膜１０６との積層膜であったが、この高融点金属膜は
チタン膜，窒化チタン膜，チタン・タングステン膜，タ
ングステンシリサイド膜，およびタングステン膜の少な
くとも１つを含めばよい。また、第２の高融点金属膜は
チタン・タングステン膜であったが、第２の高融点金属
膜もチタン膜，窒化チタン膜，チタン・タングステン
膜，タングステンシリサイド膜，およびタングステン膜
の少なくとも１つを含めばよい。さらに、アルミ系金属
膜はアルミ合金膜であったが、アルミ系金属膜としては
チタン・タングステン膜１１５をとし、この下層の高融
点金属膜と１０７としてはアルミ膜，アルミ・シリコン
合金膜，アルミ・銅合金膜，あるいはアルミ・シリコン
・銅合金膜のいずれかであればよい。
【００２０】微細金属配線形成方法の製造工程の断面図
である図２を参照すると、本発明の第２の実施例は、チ
タン・タングステン膜２０５とＣＶＤタングステン膜２
０６とを下層の高融点金属膜とし、アルミ系金属膜をア
ルミ合金膜２０７とし、チタン・タングステン膜２１５
を第２の高融点金属膜とし、この下層の高融点金属膜と
アルミ合金膜２０７とこの第２の高融点金属膜とからな
る積層金属膜を加工して微細金属配線を形成している。
さらに、金属配線と同一のパターンを有するフォトレジ
ストパターン２０９の幅は、層間絶縁膜２０３に設けら
れた拡散層２０２に達するコンタクト孔２０４の開口径
と同じである。本実施例は、目合わせ精度が±０．０５
μｍの０．４μｍのデザイン・ルールが適用されてお
り、形成方法は以下のとうりになる。
である図２を参照すると、本発明の第２の実施例は、チ
タン・タングステン膜２０５とＣＶＤタングステン膜２
０６とを下層の高融点金属膜とし、アルミ系金属膜をア
ルミ合金膜２０７とし、チタン・タングステン膜２１５
を第２の高融点金属膜とし、この下層の高融点金属膜と
アルミ合金膜２０７とこの第２の高融点金属膜とからな
る積層金属膜を加工して微細金属配線を形成している。
さらに、金属配線と同一のパターンを有するフォトレジ
ストパターン２０９の幅は、層間絶縁膜２０３に設けら
れた拡散層２０２に達するコンタクト孔２０４の開口径
と同じである。本実施例は、目合わせ精度が±０．０５
μｍの０．４μｍのデザイン・ルールが適用されてお
り、形成方法は以下のとうりになる。
【００２１】まず、半導体基板２０１表面に拡散層２０
２が形成され、半導体基板２０１上に膜厚１μｍ程度の
層間絶縁膜２０３が形成され、拡散層２０２に達する開
口径０．４μｍのコンタクト孔２０４が層間絶縁膜２０
３に形成される。次に、全面に膜厚５０ｎｍ程度のチタ
ン・タングステン膜２０５，膜厚２００ｎｍ程度のＣＶ
Ｄタングステン膜２０６，膜厚５００μｍ程度のアルミ
合金膜２０７，および膜厚１００ｎｍ程度のチタン・タ
ングステン膜２１５が順次形成される。このＣＶＤタン
グステン膜２０６の表面は、凹凸がかなりある。続い
て、第１の絶縁膜であるところの膜厚２００ｎｍ程度の
プラズマ酸化膜２０８が、プラズマＣＶＤ法により形成
される。次に、フォトリソグラフィー技術を用いて、金
属配線と同一のパターンを有する線幅０．４μｍのフォ
トレジストパターン２０９が、上記プラズマ酸化膜２０
８上に形成される〔図２（ａ）〕。
２が形成され、半導体基板２０１上に膜厚１μｍ程度の
層間絶縁膜２０３が形成され、拡散層２０２に達する開
口径０．４μｍのコンタクト孔２０４が層間絶縁膜２０
３に形成される。次に、全面に膜厚５０ｎｍ程度のチタ
ン・タングステン膜２０５，膜厚２００ｎｍ程度のＣＶ
Ｄタングステン膜２０６，膜厚５００μｍ程度のアルミ
合金膜２０７，および膜厚１００ｎｍ程度のチタン・タ
ングステン膜２１５が順次形成される。このＣＶＤタン
グステン膜２０６の表面は、凹凸がかなりある。続い
て、第１の絶縁膜であるところの膜厚２００ｎｍ程度の
プラズマ酸化膜２０８が、プラズマＣＶＤ法により形成
される。次に、フォトリソグラフィー技術を用いて、金
属配線と同一のパターンを有する線幅０．４μｍのフォ
トレジストパターン２０９が、上記プラズマ酸化膜２０
８上に形成される〔図２（ａ）〕。
【００２２】次に、このフォトレジストパターン２０９
をマスクにしたＣＦ4 とＣＨＦ3 とＡｒとの混合ガスプ
ラズマを用いたドライエッチングにより、上記プラズマ
酸化膜２０８が異方性エッチングされてプラズマ酸化膜
２０８ａになる〔図２（ｂ）〕。
をマスクにしたＣＦ4 とＣＨＦ3 とＡｒとの混合ガスプ
ラズマを用いたドライエッチングにより、上記プラズマ
酸化膜２０８が異方性エッチングされてプラズマ酸化膜
２０８ａになる〔図２（ｂ）〕。
【００２３】次に、上記フォトレジストパターン２０９
をマスクにした上記第１の実施例と同様のエッチングに
より、上記チタン・タングステン膜２１５が異方性エッ
チングされてチタン・タングステン膜２１５ａになる。
さらに連続して、上記フォトレジストパターン２０９を
マスクにした上記第１の実施例と同様のエッチングによ
り、上記アルミ合金膜２０７の異方性エッチングが行な
われ、アルミ合金膜２０７ａが形成される。これら一連
のエッチングにより、フォトレジストパターン２０９自
体もエッチグされ、膜厚が薄くなり、フォトレジストパ
ターン２０９ａとなる〔図２（ｃ）〕。
をマスクにした上記第１の実施例と同様のエッチングに
より、上記チタン・タングステン膜２１５が異方性エッ
チングされてチタン・タングステン膜２１５ａになる。
さらに連続して、上記フォトレジストパターン２０９を
マスクにした上記第１の実施例と同様のエッチングによ
り、上記アルミ合金膜２０７の異方性エッチングが行な
われ、アルミ合金膜２０７ａが形成される。これら一連
のエッチングにより、フォトレジストパターン２０９自
体もエッチグされ、膜厚が薄くなり、フォトレジストパ
ターン２０９ａとなる〔図２（ｃ）〕。
【００２４】次に、上記フォトレジストパターン２０９
ａが剥離される。続いて、全面に第２の絶縁膜であると
ころのプラズマ酸化膜２１８が、プラズマＣＶＤ法によ
り形成される。このプラズマ酸化膜２１８の膜厚は、目
明わせ精度（±０．０５μｍ）の絶対値である５０ｎｍ
より厚することが好ましい〔図２（ｄ）〕。
ａが剥離される。続いて、全面に第２の絶縁膜であると
ころのプラズマ酸化膜２１８が、プラズマＣＶＤ法によ
り形成される。このプラズマ酸化膜２１８の膜厚は、目
明わせ精度（±０．０５μｍ）の絶対値である５０ｎｍ
より厚することが好ましい〔図２（ｄ）〕。
【００２５】続いて、上記プラズマ酸化膜２１８が上記
第１の実施例と同様の条件でエッチバックされ、上記プ
ラズマ酸化膜２０８ａ並びに上記チタン・タングステン
膜２１５ａ並びに上記アルミ合金膜２０７ａの側面にプ
ラズマ酸化膜２１８ａからなるスペーサが形成される
〔図２（ｅ）〕。このプラズマ酸化膜２１８ａの膜厚
は、５０ｎｍより厚い。
第１の実施例と同様の条件でエッチバックされ、上記プ
ラズマ酸化膜２０８ａ並びに上記チタン・タングステン
膜２１５ａ並びに上記アルミ合金膜２０７ａの側面にプ
ラズマ酸化膜２１８ａからなるスペーサが形成される
〔図２（ｅ）〕。このプラズマ酸化膜２１８ａの膜厚
は、５０ｎｍより厚い。
【００２６】次に、これらプラズマ酸化膜２０８ａ並び
にプラズマ酸化膜２１８ａをマスクにして、上記第１の
実施例と同じ条件のＲＩＥにより、上記ＣＶＤタングス
テン膜２０６，および上記チタン・タングステン膜２０
５が連続的に異方性エッチングされ、ＣＶＤタングステ
ン膜２０６ａ，およびチタン・タングステン膜２０５ａ
となる〔図２（ｆ）〕。これにより、チタン・タングス
テン膜２１８ａ，アルミ合金膜２０７ａ，ＣＶＤタング
ステン膜２０６ａ，およびチタン・タングステン膜２０
５ａが積層されてなる本実施例による微細金属配線が完
成する。
にプラズマ酸化膜２１８ａをマスクにして、上記第１の
実施例と同じ条件のＲＩＥにより、上記ＣＶＤタングス
テン膜２０６，および上記チタン・タングステン膜２０
５が連続的に異方性エッチングされ、ＣＶＤタングステ
ン膜２０６ａ，およびチタン・タングステン膜２０５ａ
となる〔図２（ｆ）〕。これにより、チタン・タングス
テン膜２１８ａ，アルミ合金膜２０７ａ，ＣＶＤタング
ステン膜２０６ａ，およびチタン・タングステン膜２０
５ａが積層されてなる本実施例による微細金属配線が完
成する。
【００２７】本実施例においては、上述したように、プ
ラズマ酸化膜２１８ａの膜厚が５０ｎｍより厚いことか
ら、例えば上記ＣＶＤタングステン膜２０６ａの線幅
は、当初の上記フォトレジストパターン２０９の線幅
（０．４μｍ）に比べて、１００ｎｍ（０．１０μｍ）
よりも広くなる。このため、このＣＶＤタングステン膜
２０６ａは上記コンタクト孔２０４を完全に覆うことに
なる。
ラズマ酸化膜２１８ａの膜厚が５０ｎｍより厚いことか
ら、例えば上記ＣＶＤタングステン膜２０６ａの線幅
は、当初の上記フォトレジストパターン２０９の線幅
（０．４μｍ）に比べて、１００ｎｍ（０．１０μｍ）
よりも広くなる。このため、このＣＶＤタングステン膜
２０６ａは上記コンタクト孔２０４を完全に覆うことに
なる。
【００２８】上記第２の実施例は、上記第１の実施例の
有する効果を有している。さらに本実施例は、金属配線
と同一のパターンを有するフォトレジストパターン２０
９の幅が層間絶縁膜２０３に設けられた拡散層２０２に
達するコンタクト孔２０４の開口径と同じにできること
から、上記第１の実施例よりも配線ピッチを縮小するこ
とができる。
有する効果を有している。さらに本実施例は、金属配線
と同一のパターンを有するフォトレジストパターン２０
９の幅が層間絶縁膜２０３に設けられた拡散層２０２に
達するコンタクト孔２０４の開口径と同じにできること
から、上記第１の実施例よりも配線ピッチを縮小するこ
とができる。
【００２９】
【発明の効果】以上説明したように本発明の微細金属配
線形成方法は、少なくとも高融点金属膜，およびアルミ
系金属膜を順次堆積してなる積層金属膜上に第１の絶縁
膜を形成しておき、この第１の絶縁膜上に微細金属配線
と同一のパターンを有するフォトレジストパターンを形
成し、このフォトレジストパターンにより上記第１の絶
縁膜と少なくとも上記アルミ系金属膜とをエッチング
し、このフォトレジストパターンを剥離してから第２の
絶縁膜を形成し、この第２の絶縁膜のエッチバックを行
ない、これら第１，第２の絶縁膜をマスクにして上記高
融点金属膜をエッチングすることにより微細金属配線が
形成される。
線形成方法は、少なくとも高融点金属膜，およびアルミ
系金属膜を順次堆積してなる積層金属膜上に第１の絶縁
膜を形成しておき、この第１の絶縁膜上に微細金属配線
と同一のパターンを有するフォトレジストパターンを形
成し、このフォトレジストパターンにより上記第１の絶
縁膜と少なくとも上記アルミ系金属膜とをエッチング
し、このフォトレジストパターンを剥離してから第２の
絶縁膜を形成し、この第２の絶縁膜のエッチバックを行
ない、これら第１，第２の絶縁膜をマスクにして上記高
融点金属膜をエッチングすることにより微細金属配線が
形成される。
【００３０】このため、本発明によれば、微細金属配線
の線幅の縮小が発生せず、微細金属配線の線幅の抵抗値
の増大，およびストレスマイグレーション耐性の低下
と、拡散層と微細金属配線との接続の不具合（断線，コ
ンタクト抵抗の増大等），および拡散層の接合リークの
増大あるいは接合耐圧の低下等とは、抑制される。
の線幅の縮小が発生せず、微細金属配線の線幅の抵抗値
の増大，およびストレスマイグレーション耐性の低下
と、拡散層と微細金属配線との接続の不具合（断線，コ
ンタクト抵抗の増大等），および拡散層の接合リークの
増大あるいは接合耐圧の低下等とは、抑制される。
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】本発明の第２の実施例の製造工程の断面図であ
る。
る。
【図３】従来の技術を説明するための製造工程の断面図
である。
である。
【符号の説明】 １０１，２０１，３０１ 半導体基板 １０２，２０２，３０２ 拡散層 １０３，２０３，３０３ 層間絶縁膜 １０４，２０４，３０４ コンタクト孔 １０５，１０５ａ，１１５，１１５ａ，２０５，２０５
ａ，２１５，２１５ａ，３０５，３０５ａ，３１５，３
１５ａ，３１５ｂ チタン・タングステン膜 １０６，１０６ａ，２０６，２０６ａ，３０６，３０６
ａ ＣＶＤタングステン膜 １０７，１０７ａ，２０７，２０７ａ，３０７，３０７
ａ，３０７ｂ アルミ合金膜 １０８，１０８ａ，１１８，１１８ａ，２０８，２０８
ａ，２１８，２１８ａプラズマ酸化膜 １０９，１０９ａ，２０９，２０９ａ，３０９，３０９
ａ，３０９ｂ フォトレジストパターン
ａ，２１５，２１５ａ，３０５，３０５ａ，３１５，３
１５ａ，３１５ｂ チタン・タングステン膜 １０６，１０６ａ，２０６，２０６ａ，３０６，３０６
ａ ＣＶＤタングステン膜 １０７，１０７ａ，２０７，２０７ａ，３０７，３０７
ａ，３０７ｂ アルミ合金膜 １０８，１０８ａ，１１８，１１８ａ，２０８，２０８
ａ，２１８，２１８ａプラズマ酸化膜 １０９，１０９ａ，２０９，２０９ａ，３０９，３０９
ａ，３０９ｂ フォトレジストパターン
Claims (5)
- 【請求項１】 表面に素子が形成された半導体基板上に
層間絶縁膜を形成し、前記素子に達する開口部を前記層
間絶縁膜に形成する工程と、 全面に少なくとも高融点金属膜，およびアルミ系金属膜
を順次堆積して積層金属膜を形成する工程と、 ＣＶＤ法を用いて、前記積層金属膜上に第１の絶縁膜を
形成する工程と、 フォトリソグラフィー技術を用いて、前記第１の絶縁膜
上にフォトレジストパターンを形成する工程と、 前記フォトレジストパターンをマスクにしたドライエッ
チング技術を用いて、前記第１の絶縁膜，および前記ア
ルミ系金属膜を順次エッチングする工程と、 前記フォトレジストパターンを剥離する工程と、 ＣＶＤ法を用いて、全面に第２の絶縁膜を形成する工程
と、 ドライエッチング技術を用いて前記第２の絶縁膜のエッ
チバックを行ない、前記第１の絶縁膜並びに前記アルミ
系金属膜の側面に前記第２の絶縁膜からなるスペーサを
形成する工程と、 前記第１の絶縁膜，および前記スペーサをマスクにした
ドライエッチング技術を用いて、前記高融点金属膜をエ
ッチングする工程と、を有することを特徴とする微細金
属配線形成方法。 - 【請求項２】 表面に素子が形成された半導体基板上に
層間絶縁膜を形成し、前記素子に達する開口部を前記層
間絶縁膜に形成する工程と、 全面に第１の高融点金属膜，アルミ系金属膜および第２
の高融点金属膜を順次堆積して積層金属膜を形成する工
程と、 ＣＶＤ法を用いて前記積層金属膜上に第１の絶縁膜を形
成する工程と、 フォトリソグラフィー技術を用いて、前記第１の絶縁膜
上にフォトレジストパターンを形成する工程と、 前記フォトレジストパターンをマスクにしたドライエッ
チング技術を用いて、前記第１の絶縁膜，前記第２の高
融点金属膜および前記アルミ系金属膜を順次エッチング
する工程と、 前記フォトレジストパターンを剥離する工程と、 ＣＶＤ法を用いて全面に第２の絶縁膜を形成する工程
と、 ドライエッチング技術を用いて前記第２の絶縁膜のエッ
チバックを行ない、前記第１の絶縁膜、前記第２の高融
点金属膜並びに前記アルミ系金属膜の側面に前記第２の
絶縁膜からなるスペーサを形成する工程と、 前記第１の絶縁膜および前記スペーサをマスクにしたド
ライエッチング技術を用いて、前記第１の高融点金属膜
をエッチングする工程とを有することを特徴とする微細
金属配線形成方法。 - 【請求項３】 前記アルミ系金属膜が、アルミ膜，アル
ミ・シリコン合金膜，アルミ・銅合金膜，あるいはアル
ミ・シリコン・銅合金膜であることを特徴とする請求項
１あるいは２記載の微細金属配線形成方法。 - 【請求項４】 前記高融点金属膜が、チタン膜，窒化チ
タン膜，チタン・タングステン膜，タングステンシリサ
イド膜，およびタングステン膜の少なくとも１つを含む
ことを特徴とする請求項１あるいは３記載の微細金属配
線形成方法。 - 【請求項５】 前記第１あるいは第２の高融点金属膜
が、チタン膜，窒化チタン膜，チタン・タングステン
膜，タングステンシリサイド膜，およびタングステン膜
の少なくとも１つを含むことを特徴とする請求項２ある
いは３記載の微細金属配線形成方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314487A JP2830658B2 (ja) | 1992-11-25 | 1992-11-25 | 微細金属配線形成方法 |
| KR1019930025205A KR0132549B1 (ko) | 1992-11-25 | 1993-11-25 | 미세 구조 적층 접속층 제조 방법 |
| US08/157,298 US5407862A (en) | 1992-11-25 | 1993-11-26 | Method for manufacturing fine-structured stacked connection layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314487A JP2830658B2 (ja) | 1992-11-25 | 1992-11-25 | 微細金属配線形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163456A JPH06163456A (ja) | 1994-06-10 |
| JP2830658B2 true JP2830658B2 (ja) | 1998-12-02 |
Family
ID=18053898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4314487A Expired - Fee Related JP2830658B2 (ja) | 1992-11-25 | 1992-11-25 | 微細金属配線形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5407862A (ja) |
| JP (1) | JP2830658B2 (ja) |
| KR (1) | KR0132549B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130852A (ja) * | 1993-11-02 | 1995-05-19 | Sony Corp | 金属配線材料の形成方法 |
| US5757077A (en) * | 1995-02-03 | 1998-05-26 | National Semiconductor Corporation | Integrated circuits with borderless vias |
| US5656543A (en) * | 1995-02-03 | 1997-08-12 | National Semiconductor Corporation | Fabrication of integrated circuits with borderless vias |
| US5858875A (en) * | 1995-02-03 | 1999-01-12 | National Semiconductor Corporation | Integrated circuits with borderless vias |
| US5705428A (en) * | 1995-08-03 | 1998-01-06 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method for preventing titanium lifting during and after metal etching |
| US6051502A (en) * | 1997-10-20 | 2000-04-18 | Micron Technology, Inc. | Methods of forming conductive components and methods of forming conductive lines |
| TW552243B (en) | 1997-11-12 | 2003-09-11 | Jsr Corp | Process of forming a pattern on a substrate |
| JP2000138224A (ja) * | 1998-11-04 | 2000-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE102004026232B4 (de) * | 2004-05-28 | 2006-05-04 | Infineon Technologies Ag | Verfahren zum Ausbilden einer integrierten Halbleiterschaltungsanordnung |
| DE102005043914B4 (de) * | 2005-09-14 | 2009-08-13 | Infineon Technologies Ag | Halbleiterbauelement für Bondverbindung und Verfahren zur Herstellung |
| KR101408904B1 (ko) * | 2013-03-14 | 2014-06-17 | 한국과학기술원 | 고온 공정이 가능한 ｍｅｍｓ 디바이스 제조방법 |
| US9437574B2 (en) * | 2013-09-30 | 2016-09-06 | Freescale Semiconductor, Inc. | Electronic component package and method for forming same |
| US9515034B2 (en) | 2014-01-03 | 2016-12-06 | Freescale Semiconductor, Inc. | Bond pad having a trench and method for forming |
| JP2018152418A (ja) * | 2017-03-10 | 2018-09-27 | 東芝メモリ株式会社 | 半導体装置の製造方法及びエッチング用マスク |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5100838A (en) * | 1990-10-04 | 1992-03-31 | Micron Technology, Inc. | Method for forming self-aligned conducting pillars in an (IC) fabrication process |
| US5262352A (en) * | 1992-08-31 | 1993-11-16 | Motorola, Inc. | Method for forming an interconnection structure for conductive layers |
-
1992
- 1992-11-25 JP JP4314487A patent/JP2830658B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-25 KR KR1019930025205A patent/KR0132549B1/ko not_active IP Right Cessation
- 1993-11-26 US US08/157,298 patent/US5407862A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR0132549B1 (ko) | 1998-04-16 |
| US5407862A (en) | 1995-04-18 |
| JPH06163456A (ja) | 1994-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3510942B2 (ja) | 半導体素子の配線形成方法 | |
| JP2830658B2 (ja) | 微細金属配線形成方法 | |
| JPH04290232A (ja) | 溝埋込み配線形成方法 | |
| JP3214475B2 (ja) | デュアルダマシン配線の形成方法 | |
| TWI784183B (zh) | 用於貫孔輪廓控制及相關應用的原子層沉積(ald)襯墊 | |
| JP4108228B2 (ja) | 半導体装置の製造方法 | |
| JP3312604B2 (ja) | 半導体装置の製造方法 | |
| JP3183238B2 (ja) | 半導体装置の製造方法 | |
| US6204096B1 (en) | Method for reducing critical dimension of dual damascene process using spin-on-glass process | |
| JP3097338B2 (ja) | コンタクトホールの形成方法 | |
| JP2888213B2 (ja) | 半導体装置の製造方法 | |
| US6143644A (en) | Method to prevent passivation from keyhole damage and resist extrusion | |
| JP2002319617A (ja) | 半導体装置及びその製造方法 | |
| JP3301466B2 (ja) | 半導体装置の製造方法 | |
| JPH11135623A (ja) | 多層配線装置及びその製造方法 | |
| JPH05226333A (ja) | 半導体装置の製造方法 | |
| JP3099813B2 (ja) | 半導体装置の製造方法 | |
| JP3466796B2 (ja) | 半導体装置の製造方法 | |
| JPH0766178A (ja) | 半導体装置の製造方法 | |
| JP2000208620A (ja) | 半導体装置の製造方法 | |
| JP3495492B2 (ja) | 半導体装置の製造方法 | |
| JPH118244A (ja) | 半導体装置の製造方法 | |
| JPH0366128A (ja) | 多層配線構造体およびその製造方法 | |
| JPH1056022A (ja) | 半導体装置の製造方法 | |
| JPH08316310A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980825 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080925 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080925 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090925 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |