JP2828753B2 - 混成集積回路装置 - Google Patents
混成集積回路装置Info
- Publication number
- JP2828753B2 JP2828753B2 JP2228265A JP22826590A JP2828753B2 JP 2828753 B2 JP2828753 B2 JP 2828753B2 JP 2228265 A JP2228265 A JP 2228265A JP 22826590 A JP22826590 A JP 22826590A JP 2828753 B2 JP2828753 B2 JP 2828753B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- integrated circuit
- sub
- conductive path
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
Landscapes
- Combinations Of Printed Boards (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は多層金属基板構造の混成集積回路装置に関す
る。
る。
（ロ）従来の技術 第４図を参照して従来の多層金属基板構造の混成集積
回路装置を説明する。
回路装置を説明する。
同図は混成集積回路装置の断面構造を示し、混成集積
回路装置は２枚の絶縁金属基板（62）（64）、接着性の
絶縁樹脂層（66）、導電路（68）、パッド（70）、集積
回路素子（72）、チップ抵抗あるいはチップコンデンサ
等のチップ素子（74）、ケース材（75）、対の内部リー
ド（76）等で示されている。
回路装置は２枚の絶縁金属基板（62）（64）、接着性の
絶縁樹脂層（66）、導電路（68）、パッド（70）、集積
回路素子（72）、チップ抵抗あるいはチップコンデンサ
等のチップ素子（74）、ケース材（75）、対の内部リー
ド（76）等で示されている。
絶縁金属基板（62）（64）には陽極酸化処理したアル
ミニウム基板が主として使用され、絶縁樹脂層（66）を
介して貼着した銅箔をホトエッチングする等して導電路
（68）およびパッド（70）が所定のパターンに形成され
る。
ミニウム基板が主として使用され、絶縁樹脂層（66）を
介して貼着した銅箔をホトエッチングする等して導電路
（68）およびパッド（70）が所定のパターンに形成され
る。
集積回路素子（72）は導電路（68）の所定の位置にAg
ペースト等を使用して固着され、その他のチップ素子
（74）および外部リード（参照番号を付さない）は所定
の導電路（68）に半田固着される。また、略Ｌ字形状の
内部リード（76）は、搭載素子が対向するように２枚の
絶縁金属基板（62）（64）をケース材（75）に固着した
ときに、それぞれの絶縁金属基板（62）（64）のパッド
（70）に固着された内部リード（76）の他端が当接する
ようにパッド（70）に半田固着される。内部リード（7
6）のこの当接部はリフローにより半田固着され、２枚
の絶縁金属基板（62）（64）上に形成された導電路（6
8）が相互接続される。
ペースト等を使用して固着され、その他のチップ素子
（74）および外部リード（参照番号を付さない）は所定
の導電路（68）に半田固着される。また、略Ｌ字形状の
内部リード（76）は、搭載素子が対向するように２枚の
絶縁金属基板（62）（64）をケース材（75）に固着した
ときに、それぞれの絶縁金属基板（62）（64）のパッド
（70）に固着された内部リード（76）の他端が当接する
ようにパッド（70）に半田固着される。内部リード（7
6）のこの当接部はリフローにより半田固着され、２枚
の絶縁金属基板（62）（64）上に形成された導電路（6
8）が相互接続される。
上記構造によれば、混成集積回路装置の投影面積を低
減することができる他、２枚の絶縁金属基板（62）（6
4）の何れにも大電力の集積回路素子を搭載することが
できる。
減することができる他、２枚の絶縁金属基板（62）（6
4）の何れにも大電力の集積回路素子を搭載することが
できる。
（ハ）発明が解決しようとする課題 しかしながら、上記構造の混成集積回路装置において
は、導電路の相互接続が可能な個所が絶縁金属基板端部
に限定されるため、所定の導電路を絶縁金属基板端部に
導かねばならない問題を有する。特にマイクロコンピュ
ータを搭載する昨今の混成集積回路装置では相互接続を
必要とする導電路の数が膨大であるため、この導電路の
引き回しによって多大な素子実装面積が消費される欠点
を有している。
は、導電路の相互接続が可能な個所が絶縁金属基板端部
に限定されるため、所定の導電路を絶縁金属基板端部に
導かねばならない問題を有する。特にマイクロコンピュ
ータを搭載する昨今の混成集積回路装置では相互接続を
必要とする導電路の数が膨大であるため、この導電路の
引き回しによって多大な素子実装面積が消費される欠点
を有している。
また、16ビット以上のマイクロコンピュータを搭載す
る場合には、そのデータバス、アドレスバスの幅は一回
のワイアボンディングによっては横断が不可能な大きさ
となるため、これらバスを横断する導電路の接続はこれ
までジャンピングワイア接続と称される技術により数時
に分けて行われている。このため、ジャンピングワイア
接続のための多数のパッドにより多大な素子実装面積が
消費される欠点も有している。
る場合には、そのデータバス、アドレスバスの幅は一回
のワイアボンディングによっては横断が不可能な大きさ
となるため、これらバスを横断する導電路の接続はこれ
までジャンピングワイア接続と称される技術により数時
に分けて行われている。このため、ジャンピングワイア
接続のための多数のパッドにより多大な素子実装面積が
消費される欠点も有している。
さらには、上記混成集積回路装置はそれぞれの絶縁金
属基板をケース材に固着した後に内部リードの半田固着
が行われるため、製造工程が煩雑であると共にその後の
機能試験が困難になるばかりか、トラブルシューティン
グが不可能となる欠点を有している。
属基板をケース材に固着した後に内部リードの半田固着
が行われるため、製造工程が煩雑であると共にその後の
機能試験が困難になるばかりか、トラブルシューティン
グが不可能となる欠点を有している。
（ニ）課題を解決するための手段 本発明は上記課題に鑑みてなされたものであって、絶
縁金属基板上に所定形状に導電路を形成したサブ基板
を、マザー基板上に固着搭載した所定の集積回路素子に
隣接する位置であって、マザー基板上に所定間隔離間し
て固着することによって高密度かつ高集積度の混成集積
回路装置を提供するものである。
縁金属基板上に所定形状に導電路を形成したサブ基板
を、マザー基板上に固着搭載した所定の集積回路素子に
隣接する位置であって、マザー基板上に所定間隔離間し
て固着することによって高密度かつ高集積度の混成集積
回路装置を提供するものである。
（ホ）作 用 所定形状に導電路を形成したサブ基板をマザー基板の
所定位置に配置するため、サブ基板の任意の周端部にて
サブ基板とマザー基板の導電路の相互接続を行うことが
可能となり、マザー基板の導電路の引き回しが抑制され
る。
所定位置に配置するため、サブ基板の任意の周端部にて
サブ基板とマザー基板の導電路の相互接続を行うことが
可能となり、マザー基板の導電路の引き回しが抑制され
る。
また、サブ基板の導電路によるマザー基板の導電路の
長スパンの接続が可能になってマザー基板の導電路の引
き回しが抑制されると共にジャンピング接続のためのパ
ッドが不要となる。
長スパンの接続が可能になってマザー基板の導電路の引
き回しが抑制されると共にジャンピング接続のためのパ
ッドが不要となる。
さらに、サブ基板をマザー基板上に固着搭載した所定
の集積回路素子に隣接配置するため、所定の集積回路素
子の電極をマザー基板、サブ基板に形成したパッドの何
れにも直接ワイアボンディングすることが可能になる。
の集積回路素子に隣接配置するため、所定の集積回路素
子の電極をマザー基板、サブ基板に形成したパッドの何
れにも直接ワイアボンディングすることが可能になる。
さらにまた、サブ基板とマザー基板の主面が同一方向
に面するため、サブ基板とマザー基板の導電路の相互接
続後の機能試験、トラブルシューティングが容易にな
る。
に面するため、サブ基板とマザー基板の導電路の相互接
続後の機能試験、トラブルシューティングが容易にな
る。
（ヘ）実 施 例 第１図乃至第３図を参照して本発明の一実施例を説明
する。なお、第１図は実施例の平面図であり、第２図は
第１図のＩ−Ｉ線断面図である。また、第３図はサブ基
板の平面図である。
する。なお、第１図は実施例の平面図であり、第２図は
第１図のＩ−Ｉ線断面図である。また、第３図はサブ基
板の平面図である。
第１図および第２図に示されるように、本発明の混成
集積回路装置はマザー基板（10）上の所定位置にサブ基
板（30）を離間配置する基板構造を有する。
集積回路装置はマザー基板（10）上の所定位置にサブ基
板（30）を離間配置する基板構造を有する。
マザー基板（10）には表面を陽極酸化処理した1.5〜
2.0mm厚のアルミニウム基板が使用され、接着性の絶縁
樹脂層（図示しない）により貼着した銅箔をホトエッチ
ングする等して例えばアドレスバス、データバス、制御
バス等の導電路（12）、集積回路素子（22）の電極とワ
イアボンディングするためのパッド（14）、外部リード
用パッド（16）、マザー基板（10）とサブ基板（30）上
にそれぞれ形成した導電路とを相互接続するためのパッ
ド（18）およびサブ基板（30）の支持部材を固着するた
めのパッド（20）等がその全面に所定のパターンに形成
される。
2.0mm厚のアルミニウム基板が使用され、接着性の絶縁
樹脂層（図示しない）により貼着した銅箔をホトエッチ
ングする等して例えばアドレスバス、データバス、制御
バス等の導電路（12）、集積回路素子（22）の電極とワ
イアボンディングするためのパッド（14）、外部リード
用パッド（16）、マザー基板（10）とサブ基板（30）上
にそれぞれ形成した導電路とを相互接続するためのパッ
ド（18）およびサブ基板（30）の支持部材を固着するた
めのパッド（20）等がその全面に所定のパターンに形成
される。
マイクロコンピュータ、プログラマブル・ゲートアレ
イ、メモリ等の集積回路素子（22）（24）（26）は所定
のダイボンドパッド上にAgペースト等を使用して固着さ
れ、特に発熱が多いパワー集積回路素子（22）（24）は
ヒートシンク（28）を介して固着される。また、チップ
抵抗あるいはチップコンデンサ等のチップ素子（図示さ
れていない）は半田固着される。なお、サブ基板（30）
の直下に配置される集積回路素子（26）の電極のワイア
ボンディングはサブ基板（30）の固着前に行われる。
イ、メモリ等の集積回路素子（22）（24）（26）は所定
のダイボンドパッド上にAgペースト等を使用して固着さ
れ、特に発熱が多いパワー集積回路素子（22）（24）は
ヒートシンク（28）を介して固着される。また、チップ
抵抗あるいはチップコンデンサ等のチップ素子（図示さ
れていない）は半田固着される。なお、サブ基板（30）
の直下に配置される集積回路素子（26）の電極のワイア
ボンディングはサブ基板（30）の固着前に行われる。
次に、第３図を参照してサブ基板（30）を説明する。
同図は回路パターン形成および素子固着が完了したサ
ブ基板（30）の平面構造を説明する図であり、サブ基板
（30）はプレス成形により形成した孔（32）およびタブ
（34）、接着性の絶縁樹脂層により片面、あるいは両面
に貼着した銅箔をホトエッチングする等して形成した導
電路（36）、パッド（38）（40）（42）および所定のダ
イボンドパッド上にAgペースト等を使用して固着した集
積回路素子（46）等で示されている。
ブ基板（30）の平面構造を説明する図であり、サブ基板
（30）はプレス成形により形成した孔（32）およびタブ
（34）、接着性の絶縁樹脂層により片面、あるいは両面
に貼着した銅箔をホトエッチングする等して形成した導
電路（36）、パッド（38）（40）（42）および所定のダ
イボンドパッド上にAgペースト等を使用して固着した集
積回路素子（46）等で示されている。
サブ基板（30）にはマザー基板（10）への半田固着と
強度を考慮して、錫、クロム、ニッケル、鉄等を含有す
る略0.5mm厚の銅合金が使用される。
強度を考慮して、錫、クロム、ニッケル、鉄等を含有す
る略0.5mm厚の銅合金が使用される。
サブ基板（30）の導電路（36）はサブ基板（30）上の
回路素子を相互接続し、パッド（42）（18）を介してマ
ザー基板（10）上に形成した導電路（12）と相互接続
し、さらにはパッド（42）（18）を介して単にマザー基
板（10）上に形成した導電路（12）をジャンプ接続す
る。
回路素子を相互接続し、パッド（42）（18）を介してマ
ザー基板（10）上に形成した導電路（12）と相互接続
し、さらにはパッド（42）（18）を介して単にマザー基
板（10）上に形成した導電路（12）をジャンプ接続す
る。
タブ（34）は所定の工程において、その端部から略3m
mの位置でサブ基板（30）の面に直角に折り曲げられ
て、サブ基板（30）とマザー基板（10）の配置間隔を略
3mmに規制する支持部（34）となる。なお、この支持部
（34）はサブ基板（30）の金属の絞り加工によって形成
することも、個別の支持部材によっても形成すること
も、さらには単にサブ基板（30）の端部を折り曲げて形
成することも可能である。また、第３図は多面構成のサ
ブ基板（30）を示しているが単面構成であっても差し支
えない。
mの位置でサブ基板（30）の面に直角に折り曲げられ
て、サブ基板（30）とマザー基板（10）の配置間隔を略
3mmに規制する支持部（34）となる。なお、この支持部
（34）はサブ基板（30）の金属の絞り加工によって形成
することも、個別の支持部材によっても形成すること
も、さらには単にサブ基板（30）の端部を折り曲げて形
成することも可能である。また、第３図は多面構成のサ
ブ基板（30）を示しているが単面構成であっても差し支
えない。
再び第１図および第２図を参照して実施例をさらに詳
細に説明する。
細に説明する。
マザー基板（10）に形成したパッド（20）にサブ基板
（30）の支持部（34）を半田固着すると、第１図に図示
するように、サブ基板（30）の電子回路の構成要素であ
って、放熱特性を考慮してマザー基板（10）に固着され
た所定の集積回路素子（24）が、サブ基板（30）に形成
した孔（32）から露出すると共に集積回路素子（24）に
パッド（40）が隣接配置される。従って、積層基板構造
であるにもかかわらずサブ基板（30）に高発熱の電子回
路を形成することが可能となり、サブ基板（30）に分離
形成される電子回路が制限されない。
（30）の支持部（34）を半田固着すると、第１図に図示
するように、サブ基板（30）の電子回路の構成要素であ
って、放熱特性を考慮してマザー基板（10）に固着され
た所定の集積回路素子（24）が、サブ基板（30）に形成
した孔（32）から露出すると共に集積回路素子（24）に
パッド（40）が隣接配置される。従って、積層基板構造
であるにもかかわらずサブ基板（30）に高発熱の電子回
路を形成することが可能となり、サブ基板（30）に分離
形成される電子回路が制限されない。
また、集積回路素子（22）にはマザー基板（10）のパ
ッド（14）とサブ基板（30）のパッド（44）が隣接配置
される。このようなパッド配列は、例えばアドレス信号
がマザー基板（10）から供給され、その出力データをサ
ブ基板（30）に供給するようなROMに好適であって、集
積回路素子（22）の電極からマザー基板（10）、あるい
はサブ基板（30）のパッド（14）（44）に直接ワイアボ
ンディングできる本発明はワイアボンディング工程の削
減効果並びに導電路面積の低減効果が顕著である。
ッド（14）とサブ基板（30）のパッド（44）が隣接配置
される。このようなパッド配列は、例えばアドレス信号
がマザー基板（10）から供給され、その出力データをサ
ブ基板（30）に供給するようなROMに好適であって、集
積回路素子（22）の電極からマザー基板（10）、あるい
はサブ基板（30）のパッド（14）（44）に直接ワイアボ
ンディングできる本発明はワイアボンディング工程の削
減効果並びに導電路面積の低減効果が顕著である。
これら所定の集積回路素子（22）（24）はその電極面
がサブ基板（30）面と略等しい高さとなるように、即ち
所定の集積回路素子（22）（24）の電極とサブ基板（3
0）のパッド（40）（44）が同一平面に配列されるよう
にヒートシンク（28）を介して固着される。そこで、少
なくとも前記の集積回路素子（22）（24）の電極とサブ
基板（30）のパッド（40）（44）間のワイアボンディン
グにおいては、ボンディングヘッドを垂直方向に大きく
移動させる必要がなくなって、多ピンの集積回路が使用
される混成集積回路装置では特にワイアボンディング能
率が向上する。
がサブ基板（30）面と略等しい高さとなるように、即ち
所定の集積回路素子（22）（24）の電極とサブ基板（3
0）のパッド（40）（44）が同一平面に配列されるよう
にヒートシンク（28）を介して固着される。そこで、少
なくとも前記の集積回路素子（22）（24）の電極とサブ
基板（30）のパッド（40）（44）間のワイアボンディン
グにおいては、ボンディングヘッドを垂直方向に大きく
移動させる必要がなくなって、多ピンの集積回路が使用
される混成集積回路装置では特にワイアボンディング能
率が向上する。
さらに、サブ基板（30）に形成したパッド（42）とマ
ザー基板（10）に形成したパッド（18）とをワイアボン
ディングすることにより、サブ基板（30）の電子回路と
マザー基板（10）の電子回路の相互接続が行われ、また
マザー基板（10）に形成した導電路（12）のジャンピン
グ接続が行われる。
ザー基板（10）に形成したパッド（18）とをワイアボン
ディングすることにより、サブ基板（30）の電子回路と
マザー基板（10）の電子回路の相互接続が行われ、また
マザー基板（10）に形成した導電路（12）のジャンピン
グ接続が行われる。
既に明らかなように、本発明の混成集積回路装置はマ
ザー基板（10）上の所定位置にサブ基板（30）を離間配
置する基板構造を有するため、サブ基板（30）の固着工
程、サブ基板（30）上の導電路とマザー基板（10）上の
導電路の相互接続工程はマザー基板（10）上に固着され
る集積回路素子、あるいはチップ素子と同等に行われ、
ケーシングを除く製造、試験工程がマザー基板（10）上
で完了する。また、本発明の混成集積回路装置は最終的
にケース材（図示しない）により封止されるが、従来の
ケース材の中空構造内に収納することができる。
ザー基板（10）上の所定位置にサブ基板（30）を離間配
置する基板構造を有するため、サブ基板（30）の固着工
程、サブ基板（30）上の導電路とマザー基板（10）上の
導電路の相互接続工程はマザー基板（10）上に固着され
る集積回路素子、あるいはチップ素子と同等に行われ、
ケーシングを除く製造、試験工程がマザー基板（10）上
で完了する。また、本発明の混成集積回路装置は最終的
にケース材（図示しない）により封止されるが、従来の
ケース材の中空構造内に収納することができる。
以上本発明の一実施例を説明したが、本発明はサブ基
板の平面形状等に関して種々の変形が可能であって、実
施例に限定されるものではない。
板の平面形状等に関して種々の変形が可能であって、実
施例に限定されるものではない。
（ト）発明の効果 以上述べたように本発明の混成集積回路装置は （１）マザー基板の導電路とサブ基板の導電路との相互
接続を任意の位置で行うことが可能なため導電路の引き
回しによる実装面積の低下が回避される。
接続を任意の位置で行うことが可能なため導電路の引き
回しによる実装面積の低下が回避される。
（２）サブ基板の導電路によるマザー基板の導電路の長
スパンの接続が可能であるためジャンピング接続のため
のパッドが不要になり実装面積の低下が回避される。
スパンの接続が可能であるためジャンピング接続のため
のパッドが不要になり実装面積の低下が回避される。
（３）マザー基板、サブ基板共に金属基板を使用するた
め発熱素子の配置が自由である。
め発熱素子の配置が自由である。
（４）マザー基板上にサブ基板を離間固着するためマザ
ー基板の全領域を素子実装に使用できる。
ー基板の全領域を素子実装に使用できる。
（５）サブ基板を、マザー基板に固着搭載した所定の集
積回路素子に隣接配置したため、その集積回路素子電極
をマザー基板のパッドにもサブ基板のパッドにも直接ワ
イアボンディングすることができ、ワイアボンディング
数が低減されると共に導電路面積が低減される。
積回路素子に隣接配置したため、その集積回路素子電極
をマザー基板のパッドにもサブ基板のパッドにも直接ワ
イアボンディングすることができ、ワイアボンディング
数が低減されると共に導電路面積が低減される。
（６）サブ基板とマザー基板の主面が同一方向に面する
ため、サブ基板とマザー基板の導電路の相互接続後の機
能試験、トラブルシューティングが容易である。
ため、サブ基板とマザー基板の導電路の相互接続後の機
能試験、トラブルシューティングが容易である。
（７）集積回路としてチップ素子を使用するため高集積
度が達成される。
度が達成される。
（８）サブ基板に加工が容易な銅合金を使用するため離
間固着のための支持部を一体成形することができる。
間固着のための支持部を一体成形することができる。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ｉ−Ｉ線断面図、第３図は本発明で使用されるサブ基板
の平面図、第４図は従来の混成集積回路装置の平面図。 10……マザー基板、12、36……導電路、14、38、40、44
……パツド、16……外部リード用パッド、18、42……内
部接続用パッド、20……支持部材用パッド、22、24、46
……集積回路素子、30……サブ基板、32……孔、34……
支持部材。
Ｉ−Ｉ線断面図、第３図は本発明で使用されるサブ基板
の平面図、第４図は従来の混成集積回路装置の平面図。 10……マザー基板、12、36……導電路、14、38、40、44
……パツド、16……外部リード用パッド、18、42……内
部接続用パッド、20……支持部材用パッド、22、24、46
……集積回路素子、30……サブ基板、32……孔、34……
支持部材。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 義幸 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 石原 純夫 群馬県山田郡大間々町大間々414―１ 東京アイシー株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 25/04
Claims (9)
- 【請求項１】第１の絶縁金属基板上に所定形状に導電路
を形成し、その導電路の所定位置に少なくとも集積回路
素子を固着搭載したマザー基板と、 第２の絶縁金属基板上に所定形状に導電路を形成し、そ
の導電路の所定位置に集積回路素子および、あるいはチ
ップ抵抗、チップコンデンサ等のチップ素子を固着搭載
したサブ基板とから構成され、 前記サブ基板を、マザー基板に固着搭載した所定の集積
回路素子に隣接配置したことを特徴とする混成集積回路
装置。 - 【請求項２】前記所定の集積回路素子電極とサブ基板の
パッドをワイアボンディングしたことを特徴とする請求
項１記載の混成集積回路装置。 - 【請求項３】前記サブ基板高とマザー基板上に固着した
前記所定の集積回路素子の実装高とを略等しくしたこと
を特徴とする請求項１記載の混成集積回路装置。 - 【請求項４】前記マザー基板の所要の導電路の接続をサ
ブ基板の導電路を介して行ったことを特徴とする請求項
１記載の混成集積回路装置。 - 【請求項５】前記第２の絶縁金属基板を銅、あるいは銅
合金で形成したことを特徴とする請求項１記載の混成集
積回路装置。 - 【請求項６】前記サブ基板の端部を折り曲げ、あるいは
基板端部に形成したタブを折り曲げてサブ基板の支持部
としたことを特徴とする請求項１記載の混成集積回路装
置。 - 【請求項７】前記サブ基板の面積を前記マザー基板に比
較して小面積としたことを特徴とする請求項１記載の混
成集積回路装置。 - 【請求項８】前記サブ基板の所定の導電路の前記マザー
基板の導電路とをワイアボンディングしたことを特徴と
する請求項１記載の混成集積回路装置。 - 【請求項９】前記集積回路素子にチップ素子を用いたこ
とを特徴とする請求項１記載の混成集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228265A JP2828753B2 (ja) | 1990-08-31 | 1990-08-31 | 混成集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2228265A JP2828753B2 (ja) | 1990-08-31 | 1990-08-31 | 混成集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04111460A JPH04111460A (ja) | 1992-04-13 |
| JP2828753B2 true JP2828753B2 (ja) | 1998-11-25 |
Family
ID=16873768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2228265A Expired - Lifetime JP2828753B2 (ja) | 1990-08-31 | 1990-08-31 | 混成集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2828753B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141084A (ja) * | 2006-12-05 | 2008-06-19 | Nec Electronics Corp | 半導体装置 |
| DE102012107668A1 (de) | 2012-08-21 | 2014-03-20 | Epcos Ag | Bauelementanordnung |
-
1990
- 1990-08-31 JP JP2228265A patent/JP2828753B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04111460A (ja) | 1992-04-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4941033A (en) | Semiconductor integrated circuit device | |
| JP3410969B2 (ja) | 半導体装置 | |
| JPH07142674A (ja) | パワ−モジュ−ル | |
| JP2658672B2 (ja) | Ｉ／ｏピンの修理構造および修理方法 | |
| JP2000138317A (ja) | 半導体装置及びその製造方法 | |
| JP2000232180A (ja) | 配線基板および半導体装置 | |
| JP2001077228A (ja) | 半導体パッケージ用プリント配線板およびその製造方法 | |
| JP2828753B2 (ja) | 混成集積回路装置 | |
| JP2828752B2 (ja) | 混成集積回路装置 | |
| JPS63114299A (ja) | プリント配線板 | |
| JP2865400B2 (ja) | 混成集積回路装置 | |
| JP3153062B2 (ja) | 電子部品搭載用基板 | |
| JPH04111459A (ja) | 混成集積回路装置 | |
| JPH10150065A (ja) | チップサイズパッケージ | |
| JPH11163489A (ja) | 電子部品の実装構造 | |
| JPH08191128A (ja) | 電子装置 | |
| JPH04111461A (ja) | 混成集積回路装置 | |
| JPH0629421A (ja) | 電子部品搭載用基板 | |
| JP3737093B2 (ja) | 半導体装置 | |
| JP2715957B2 (ja) | 混成集積回路装置 | |
| JP2872531B2 (ja) | 半導体モジュール基板，及びそれを用いた半導体装置 | |
| JPH0249731Y2 (ja) | ||
| JPH0537119A (ja) | 混成集積回路装置 | |
| JPH0231794Y2 (ja) | ||
| JPH0982752A (ja) | 半導体装置 |