JP2824370B2 - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
- Publication number
- JP2824370B2 JP2824370B2 JP4271486A JP27148692A JP2824370B2 JP 2824370 B2 JP2824370 B2 JP 2824370B2 JP 4271486 A JP4271486 A JP 4271486A JP 27148692 A JP27148692 A JP 27148692A JP 2824370 B2 JP2824370 B2 JP 2824370B2
- Authority
- JP
- Japan
- Prior art keywords
- potential
- insulated gate
- phase
- gate
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 36
- 239000004065 semiconductor Substances 0.000 claims description 20
- 230000005669 field effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 27
- 230000007423 decrease Effects 0.000 description 12
- 238000000034 method Methods 0.000 description 10
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000000295 complement effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
を使用する電子回路でクロック信号を用いる回路に関す
るものである。特に電圧制御発振器が発生した信号に基
づく信号の位相を基準信号の位相に同期させる位相同期
ループ回路に関する。
集積回路装置(以下「LSI」と記す)内に構成されて
いる複数の機器の動作速度は、飛躍的に向上している。
それにつれて、LSIに外部から供給され、LSI内の
機器の動作速度を規定するクロック信号を、いかに高速
にLSI内の機器に分配するかが、動作速度を向上させ
る上で1つの技術課題となっている。
機器に供給されるクロック信号の位相を、LSI内に設
けた位相同期ループ回路(phase−locked−
loop、以下「PLL」と記す)回路によって外部か
ら供給されるクロック信号の位相に同期させることによ
って、各機器への分配時に生じる遅延を解消することが
考えられている。
のPLL回路の一例を図9に示す。この回路は、IEE
E JOURNAL OF SOLID−STATE
CIRCUITS VOL.22,NO.2 Apr.
1987の255頁乃至261頁に掲載されているもの
である。
は、その位相を位相の基準となる基準クロック11に同
期させるため、その位相が位相周波数比較器1において
基準クロック11の位相と比較される。そしてチャージ
ポンプ回路2は両者の位相の差に応じて所定の電荷量の
電荷を出力する。この電荷は抵抗301,302、容量
303を有するループフィルタ3で蓄積、平滑化され、
電圧制御発振器(以下「VCO」と記載する)4には内
部クロック12と基準クロック11の位相の差に対応し
た電位VVCO が印加される。VCO4及びクロックジェ
ネレーター5は電位VVCO に基づき、内部クロック12
と基準クロック11の位相の差に対応した周波数を有す
る基礎クロックから、内部クロック12を含む種々のク
ロックを生成する。即ち内部クロック12を帰還し、基
準クロック11と同期させることにより、その位相の安
定が図られている。
回路については、ループフィルタ3で、チャージポンプ
回路2の出力する電荷を蓄積、平滑化するため、ループ
フィルタ3に使用される容量303の容量値はある所定
の値以上でなければならない。もし、所定の値よりも小
さいときには、上記の平滑化が十分になされない結果、
PLL回路の同期動作が安定化しなくなる。
の半導体集積回路においてもPLL回路を内蔵し、PL
L回路によって外部から供給されるクロック信号と同期
した信号をゲートアレイによって構成される各機器に供
給させようとする要望がある。
置では、一般的に製造を安価にするため、PLL回路の
為だけに特別に容量を形成する工程は実施しないため、
金属配線層を形成する既存の工程で、金属配線層を上下
に積層させて、その間に生じる容量を利用する等の構成
を取らざるをえない。しかしこの構成では、ループフィ
ルタ3に要求される容量303を形成するには大きな面
積を必要とし、集積度の向上を妨げるという問題点があ
った。
されたもので、半導体集積回路装置の製造コストを増加
させることなく、しかも大きな面積を必要としないPL
L回路を得る事を目的とする。
期ループ回路は、入力端と、少なくとも一つの出力端と
を有し、入力端に与えられた電位に基づいて生成された
クロックを出力端に与えるクロック発生部と、一の出力
端に与えられたクロックと、基準クロックとを受け、両
者の位相差に応じた電荷量を有する電荷を発生する電荷
発生部と、電荷を受ける入力端と、電荷量に依存した電
位を発生する出力端とを有する電位発生部と、を備え
る。そして、電位発生部は、第1の電位点と、前記第1
の電位点とは異なる電位が与えられる第2の電位点と、
第1の電位点に接続される第1導電型の第1半導体層
と、第1半導体層上に形成される絶縁層と、絶縁層を挟
んで対峙するゲート電極を有する、少なくとも一つの第
1の絶縁ゲート型キャパシタと、第2の電位点に接続さ
れる第2導電型の第2半導体層と、第2半導体層上に形
成される絶縁層と、絶縁層を挟んで対峙するゲート電極
を有する、少なくとも一つの第2の絶縁ゲート型キャパ
シタと、電位発生部の入力端及び出力端に接続された一
端と、第1及び第2の絶縁ゲート型キャパシタのゲート
電極の全てと共通に接続された他端と、を有する抵抗
と、を含む。
も第1の電位点に接続された第2導電型の2つの電流電
極を有する絶縁ゲート型電界効果トランジスタを有し、
第2の絶縁ゲート型キャパシタは、いずれも第2の電位
点に接続された第1導電型の2つの電流電極を有する絶
縁ゲート型電界効果トランジスタを有する。
は、互いに相補的な導電型の2種の絶縁ゲート型キャパ
シタによって構成される。絶縁ゲート型キャパシタの有
する絶縁層は薄く形成されるため、所望する容量値を得
るのに必要な面積は低減される。
型キャパシタのゲート電極における電位が低下しても、
互いに容量の低下を補填しあうため、両者の構成する容
量値が著しく低下することはない。
トランジスタによって構成することができるため、ゲー
トアレイ上で容易に構成することができ、スライス工程
の変更のみで容量値の変更を行うことができる。
に示された従来の技術における容量303をMOSトラ
ンジスタで構成するという、この発明の基礎となる技術
について説明する。その後、この基礎となる技術との関
連においてこの発明の一実施例の説明を行う。
の発明の基礎となる技術を示すPLL回路の回路図を示
す。図9における容量303をNMOSトランジスタ3
06によって構成した構造を有している。NMOSトラ
ンジスタ306のゲートは容量303の一端に、またソ
ース及びドレインはいずれも容量303の他端に相当し
ている。即ち、NMOSトランジスタ306のゲートは
抵抗302に接続され、ソース及びドレインはいずれも
接地電位(VSS)20に接続されており、容量値C1 を
有するMOSキャパシタとして動作することになる。
例を断面図で示す。半導体基板の表面にはpウェル層3
06aが設けられ、pウェル層306aには一対の高濃
度n型半導体層306b,306cが設けられている。
半導体層306b,306cに挟まれたpウェル層30
6aの表面には、絶縁層Iを介してゲート電極Gが設け
られている。また、pウェル層306aには高濃度p型
半導体層306dも設けられており、半導体層306
b,306cと共に、接地電位(VSS)20が接続され
ている。よってpウェル層306aにもVSS20が接続
されている。その一方、ゲート電極Gにはループフィル
タの抵抗302の一端が接続されている。この結果、p
ウェル層306aとゲート電極Gとの間で電荷が蓄積さ
れ、抵抗302とVSS20との間にMOSキャパシタが
存在するような構成がなされる。
えており、抵抗301,302はそれぞれ抵抗値R1 ,
R2 を有している。これらはNMOSトランジスタ30
6の構成するMOSキャパシタを介してチャージポンプ
回路2との間で直列に接続される。
有するPLL回路が安定に同期状態へと移行するか否か
は、諸素子の定数に影響される。つまり、ループフィル
タ3の抵抗301,302、及びNMOSトランジスタ
306の構成するMOSキャパシタの値(R1 ,R2 ,
C1 )、更には電位VVCO の変化に対してVCO4の周
波数がどの程度変化するか(Δf/ΔVVCO ,以下、こ
れをVCOゲインと呼ぶ)に大きく影響される。前記の
文献によれば、PLLの安定動作条件は以下の式で表さ
れる。
すグラフである。内部クロック12の位相を基準クロッ
ク信号11の位相と安定して一致させるためには、座標
(ωτ2 ,Kτ2 )で示される点が安定限界線26(あ
るいは28)よりも右側の安定領域にある状態で、PL
L回路が動作しなければならない。ここで安定限界線2
6,28はPLL回路全体の遅延時間tdがそれぞれ
0.1τ2 ,0の場合を想定して描かれている。
ック11の周波数fが大きく変わる場合には、VCO4
のゲインやループフィルタ3の抵抗301,302及び
NMOSトランジスタ306の構成するMOSキャパシ
タの値(R1 ,R2 ,C1 )も変え、上記の式を満たす
ように設計すればよい。
NMOSトランジスタ306の個数を増減すれば制御で
きる。従ってゲートアレイにおいてPLL回路を搭載す
る場合においても、スライス工程の変更のみにより、種
々の基準クロック11の周波数fに対応することができ
る。また、MOSキャパシタの有する絶縁層は、通常の
構造のキャパシタの備える絶縁層よりも一桁程度薄く形
成される。このため、その容量は所定の面積に対して大
きく採れ、よって集積度の向上を妨げることもない。
では、実際上PLL回路において位相同期を安定して動
作させることは困難である。その理由は、MOSキャパ
シタの容量値C1 が、ゲート電極に与えられるゲート印
加電圧に依存することにある。
印加電圧に対する依存性を例示したグラフである。NM
OSトランジスタで構成されたMOSキャパシタの容量
値は、曲線81に示されるようにゲート印加電圧が低下
すると(例えば図8に例示される場合では1V以下に低
下すると)著しく低下する。
スタ306のゲート電極は抵抗302に接続されてい
る。このためチャージポンプ回路2から与えられた電荷
の極性やパルス幅によってはNMOSトランジスタ30
6の構成する容量が低下し、座標(ωτ2 ,Kτ2 )で
示される点が安定限界線26(あるいは28)よりも左
側の非安定領域に存在する場合が生じる。
低下して容量値C1 が減少してゆく場合の座標(ω
τ2 ,Kτ2 )の軌跡を併記した。点Aはゲート印加電
位が2Vの場合(容量値は約74pF)であり、ゲート
印加電位が低下するにつれ座標(ωτ2 ,Kτ2 )はグ
ラフABを移動する。そして、ゲート印加電位が0.1
V(容量値は約42pF)にまで低下すると座標(ωτ
2 ,Kτ2 )は点Bに至り、非安定領域に入ってしま
う。
礎となる技術のみでは、NMOSトランジスタ306の
ゲート電極に与えられる電位によってPLL回路での位
相同期を安定して得ることができない場合があるという
問題点が残ってしまう。
実施例であるPLL回路の回路図を示す。位相周波数比
較器1には位相同期の基準となる基準クロック11が入
力する。LSI内部に分配され、基準クロック11に同
期させるべき内部クロック12も位相周波数比較器1に
入力する。位相周波数比較器1は、基準クロック11と
内部クロック12との立ち上がりの位相(タイミング)
を比較し、両者の位相の差に応じて信号線13,14に
位相情報をパルス及び論理値として出力する。
に与えられたパルス及び論理値に基づき、正または負の
電荷17を出力する。ループフィルタ3はチャージポン
プ回路2の出力した電荷17を平滑化し、蓄積する。
401と、ディレイセル401が駆動する負荷402に
より構成される。「A.この発明の基礎となる技術」で
説明したように、VCO4はループフィルタ3の出力電
位VVCO に応じて発振周波数fを変える。ディレイセル
401の段数を変更したり、負荷402の負荷容量の値
を変更したりすることによって、ユーザーの要望する基
準クロック11の周波数に対応させたVCO4を構成す
ることができる。
NAND回路やNOR回路等の論理回路から構成され、
VCO4が発振するクロックを所望のデューティ比に生
成し、また多相クロックを生成する。どのような論理回
路をどのように接続するかを変更することにより、ユー
ザーの要望する諸デコード出力を発生するクロックジェ
ネレーター5を構成することができる。
ック12の位相が遅れている場合には、位相周波数比較
器1は位相差に相当する幅のパルスを信号線13に出力
し、信号線14には論理値「ロウ」を出力する。これに
より、チャージポンプ回路2は位相差に応じた量の正の
電荷をループフィルタ3に供給する。ループフィルタ3
は与えられる電荷を積分し、平滑化して、徐々に電位V
VCO を上昇させる。その結果VCO4は周波数fを上昇
させ、クロックジェネレーター5を通して分配される内
部クロック12の位相は基準クロック11に比べ進んで
くる。
部クロック12の位相が進んでいる場合には、位相周波
数比較器1は位相差に相等する幅のパルスを信号線14
に出力し、信号線13には論理値「ロウ」を出力する。
これにより、チャージポンプ回路2は位相差に応じた量
の負の電荷をループフィルタ3に供給する。ループフィ
ルタ3は同様に電荷を積分し、平滑化して、徐々に電位
VVCO を下降させる。その結果VCO4は周波数fを低
下させ、内部クロック12の位相は基準クロック11に
比べ遅れてくる。
部クロック12の位相が一致すると、チャージポンプ回
路2は正の電荷も負の電荷もほとんど供給しなくなるの
でループフィルタ3は電位VVCO を一定に保ち、VCO
4の周波数は一定となる結果、位相の同期状態は維持さ
れていく。
は電荷17が与えられる抵抗301(抵抗値R1 )、抵
抗301を介してチャージポンプ回路2に接続された抵
抗302(抵抗値R2 )、並びに抵抗302を介して抵
抗301に共通して接続されたゲート電極を有するNM
OSトランジスタ306及びPMOSトランジスタ30
7から構成されている。電位VVCO は抵抗301,30
2が互いに接続される点の電位である。
ドレインは、「A.この発明の基礎となる技術」と同様
に接地電位VSS20に接続されている。またこれと相補
的に、PMOSトランジスタ307のソース及びドレイ
ンは、電源電位VDD21に接続されている。即ち、MO
Sトランジスタ306,307は互いに相補的な導電型
を有する2種のMOSキャパシタをそれぞれ構成する。
MOSトランジスタ306,307のゲート電極を共通
して接続することにより、「A.この発明の基礎となる
技術」で説明された未解決として残された問題点を解決
することができる。
列に接続された2種のMOSキャパシタの容量値の、ゲ
ート印加電圧に対する依存性を例示したグラフである。
ゲート印加電位が1V程度以上で曲線81で例示された
容量値(約74pF)を得るためには、ゲート印加電位
が1V程度以上でそれぞれが約37pFの容量値をとる
NMOSトランジスタ306と、PMOSトランジスタ
307を用いる。曲線82,83はそれぞれNMOSト
ランジスタ306、PMOSトランジスタ307の容量
値のゲート印加電位に対する依存性を示している。また
曲線80は、NMOSトランジスタ306及びPMOS
トランジスタ307の合成容量値を示している。
に伴う容量の低下が依然見られるものの、著しく低下す
るものではない。
すグラフである。容量値以外の条件は図7に示されたグ
ラフに関する条件と同一であるとしている。
成容量値は従来の場合と同様であり、座標(ωτ2 ,K
τ2 )は点Aに一致する。ゲート印加電位が0.1V程
度に低下しても合成容量値の低下は著しくない(約58
pF)ので、座標(ωτ2 ,Kτ2 )は点Cに一致す
る。
安定限界線26,28の左側に座標(ωτ2 ,Kτ2 )
が移ることは無く、PLL回路での位相同期を安定して
得ることができる。
MOSトランジスタ307の構成例を断面図で示した。
NMOSトランジスタ306の構成は図6に示された構
成と同一であり、PMOSトランジスタ307の構成
は、NMOSトランジスタ306の構成における2種の
導電型を入れ換えたものとなっている。但し、PMOS
トランジスタ307のnウェル層307a、高濃度p型
半導体層307b,307cにはVDD21が接続され
る。従って、NMOSトランジスタ306と同様、PM
OSトランジスタ307においても、nウェル層307
aとゲート電極Gとの間で電荷が蓄積され、抵抗302
とVDD21との間にMOSキャパシタが存在するような
構成がなされる。
6,307の個数は図1に示すように複数でもよいし、
単数でもよい。これらはゲートアレイ上で容易に構成さ
れるので、スライス工程の変更のみで所望の個数を得る
ことができ、基準クロック11の周波数に対応してMO
Sトランジスタ306,307が構成する容量の値を制
御することができる。
にMOSキャパシタを使用するので、PLL回路を形成
する場合の製造コストの増加がない。しかもMOSキャ
パシタの絶縁層は、金属配線を上下に積層させて容量を
形成する場合の層間厚よりも薄いので、PLL回路の占
有面積を大幅に小さくすることができる。しかも、MO
Sキャパシタのゲート印加電圧によっても、ループフィ
ルタの容量値が大きく減少することがないので、PLL
回路の同期動作を常に安定にすることができる。
スタの断面図である。
ある。
ランジスタの断面図である。
ある。
ある。
Claims (3)
- 【請求項1】 入力端と、少なくとも一つの出力端とを
有し、前記入力端に与えられた電位に基づいて生成され
たクロックを前記出力端に与えるクロック発生部と、 一の前記出力端に与えられたクロックと、基準クロック
とを受け、両者の位相差に応じた電荷量を有する電荷を
発生する電荷発生部と、 前記電荷を受ける入力端と、前記電荷量に依存した電位
を発生する出力端とを有する電位発生部と、 を備え、 前記電位発生部は、 第1の電位点と、 前記第1の電位点と異なる電位が与えられる第2の電位
点と、 前記第1の電位点に接続される第1導電型の第1半導体
層と、前記第1半導体層上に形成される絶縁層と、前記
絶縁層を挟んで対峙するゲート電極を有する、少なくと
も一つの第1の絶縁ゲート型キャパシタと、 前記第2の電位点に接続される第2導電型の第2半導体
層と、前記第2半導体層上に形成される絶縁層と、前記
絶縁層を挟んで対峙するゲート電極を有する、少なくと
も一つの第2の絶縁ゲート型キャパシタと、 前記電位発生部の前記入力端及び前記出力端に接続され
た一端と、前記第1及び第2の絶縁ゲート型キャパシタ
の前記ゲート電極の全てと共通に接続された他端と、を
有する抵抗と、 を含む位相同期ループ回路。 - 【請求項2】 前記第1の絶縁ゲート型キャパシタは、
いずれも前記第1の電位点に接続された第2導電型の2
つの電流電極を有する絶縁ゲート型電界効果トランジス
タを有する請求項1記載の位相同期ループ回路。 - 【請求項3】 前記第2の絶縁ゲート型キャパシタは、
いずれも前記第2の電位点に接続された第1導電型の2
つの電流電極を有する絶縁ゲート型電界効果トランジス
タを有する請求項1記載の位相同期ループ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4271486A JP2824370B2 (ja) | 1992-10-09 | 1992-10-09 | 位相同期ループ回路 |
US08/079,755 US5374904A (en) | 1992-10-09 | 1993-06-22 | Phase-locked-loop circuit having adjustable reference clock signal frequency and filter capacitance compensation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4271486A JP2824370B2 (ja) | 1992-10-09 | 1992-10-09 | 位相同期ループ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06120819A JPH06120819A (ja) | 1994-04-28 |
JP2824370B2 true JP2824370B2 (ja) | 1998-11-11 |
Family
ID=17500723
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4271486A Expired - Lifetime JP2824370B2 (ja) | 1992-10-09 | 1992-10-09 | 位相同期ループ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5374904A (ja) |
JP (1) | JP2824370B2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69411973T2 (de) * | 1993-03-25 | 1998-12-10 | Matsushita Electric Industrial Co., Ltd., Kadoma, Osaka | Geschichteter dielektrischer Resonator und dielektrisches Filter |
JPH09172370A (ja) * | 1995-12-19 | 1997-06-30 | Toshiba Corp | Pll回路 |
US5815041A (en) * | 1996-04-12 | 1998-09-29 | Silicon Image, Inc. | High-speed and high-precision phase locked loop having phase detector with dynamic logic structure |
US6084933A (en) * | 1997-11-17 | 2000-07-04 | Advanced Micro Devices, Inc. | Chip operating conditions compensated clock generation |
US6192092B1 (en) * | 1998-06-15 | 2001-02-20 | Intel Corp. | Method and apparatus for clock skew compensation |
US6356158B1 (en) | 2000-05-02 | 2002-03-12 | Xilinx, Inc. | Phase-locked loop employing programmable tapped-delay-line oscillator |
US7630941B2 (en) * | 2000-10-31 | 2009-12-08 | International Business Machines Corporation | Performing horological functions in commercial transactions using time cells |
US6826128B1 (en) * | 2000-10-31 | 2004-11-30 | International Business Machines Corporation | Sensing methods and devices for a batteryless, oscillatorless, analog time cell usable as an horological device |
US6829200B1 (en) * | 2000-10-31 | 2004-12-07 | International Business Machines Corporation | Sensing methods and devices for a batteryless, oscillatorless, binary time cell usable as an horological device |
US6856581B1 (en) * | 2000-10-31 | 2005-02-15 | International Business Machines Corporation | Batteryless, oscillatorless, binary time cell usable as an horological device with associated programming methods and devices |
US6831879B1 (en) * | 2000-10-31 | 2004-12-14 | International Business Machines Corporation | Batteryless, osciliatorless, analog time cell usable as an horological device with associated programming methods and devices |
US6597219B1 (en) * | 2002-07-19 | 2003-07-22 | Sun Microsystems, Inc. | Delay locked loop design with switch for loop filter capacitance leakage current control |
US6570422B1 (en) * | 2002-07-19 | 2003-05-27 | Sun Microsystems, Inc. | Phase locked loop design with switch for loop filter capacitance leakage current control |
US7236758B1 (en) * | 2003-02-07 | 2007-06-26 | Femto Devices, Inc. | Integrated wireless multimedia integrated circuit |
WO2004079913A1 (ja) * | 2003-03-06 | 2004-09-16 | Fujitsu Limited | ディジタルpll回路 |
JP4220843B2 (ja) * | 2003-06-27 | 2009-02-04 | パナソニック株式会社 | 低域ろ波回路およびフィードバックシステム |
US6998888B1 (en) * | 2004-03-05 | 2006-02-14 | Marvell International Ltd. | Scalable integrated circuit architecture with analog circuits |
US7259600B1 (en) | 2004-03-05 | 2007-08-21 | Marvell International Ltd. | Scalable integrated circuit architecture |
KR20060072459A (ko) * | 2004-12-23 | 2006-06-28 | 삼성전자주식회사 | 주파수에 따라 부하 캐패시터가 가변되는 위상 고정 루프장치 |
US10855951B2 (en) * | 2018-07-13 | 2020-12-01 | Analog Devices Global Unlimited Company | Methods and devices for compensating sag effect |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4536720A (en) * | 1983-11-14 | 1985-08-20 | International Business Machines Corporation | Programmable oscillator with power down feature and frequency adjustment |
JP2855628B2 (ja) * | 1988-05-11 | 1999-02-10 | セイコーエプソン株式会社 | 位相同期回路 |
DE3920008A1 (de) * | 1989-06-20 | 1991-01-10 | Philips Patentverwaltung | Phasenregelkreis |
-
1992
- 1992-10-09 JP JP4271486A patent/JP2824370B2/ja not_active Expired - Lifetime
-
1993
- 1993-06-22 US US08/079,755 patent/US5374904A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5374904A (en) | 1994-12-20 |
JPH06120819A (ja) | 1994-04-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2824370B2 (ja) | 位相同期ループ回路 | |
JP3557275B2 (ja) | 半導体集積回路装置及びマイクロコンピュータ | |
EP0798862B1 (en) | Charge pump circuit for use in a phase locked loop | |
US7675138B2 (en) | On-chip capacitor structure | |
US20100315132A1 (en) | Peak power reduction methods in distributed charge pump systems | |
JPH01164264A (ja) | 電圧増倍器集積回路と整流器素子 | |
US9197222B2 (en) | Method and apparatus of a resonant oscillator separately driving two independent functions | |
JP2001521313A (ja) | 同調可能なエネルギー効率のよいpllクロック | |
JPH11274920A (ja) | Pllのチャージポンプ回路 | |
KR102101836B1 (ko) | 딜레이 셀 및 이를 적용하는 지연 동기 루프 회로와 위상 동기 루프 회로 | |
US20070296511A1 (en) | Digital adjustment of an oscillator | |
JP4110792B2 (ja) | 容量素子及び容量素子を用いた半導体集積回路 | |
JP2951128B2 (ja) | 電圧制御型発振回路 | |
JP5179848B2 (ja) | 電圧制御発振器及びpll回路 | |
JP2005269310A (ja) | 電圧制御発振器 | |
JP3597961B2 (ja) | 半導体集積回路装置 | |
JP2000165234A (ja) | Pll回路 | |
JP2553692B2 (ja) | クロック発生装置及び周波数ー電流変換回路 | |
US7906990B2 (en) | Semiconductor integrated circuit device | |
US20130169373A1 (en) | Method and Apparatus of Capacitively Coupling an Adjustable Capacitive Circuit in a VCO | |
JP3736738B2 (ja) | チャージポンプ回路 | |
JP3080389B2 (ja) | クロツク発生回路及び本回路を用いた情報処理装置 | |
JP2842492B2 (ja) | 位相同期ループ回路 | |
JPS63136718A (ja) | Pll回路 | |
Yamamoto et al. | A Ring Oscillator Using Bootstrap Inverter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070904 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080904 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080904 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090904 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090904 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100904 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110904 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110904 Year of fee payment: 13 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110904 Year of fee payment: 13 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110904 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120904 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130904 Year of fee payment: 15 |