JP2823913B2 - 周波数合成雑音に対する疑似ランダム振動 - Google Patents

周波数合成雑音に対する疑似ランダム振動

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Description

【発明の詳細な説明】 発明の分野 本発明は周波数合成、特にアナログ出力信号への変換
前に、デジタル波関数振幅データに対してランダム数ま
たは疑似ランダム数を加算することによって、デジタル
周波数シンセサイザ中の出力スプリアス雑音を減少させ
る方法および装置に関する。本発明はさらに、デジタル
アナログ変換器に入力される振幅データの所定のビット
幅に対して、高い分解能で周波数を合成することに関す
る。
技術の背景 デジタル通信システムにおいて基準信号源または発振
器として使用するために、種々の周波数シンセサイザが
開発されてきた。しかしながら、より多数の利用者を取
扱うためにより新しい通信システムが開発されるにした
がって、周波数分解能および雑音の発生が徐々に重大な
問題になってきている。これは、隣接したチャンネル間
で連続した小さく最小の分離となるように、所定の割当
て帯域幅内でより多数の通信チャンネルが所望されると
いう事実による。したがって、適切な通信特性を維持す
るために、各チャンネルに対する基準および混合周波数
は精度を高めて分離しなければならず、雑音および干渉
は最小に維持しなければならない。
直接デジタル周波数シンセサイザ（DDS）は、特に周
波数ホッピングや大規模な多チャンネルシステムまたは
方式に必要な可変基準周波数を発生させる最近のデジタ
ル通信システムにおいて広範囲な用途を見い出してい
る。DDSは比較的高い周波数分解能を提供し、典型的な
デジタル制御回路および命令との効率的なインターフェ
イスを行い、衛星および移動体通信システムにおいて必
須である高速動作および低い電力消費を実現する。
DDSは、典型的にデジタル位相累算器、読取り専用メ
モリ（ROM）装置の形態の周期波関数変換素子、および
デジタルアナログ変換器（DAC）を含む。位相累算器
は、累算された位相角を周期波関数振幅に変換する変換
素子に対して一定の間隔で与えられる位相角をインクレ
メントするために使用される。正弦関数の振幅のような
波関数振幅はアナログ波形に変換される。すなわち、正
弦関数の周期中の所定点における瞬間的な振幅が累算さ
れた位相からデジタル値として計算され、位相角データ
と同じ周波数を有するアナログ信号に変換するデジタル
アナログ変換器（DAC）に送られる。
正弦振幅のようなデジタル情報がアナログ形態に変換
されるとき、量子化効果のためにスプリアス雑音が生成
される。任意のデジタルアナログ変換器プロセスには、
最小量子化ステップ±1/2の誤差があること、すなわ
ち、離散アナログ振幅レベルに変換される時のDAC入力
データに対してベースとなる２つのデジタルデータの最
下位ビット（LSB）に±1/2の誤差があることはよく知ら
れている。この期差は周期的に高調波スプリアス雑音を
生成する。
典型的なデジタル変換に関して、量子化誤差の結果生
じたスプリアス雑音は、いくつかの予測可能な周波数で
スペクトルピークを発生させる。これらのピークは、DA
C入力ビット当りほぼ6dB落ちるエネルギレベルを持ち、
所望の基本出力周波数からエネルギレベルが下がること
が分かっている。これは、DAC振幅分解能と任意の結果
的として生じる量子化誤差との間の相互関係を反映して
いる。DAC分解能、すなわち−6dB係数の倍数を決定す
る、DACにより使用される入力ビットの数は、変換処理
中に生成されるスプリアス雑音のエネルギレベルまたは
振幅を表す。８ビット幅のDAC入力に対して、ピーク雑
音は基本周波数よりほぼ48dB低く、一方12ビット幅のDA
C変換はほぼ72dBの差を生み出す。
したがって、DAC出力においてスプリアス雑音ピーク
を減少させ、DDSの回路に対する周波数分解能を改善す
るためには、技術的によく知られているように、例えば
DAC入力ビット幅すなわち分解能を増加させることがで
きる。しかしながら、DAC入力分解能を増加させること
は、DAC自身の複雑性を増して、通信システムにおいて
望ましくない速度の低下、電力消費の増加、信頼性の低
下およびコストの上昇につながることを意味する。上記
の設計要因と雑音の最大量との間の兼合いにより、シス
テムは適切な動作を行うことができる。
周波数分解能を改善し、DDSの回路中の量子化雑音を
克服するために、いくつかの技術が使用されてきた。こ
の技術の例は、スティーブンC.ジャスパー氏およびチャ
ールズ・ヒートリィIII氏に対してそれぞれ発行された
米国特許第4,652,832号明細書および第4,410,954号明細
書に記載されている。
米国特許第4,410,954号明細書では、位相累算器が直
接デジタル積分器として使用され、典型的な正弦振幅検
索表およびDAC素子が取除かれている。ディザー信号が
累算器の入力または出力に加算され、小さいステップで
位相ベクトルまたはインクレメントをランダムにジッタ
ーし、対象とするスペクトルに対してスペクトル雑音を
拡散させている。この方法は、DACおよび正弦振幅素子
を除去することによって、これらの素子と関連した量子
化および変換誤差をなくしている。しかしながら、この
方法はまた、最新の正弦振幅変換技術を使用してより高
い周波数分解能を得る能力もなくしてしまう。
米国特許第4,652,832号明細書では、一連の検索表の
使用により正弦および余弦データへ変換される前に、デ
ジタルディザー信号が位相累算器の出力に加算される。
正弦および余弦振幅データに対する変換処理の精度は改
善され、後続するDAC変換処理の量子化雑音を低くす
る。しかしながら、中間ステップにおける精度および分
解能の向上は、DAC量子化誤差の影響をなくすものでは
ない。
通信システムおよび技術に対して分解能を向上させる
要求に適合させるために、シンセサイザの複雑さを増す
ことなく、直接デジタルシンセサイザ中で発生するスプ
リアス雑音を最小にし、最適な周波数分解能およびシス
テム応答を得るための新しい方法が必要である。
発明の要約 上記の技術的な問題により、本発明の目的は直接デジ
タルシンセサイザからのスプリアス雑音出力を減少させ
る方法および装置を提供することである。
本発明の１つの利点は、最小の複雑性および少数の部
品により直接デジタル周波数合成中の雑音出力を減少さ
せることである。
本発明の別の利点は、見かけ上、予め定められた入力
分解能より高い分解能で直接デジタル周波数シンセサイ
ザからアナログ周波数出力を供給することである。
これらおよびその他の目的、目標および利点は、デジ
タルアナログ変換器（DAC）によって後続的にアナログ
形態に変換されるデジタル正弦振幅値にランダム数また
は疑似ランダム数を加算することによって、直接デジタ
ル周波数合成の際にスプリアス出力雑音応答を減少させ
る方法によって達成される。この方法は、正弦検索表ま
たは計算を使用することによって、位相データをデジタ
ル正弦振幅値に変換する正弦関数変換器と、デジタル正
弦振幅値に応答してアナログ信号を発生させるDACとを
使用するデジタルシンセサイザにおいて行われることが
好ましい。
本発明の方法は、DACへ送る間に各デジタル正弦振幅
値に１つづつ加算されるランダム的または疑似ランダム
的に変動する数のシーケンスを提供する。その結果生じ
た合計は、DACに入力される前に切捨て処理がなされ
る。疑似ランダム数は、一般にデジタル正弦振幅値に加
算される前に、予め定められた大きさに調整される。
本発明の方法の別の観点において、ランダムまたは疑
似ランダムに変動する数は、デジタルアナログ変換器に
対する入力分解能の最小の量子化ステップの±1/2に等
しいか、またはその間の大きさで発生される。好ましい
実施例において、正弦振幅値はｋビット幅のデジタルワ
ードであり、ランダム数または疑似ランダム数はｎビッ
ト幅のデジタルワードであり、これはDAC分解能の最下
位ビット値の±1/2で始まる正弦振幅ワードに加算さ
れ、一般に最下位ビット値の±1/2n倍の範囲の値を有す
る。ここでｎは１以上である。
本発明の方法は、発生された疑似ランダム数を受け取
り、予め定められた量だけ疑似ランダム数の大きさをス
ケーリングするスケール素子と直列に接続されたランダ
ム数または疑似ランダム数発生器と、合計を発生するよ
うに２つの数を加算する加算素子とを含む装置において
行われる。加算素子は、正弦関数変換器の出力に接続さ
れた第１の入力と、スケール素子に接続された第２の入
力と、DACの入力に接続された出力とを具備している。
加算手段の出力とDACとの間に接続された切捨て手段
は、合計を予め定められた分解能に切捨てる。
本発明の装置の別の観点において、切捨て手段は、DA
Cに対して予め定められた分解能のビット幅以下のビッ
ト幅を持つ出力を有する。ランダムまたは疑似ランダム
数発生器は、DACに対して予め選択された最小量子化ス
テップの±1/2に等しいか、またはその間の大きさを有
する数を生成する。
図面の簡単な説明 本発明の新しい特徴は、添付された図面を参照にした
説明から良く理解することができる。
第１図は、本発明の方法および装置による直接デジタ
ルシンセサイザの概略図である。
第２図は、雑音抑制のされた第１図の回路に対する例
示的な振幅対周波数雑音分布のグラフである。
第３図は、雑音抑制のされていない第１図の回路に対
する例示的な振幅対周波数雑音分布のグラフである。
第４図は、第１図の回路において使用される振幅、疑
似ランダム数およびデジタルアナログ変換器の入力デー
タに対する相対的なビット位置を示す。
好ましい実施例の詳細な説明 本発明は、直接デジタル周波数シンセサイザ（DDS）
の出力における所望の基本周波数に関する、雑音の影響
またはスプリアス雑音の相対的なエネルギレベルを減少
させる方法および装置を提供する。これは、デジタル正
弦振幅値にランダム数または疑似ランダム数を加算し、
アナログ形態への変換のために結果的な合計の一部分を
選択することによって達成される。本発明の装置は、ラ
ンダム的または疑似ランダム的に発生された数にデジタ
ル正弦振幅値を加算し、アナログ形態への変換の前に所
望の値に合計を切捨てるために、デジタル合計回路を使
用する。これは出力アナログ波形を種々の周波数におけ
る一連の振幅に関して振動させ、信号スペクトル全体に
わたってスプリアス雑音を拡散させる。
本発明の原理にしたがって構成され動作するDDS10の
回路は、第１図において概略的な形態で示されている。
第１図において、位相角φにおける変化の形態で位相角
情報を受け取り、蓄積し、送る位相角累算器12を使用す
るDDS10が示されている。位相角情報Δφは典型的に計
算されるか、或はこれに限定されるものではないが、マ
イクロプロセッサまたは種々の予めプログラムされたメ
モリ素子のようなデジタル制御回路によって提供され、
所望の出力周波数に対する相対的な位相変化を表す。位
相角データは累算器12に送られ、ここで、典型的に一連
のビットとして周期関数変換器16に送られるデジタル
（位相）値すなわちワードを形成するように累算され
る。
位相角情報は、デジタル位相角情報の周期関数へのマ
ッピングにしたがってデジタル振幅信号を発生させる周
期関数変換器16にデータバスすなわち通路14に沿って送
られる。所望ならば別の波形を使用することができる
が、一般に変換器16の変換関数として正弦関数を使用す
ることが知られており、望ましい。この変換に対する関
数の例は、以下の関係による位相入力に関連する正弦振
幅出力である： sin（２πi/2N） ここで、Ｎは位相累算器12から送られた各データワード
中のビットの数であり、ｉは累算器の現在の状態であ
る。
変換器すなわち正弦変換器16は、所定の回路要求（複
雑性、電力等）を満たす完全な正弦出力関数を提供する
ように構成されている。上記で論じられるように、正弦
振幅変換器16は、典型的に入力位相情報を出力正弦振幅
情報に変換する検索表として動作する１つ以上のROM装
置を含む。このような変換器は本発明の同一出願人によ
る米国特許第4,905,177号明細書に記載されている。
前に述べられたように、デジタルアナログ変換処理の
分解能は、正弦振幅データに使用される項の桁数に直接
関連する。すなわち、正弦振幅データに対して多ビット
デジタルワード（ｋビット幅）を使用した場合、スプリ
アス雑音のエネルギレベルは、正弦変換器16の出力デー
タにおいて使用されるビット毎に対して、所望の出力周
波数からエネルギレベルでほぼ6dB下である。したがっ
て分解能を高めるために、好ましい実施例の正弦振幅デ
ータは16ビット幅であるように構成される。もっとも、
本発明で別のデータ幅を使用することもできる。
位相累算器12は、新しい位相インクレメント値の入力
によって周期的に更新される。位相累算器12に蓄積され
た位相データは、正弦関数曲線に沿った入力位相位置に
関連した振幅への変換のために、予め定められた累算周
期の後または予め定められたクロック率で、正弦振幅変
換回路16に送られる。この振幅または振幅値は、アナロ
グ波形を生成するために、デジタル数またはワードの形
態でデジタルアナログ変換器DAC18に供給される。（示
されていない）システムクロックは、同期的に各処理素
子へのおよびそれからのデータの伝送をクロックまたは
ゲートするために、累算器12、正弦変換器16およびDAC
素子18に接続されている。
DAC18はデジタルデータを受信し、アナログ波形出力
を発生させる技術的に知られた回路を表す。DAC18の分
解能は、変換されるべき入力データに使用される数学的
な桁すなわちビット数に依存する。しかしながら、上記
のようにDAC入力の最小の量子化ステップまたは最下位
ビットに対するDAC18の出力における量子化には不確実
性が常に存在する。
著しく分解能を損なわずにシステムの複雑性を軽減
し、変換速度を最大にするために、DAC18は８ビット幅
の入力値を受け入れるように構成される。したがって、
正弦変換器16の出力は、正弦振幅データの８つの上記ビ
ットすなわち８つの上位桁部分だけを受け入れることに
よって切捨てられる。
所望ならば、変換処理中に発生した何らかの雑音成分
を除去するために、DAC18の後にローパスフィルタ20を
配置してもよい。しかしながら、このようなフィルタ
は、デジタルアナログ変換によって生成された大量のス
プリアス雑音を除去しない。このようなフィルタは、所
望の基本的出力周波数に著しい影響を与えずに、対象と
するスペクトルバンド中の全ての周波数で等しい効果を
生じさせることはできない。
この点に関して記載されているように、DDS10の回路
は周波数発生ステップを実行し、理解されるまたは技術
的に知られた機能素子を含むが、残念ながら望ましくな
いスプリアス雑音を発生する。
第３図は、このスプリアス雑音が全く補償されない、
第１図の部分で示されたようなDDS10の回路に対してシ
ミュレートされた信号のグラフを示す。第３図におい
て、信号レベル出力対周波数のグラフは、基本クロック
周波数Fcの約0.125倍における所望のまたは主要なアナ
ログ出力周波数の発生に関して示されている。1/8Fcに
おける0dBのピークレベル出力は所望の出力として示さ
れている。しかしながら、1/4Fcにおける第２の高調波
および3/8Fcにおける第３の高調波のようないくつかの
高調波も発生している。量子化誤差の結果生じたこれら
のスプリアス雑音ピークすなわちスプールは、DDS10の
全体的な雑音レベルまたは応答が1/8Fcの出力周波数の1
40乃至160dB下より小さくても、DDS10の出力に大きく関
与し、周波数分解能および追跡に関する問題を引起こ
す。
量子化スプールまたは高調波雑音の問題を解決するた
めに、本発明は、DAC18に送られる正弦振幅データに特
有のデジタル振動関数を適用する。これは、第１図にお
いて鎖線22内に示された素子によって実現される。これ
らの素子は、疑似ランダムまたはランダムに変化する数
のシーケンスを対応した正弦振幅値にそれぞれ１つづつ
適用することによってスプリアス高調波雑音を減少させ
る装置を含む。
疑似ランダム数またはランダム数は、ハードウェアの
数発生器24を使用して発生させる。ランダム数または疑
似ランダム数発生器24は、実質的にランダムに変化する
数のシーケンスを発生させる通信分野で技術的に良く知
られた回路を含む。疑似ランダム規則を満足する数を生
成するための疑似ランダム数および疑似ランダム雑音発
生器は当業者に知られている。例示的な疑似ランダム発
生器は、参照としてここに引用されているW.W.Peterson
氏による文献（“Error Correcting Codes",Wiley,1961
年）において論じられている。そこに記載された発生器
は、疑似ランダム発生器24のベースとして利用できる、
既知のタイプの発生器またはコーディング方式の例であ
る。
熱雑音に基づいているようなランダム数発生器も技術
的に知られているが、ここでは詳細に説明しない。疑似
ランダム数の適用は本発明の好ましい実施例であるた
め、明瞭化のためにこれを説明する。しかしながら、所
望の結果を得るために同じ基準に適合する正確なランダ
ム数を本発明の方法に使用できることを当業者は容易に
理解するであろう。
デジタル正弦振幅値に疑似ランダム数を加算する際
に、発生器24によって生成された疑似ランダム数の絶対
値は、所望のDAC18の入力の値に関して調節またはスケ
ーリングする必要がある。すなわち、DAC18に対する特
定の分解能の値内すなわち範囲内に入るように正弦振幅
値の振動を制限することが望ましい。そうでなければ、
大量の所望のスペクトルピークも出力スペクトルに対し
て拡散する。したがって、疑似ランダム（またはランダ
ム）数の絶対値が、予め選択された大きさに等しいかま
たはそれより小さくなるように調節され、DAC18の入力
のより低い分解能の値にだけ加えられる。しかしなが
ら、特定の正弦変換器の適用と同様に、選択された特定
の大きさは、使用されるDACの分解能に依存することを
当業者は容易に理解するであろう。さらに、また所望な
らば別の処理要求を満足するために、予め選択された定
数を疑似ランダム数に加算することもできる。
疑似ランダム数に最適な大きさまたは大きさの範囲
は、それらが、DAC18の入力によって使用される最小の
量子化ステップまたは最小値ステップの±1/2に等しい
か、あるいはそれより小さいように限定されているとき
であることが分った。これは、互いに重複し、スペクト
ルに対してランダムに分布させるために、所望の振幅値
を変えずに、量子化変誤差雑音ピークのスペクトル分布
を生成する。
疑似ランダム数のスケーリングは、加算器28に対する
入力データバス上におけるデジタル発生器24からのデー
タビットの前調整や、または別のスケーリング装置26に
おいて１の補数または一定値を加算するようなスケール
シフト計算のようないくつかの手段によって容易に行わ
れる。このようなスケーリング装置26に使用される回路
は技術的に良く知られているので、ここでは詳細に説明
しない。スケーリング装置26は、別の分解能値をDAC18
に使用したり、全く新しい変換回路を必要とせずに別の
DAC値を使用できるように、ダイナミックに制御するこ
とができる。これは特に集積回路適用において有効であ
る。
別のデジタル方式を使用することができるが、好まし
い実施例は、振幅およびランダム数に対して２をベース
とするデジタル数表示を使用して説明する。このフォー
マットは、固定された最小の量子化ステップの最下位ビ
ット（LSB）の1/2を表わす。しかしながら、本発明は同
様に、別の形態の表示および最小値分離を有する正弦振
幅値に適用できる。
疑似ランダム発生器24は、DAC18の入力LSBの±1/2か
らLSBの±1/2（ｎ＋１）までの大きさの範囲のランダム
数を発生し、ここでｎは疑似ランダム発生器24によって
生成されたビットの数である。好ましい実施例におい
て、疑似ランダム発生器24によって生成されるビットの
数は８である。疑似ランダム発生器24によって使用され
る出力ビットの数は、所望の分解能の程度に依存する。
疑似ランダム発生器の発生する数は、DAC18への入力が
切捨てられても、対応する正弦振幅データビットに加算
されたとき、疑似ランダム数のビット幅ごとに6dBだけ
スプール高を減少させる。
疑似ランダム数は、２つ以上のデジタル値を合計する
技術的に知られた回路を含むデジタル加算器28に送られ
る。加算器28は正弦変換器16とDAC18との間に接続さ
れ、正弦変換器16は第１の入力に接続され、DAC18は合
計出力に接続される。疑似ランダム発生器24の出力は、
加算器28の第２の入力に接続される。
正弦振幅データを構成するデータワードは、疑似ラン
ダム発生器24によって生成されるビットと同じだけ、所
望のDAC入力ワードより多くデータビットを含んでい
る。前に示したように、DAC18は、所望の数の入力ビッ
ト（ここでは８ビット）だけを受け取るように接続され
ている。その代りとして、特に別のタイプのデジタル信
号が使用される場合に、所望に応じて加算器28の出力の
一部分だけをDAC18に送るために別の切捨て素子30を使
用することができる。
加算器28は、変換器16によって出力された各デジタル
正弦振幅値に、疑似ランダム発生器24からの疑似ランダ
ム数を加算する。ｋビット幅の正弦振幅値および疑似ラ
ンダム数の加算は、Ｍビット幅のデジタル値を生成す
る。結果として得られる合計は、アナログ波形信号への
変換のためにｔビット幅の値に切捨てられる。ｔビット
のより小さい数により、簡単化されたDACおよび回路の
効率および速度を維持できる。好ましい実施例におい
て、ｔに対して選択された値は、所望の８ビットDAC入
力値を得るために８である。
加算器28においてデジタル値を合計する際に、疑似ラ
ンダム数の最上位ビット（MSB）は、正弦振幅データのD
AC18の入力LSB位置の±1/2と整列または合計されること
に留意することが重要である。これは、一連の代表的な
デジタルデータワードとビット位置が表示されている第
４図に示されている。
第４図において、正弦変換器16からの16ビット幅の出
力は、一連のビットS1乃至S16として示されている。こ
れは、正弦振幅出力データ中の16ビットを表わしてい
る。発生器24によって発生される疑似ランダム数は、ｎ
ビット幅の（疑似）ランダムシーケンスとして示されて
いる。好ましい実施例は、より大きなビット幅が可能で
あるが、最初の８ビットR1乃至R8だけを使用する。ラン
ダム数のビット位置のR1乃至R8は、正弦振幅値の最後の
８ビットのS9乃至S16と整列される。DAC18に対して選択
された最後の８ビットのDAC入力数（ｔ＝８）は、８ビ
ットシリーズD1乃至D8として示されている。これらの８
ビットは、加算器28における合計からの８つのMSBビッ
トだけを選択したことを表している。したがって、疑似
ランダム数の整列は、DAC18への入力に対するLSBの±1/
2であることが分かる。
この処理は、LSB量子化の1/2の不確実さを利用し、ナ
イキスト帯域幅全体にわたって雑音のスペクトルを拡散
するように周波数においてランダムにLSB量子化の1/2の
不確実さを分散させる。このように、前にいくつかの離
散ピークに集中されたエネルギは拡散される。これは、
ナイキスト範囲にわたる全周波数に対してこの雑音のわ
ずかな量を加算することにより事実上、雑音スプールま
たは高調波のエネルギを減少させる。
第２図は、第１図に示されたようなDDS10の回路に対
してシミュレートされた出力を示し、変換の前に疑似ラ
ンダム振動が正弦振幅データに与えられる。この振動の
結果は、基本周波数の最大値より約80dB下まで、信号出
力全体における雑音フロアレベルを上げることである。
しかしながら、スプリアス雑音ピークは抑制され、前よ
りかなり低い振幅を有し、所望の基本周波数出力エネル
ギレベルから少なくとも−70dB下であるような残りの雑
音の振幅に近くなる。これは振動を伴わずに得られた−
48dBの低下に対する改善を表している。
以上、スプリアスまたは高調波出力雑音の影響を減少
させる直接デジタル周波数シンセサイザと共に使用する
ための新しい方法および装置を説明した。この方法およ
び装置は、関連した複雑化の増加や速度の低下を招くこ
となく、スプリアス雑音または出力応答における減少を
実現し、より高分解能のDAC回路と等価なアナログ波形
の分解能を提供する。
好ましい実施例の上記の記載は、図示および説明のた
めに与えられたものである。それらは本発明を完全に説
明しつくしたものではなく、また記載された厳密な形態
に限定されるものでもなく、上記説明に基づいて多数の
修正および変更が可能である。２以外をベースとするデ
ジタル変換および加算の動作、並びに８または16ビット
データバス以外のものを使用する実施例も可能である。
本発明の原理およびその実際的な適用を最も良く説明
し、それによって当業者が種々の実施例で、および検討
された特定の使用に適合するような種々の修正により本
発明を最も良く使用できるようにするために、実施例が
選択され説明された。本発明の技術的範囲は、請求の範
囲の各請求項およびそれらに等しいものによって限定さ
れる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−183627（ＪＰ，Ａ) 特開 昭58−106901（ＪＰ，Ａ) 特開 昭57−92925（ＪＰ，Ａ) 特開 昭61−224573（ＪＰ，Ａ) 特開 昭58−83402（ＪＰ，Ａ) 米国特許4652832（ＵＳ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/00 - 1/88 H04B 1/26 H03B 28/00

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】シンセサイザが、位相角データをデジタル
    正弦振幅値に変換する正弦関数変換器に接続された位相
    角累算器を使用し、前記正弦関数変換器の出力が、前記
    デジタル正弦振幅値に応答してアナログ信号を発生する
    デジタルアナログ変換器に接続されている、デジタル周
    波数シンセサイザからのスプリアス応答を減少させる方
    法において、 疑似ランダムに変化する数のシーケンスを生成し、 前記正弦関数変換器によって出力された前記デジタル正
    弦振幅値のそれぞれに前記疑似ランダムに変化する数の
    １つを加算し、 前記デジタルアナログ変換器へ入力させる前に、結果と
    して得られた加算合計を切捨てるステップを含む方法。
  2. 【請求項２】前記疑似ランダム数を生成ステップは、予
    め定められた大きさに前記疑似ランダムに変化する数を
    スケーリングするステップを含む請求項１記載の方法。
  3. 【請求項３】前記デジタルアナログ変換器は入力データ
    に対して予め選択された最小の量子化ステップを使用
    し、前記疑似ランダム数を生成するステップは、デジタ
    ルアナログ変換器の入力数の最小量子化ステップの±1/
    2に等しいか、またはその間の大きさを有する疑似ラン
    ダムに変化する数を発生するステップをさらに含む請求
    項１記載の方法。
  4. 【請求項４】前記疑似ランダム数および前記デジタル正
    弦振幅値はそれぞれｎおよびｋビット幅のデジタルワー
    ドを含み、前記加算ステップはデジタルアナログ変換器
    分解能の最下位ビット値の±1/2で始まる前記正弦振幅
    ビットに前記疑似ランダム数のビットを加算するステッ
    プを含む請求項３記載の方法。
  5. 【請求項５】前記発生ステップは前記最下位ビット値の
    ±1/2n倍の範囲の値を有する疑似ランダム数を生成する
    ステップをさらに含み、ここでｎは１より大きいか、ま
    たはそれに等しい請求項４記載の方法。
  6. 【請求項６】位相データをデジタル振幅値に変換する正
    弦関数変換器に接続され、前記デジタル振幅値にしたが
    ってアナログ信号を発生するデジタルアナログ変換器に
    接続されている位相角累算器を使用する直接デジタル周
    波数シンセサイザ中のスプリアス出力応答を減少させる
    装置において、 疑似ランダム数発生器と、 発生された疑似ランダム数を受け取り、予め定められた
    量だけ前記疑似ランダム数の大きさをスケーリングする
    スケーリング手段と、 合計を発生するように２つの数を加算し、前記正弦振幅
    変換器の出力に接続された第１の入力と、前記スケーリ
    ング手段の出力に接続された第２の入力と、前記デジタ
    ルアナログ変換器の入力に接続された出力とを有する加
    算手段とを具備している装置。
  7. 【請求項７】前記加算手段の出力と前記デジタルアナロ
    グ変換器の入力との間に接続され、予め定められた分解
    能に前記合計を切捨てる切捨て手段を含む請求項６記載
    の装置。
  8. 【請求項８】前記切捨て手段は、前記デジタルアナログ
    変換器の予め定められた分解能のビット幅に等しいか、
    またはそれより小さいビット幅を持つ出力を有する請求
    項７記載の装置。
  9. 【請求項９】前記疑似ランダム数発生器は、前記デジタ
    ルアナログ変換器の予め選択された最小の量子化ステッ
    プの±1/2に等しいか、またはその間の大きさを有する
    数を生成する請求項６記載の装置。
  10. 【請求項１０】前記各デジタル正弦振幅値はｋビット幅
    のデジタルワードを含み、前記疑似ランダム数発生器は
    ｎビット幅のデジタルワードの形態の数を生成するビッ
    ト発生手段を具備し、前記加算手段はデジタルアナログ
    変換器の分解能の最下位ビット値の±1/2で始まる前記
    正弦振幅ワードに前記疑似ランダム数ワードを加算する
    請求項９記載の装置。
  11. 【請求項１１】前記ビット発生手段は前記最下位ビット
    値の±1/2n倍の範囲の値を有する疑似ランダムに変化す
    る数を生成し、ここでｎは１以上である請求項10記載の
    装置。
  12. 【請求項１２】シンセサイザが、位相角データをデジタ
    ル正弦振幅値に変換する正弦関数変換器に接続された位
    相角累算器を使用し、前記正弦関数変換器の出力が、前
    記デジタル正弦振幅値に応答してアナログ信号を発生す
    るデジタルアナログ変換器に接続されている、デジタル
    周波数シンセサイザからのスプリアス応答を減少させる
    方法において、 ランダムに変化する数のシーケンスを生成し、 前記デジタル正弦振幅値のそれぞれに前記ランダムに変
    化する数の１つを加算し、 前記デジタルアナログ変換器に入力する前に、結果とし
    て得られた加算合計を切捨てるステップを含む方法。
  13. 【請求項１３】予め定められた大きさに前記ランダム数
    をスケーリングするステップをさらに含む請求項12記載
    の方法。
  14. 【請求項１４】前記ランダム数を生成するステップは、
    デジタルアナログ変換器の入力数の最小量子化ステップ
    の1/2に等しいか、またはその間の大きさを有するラン
    ダムに変化する数を発生するステップを含む請求項12記
    載の方法。
  15. 【請求項１５】前記発生されたランダム数および前記デ
    ジタル正弦振幅値はそれぞれｎおよびｋビット幅のデジ
    タルデータワードを含み、前記加算ステップはデジタル
    アナログ変換器分解能の最下位ビット値の±1/2で始ま
    る前記正弦振幅ビットに前記ランダム数ビットを加算す
    るステップを含む請求項14記載の方法。
  16. 【請求項１６】前記ランダムに変化する数を発生するス
    テップは前記最下位ビット値の±1/2n倍の範囲の値を有
    するランダム数を生成するステップをさらに含み、ここ
    でｎは１以上である請求項15記載の方法。
  17. 【請求項１７】位相データをデジタル振幅値に変換する
    正弦関数変換器に接続され、前記デジタル振幅値にした
    がってアナログ信号を発生するデジタルアナログ変換器
    に接続されている位相角累算器を使用する直接デジタル
    周波数シンセサイザ中のスプリアス出力応答を減少させ
    る装置において、 合計を発生するように２つ以上の数を加算し、前記正弦
    関数変換器の出力に接続された第１の入力と、前記デジ
    タルアナログ変換器の入力に接続された出力とを有する
    加算手段と、 前記加算手段の第２の入力に接続されたランダム数発生
    器と、 前記加算手段の第２の入力と前記ランダム数発生器との
    間に接続され、発生された疑似ランダム数を受け取り、
    予め定められた量だけ前記疑似ランダム数の大きさをス
    ケーリングするスケーリング手段とを含む装置。
  18. 【請求項１８】前記加算手段の出力と前記デジタルアナ
    ログ変換器の入力との間に接続され、予め定められた分
    解能に前記合計を切捨てる切捨て手段を含む請求項17記
    載の装置。
  19. 【請求項１９】前記ランダム数発生器は前記デジタルア
    ナログ変換器の予め選択された最小の量子化ステップの
    ±1/2に等しいか、またはその間の大きさを有する数を
    生成する請求項17記載の装置。
  20. 【請求項２０】各正弦振幅値はｋビット幅のデジタルワ
    ードを含み、前記疑似ランダム数発生器はｎビット幅の
    デジタルワードの形態の数を生成するビット発生手段を
    具備し、前記加算手段はデジタルアナログ変換器の分解
    能の最下位ビット位置の±1/2で始まる前記正弦振幅ワ
    ードに前記ランダム数ワードを加算する請求教19記載の
    装置。
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