JP2823202B2 - Imaging device - Google Patents

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はテレビカメラ等に用いられる撮像装置に関す
る。The present invention relates to an imaging device used for a television camera or the like.

（ロ）従来の技術 近年半導体集積回路技術の向上により、40万画素にも
及ぶCCDイメージセンサが開発され、これによって軽量
小型でありながら、高解像度を得るテレビカメラが実現
されている。(B) Conventional technology In recent years, with the improvement of semiconductor integrated circuit technology, a CCD image sensor having as many as 400,000 pixels has been developed, and as a result, a television camera which is lightweight and small and has high resolution has been realized.

斯様なCCDイメージセンサの如き撮像素子について
は、例えばラジオ技術社発行（昭和61年11月３日）の書
籍「CCDカメラ技術」に詳しい。Such an image sensor such as a CCD image sensor is described in detail in, for example, a book entitled "CCD Camera Technology" published by Radio Engineering Co., Ltd. (November 3, 1986).

CCDイメージセンサを用いたテレビカメラ等の撮像装
置に於ては、テレビジョン同期信号に基づいて該センサ
の各種動作タイミングを作成し、このタイミングに基づ
き該センサがパルス駆動される事となる。In an imaging device such as a television camera using a CCD image sensor, various operation timings of the sensor are created based on a television synchronization signal, and the sensor is pulse-driven based on the timing.

この様な２次元CCDイメージセンサの駆動回路を構築
する場合、従来から、駆動系回路とテレビジョン同期信
号系回路とを１チップ化した半導体集積回路装置で実現
する事が望まれている。しかしながら、この両者の発振
源の相違によるビートの発生、あるいはカウンタ回路動
作による電源ノイズ等に起因する再生画像の縦縞の発生
等の欠陥を招き、１チップ化の障害となっていた。When constructing such a drive circuit for a two-dimensional CCD image sensor, it has conventionally been desired to realize the drive circuit and the television synchronization signal circuit in a semiconductor integrated circuit device that is integrated into one chip. However, defects such as generation of beats due to the difference between the two oscillation sources and generation of vertical stripes in the reproduced image due to power supply noise due to the operation of the counter circuit, etc., have been obstacles to one chip.

上述の如き駆動系回路と同期信号系回路との１チップ
化に伴なう欠陥の一つであるビートの発生は両者の発振
源を同一にする事で解消できるが、カウンタ回路動作に
よる電源ノイズに起因する再生画像の縦縞の解消は困難
であった。The occurrence of a beat, which is one of the defects associated with the integration of the drive system circuit and the synchronization signal system circuit into one chip as described above, can be eliminated by using the same oscillation source. It is difficult to eliminate the vertical stripes in the reproduced image due to the above.

斯様な従来のカウンタ構成を第３図に示す。同図のＨ
カウンタ（11）はバイナリカウンタで源発振CLKをカウ
ントする構成であり、１水平走査線期間Ｈに達すると、
リセットデコーダ（12）出力がこのカウンタ（11）をリ
セットする事となる。FIG. 3 shows such a conventional counter configuration. H in FIG.
The counter (11) is configured to count the source oscillation CLK with a binary counter, and when one horizontal scanning line period H is reached,
The output of the reset decoder (12) will reset the counter (11).

又、第２のカウンタ（13）は水平走査線期間Ｈのブラ
ンキング期間を設定するためのカウンタであり、この第
２のカウンタ（13）の出力が第２のデコーダ（14）で解
読され、そのイ，ロ，ハ，…等の各出力でＨブランキン
グ信号、Ｈ同期信号、水平走査線信号、等が得られる。The second counter (13) is a counter for setting a blanking period of the horizontal scanning line period H. The output of the second counter (13) is decoded by a second decoder (14). An H blanking signal, an H synchronizing signal, a horizontal scanning line signal, and the like can be obtained from the respective outputs A, B, C,.

第３図の従来回路においては、第１のカウンタ（11）
としてバイナリカウンタを用いているので、各ビットの
値と、その変化点と、変化点の差との関係は下表の如く
なる。In the conventional circuit of FIG. 3, the first counter (11)
, The relationship between the value of each bit, its changing point, and the difference between the changing points is as shown in the table below.

上表の如く、バイナリカウンタは変化点自体が周期性
を持つので、各ビットの変化点での貫通電流の量も周期
性を呈する事となる。従って、この貫通電流のノイズが
駆動系回路に影響する結果、CCDイメージセンサからの
画像信号出力に縦縞ノイズとして現れる事となる。又、
バイナリカウンタ自体の構造上、多段フリップフロップ
の各出力を組合せる為のデコーダ構成の組合せ回路部分
に発生する貫通電流が大きくなり、ノイズ量の増大を招
く事となる。 As shown in the above table, the change point of the binary counter itself has periodicity, so that the amount of through current at the change point of each bit also exhibits periodicity. Therefore, as a result of the noise of the through current affecting the drive system circuit, the noise appears as vertical stripe noise in the image signal output from the CCD image sensor. or,
Due to the structure of the binary counter itself, the through current generated in the combinational circuit portion of the decoder configuration for combining the outputs of the multi-stage flip-flops increases, which leads to an increase in the amount of noise.

（ハ）発明が解決しようとする課題 本発明は、同期信号系回路と駆動系回路とを１チップ
のタイミングICとして構成しても再生画像に対するノイ
ズ発生を抑制できる撮像装置を提供するものである。(C) Problems to be Solved by the Invention The present invention is to provide an imaging apparatus that can suppress generation of noise in a reproduced image even when a synchronization signal system circuit and a drive system circuit are configured as a one-chip timing IC. .

（ニ）課題を解決するための手段 撮像素子を駆動するための駆動系回路とテレビジョン
同期信号系回路とを１チップ化した構成のタイミングIC
を搭載した撮像装置に於て、 第１の本発明装置は 上記タイミングICのテレビジョン同期信号系回路に、
以下の構成を備える。(D) Means for Solving the Problems A timing IC having a configuration in which a driving system circuit for driving an image sensor and a television synchronization signal system circuit are integrated into one chip.
In the image pickup apparatus equipped with the above, the first apparatus of the present invention is a television synchronous signal system circuit of the timing IC,
The following configuration is provided.

水平走査線期間Ｈ周期で基本クロックを計数する多項
式カウンタ、リップルカウンタ、ジョンソンカウンタ等
の非バイナリカウンタと、 該カウンタの計数値を解読し水平走査線期間Ｈ周期の
各種同期信号を作成するデコーダ。A non-binary counter such as a polynomial counter, a ripple counter, and a Johnson counter that counts a basic clock in an H period of the horizontal scanning line period, and a decoder that decodes a count value of the counter and generates various synchronization signals in the H period of the horizontal scanning line period.

第２の本発明装置は 上記タイミングICのテレビジョン同期信号系回路に、
以下の構成を備える。The second device of the present invention includes a television synchronization signal circuit of the timing IC,
The following configuration is provided.

水平走査線期間Ｈ周期で基本クロックを計数するカウ
ンタと、 映像有効期間外に動作し該カウンタの計数値を解読し
て水平走査線期間Ｈ周期の各種同期信号を作成するデコ
ーダ。A counter that counts a basic clock in a horizontal scanning line period H period, and a decoder that operates outside the video valid period and decodes the count value of the counter to generate various synchronization signals in the horizontal scanning line period H period.

（＊）作 用 第１の本発明によれば、タイミングICのＨカウンタと
して多項式カウンタ等の非バイナリカウンタを用いてい
るので、このカウンタ値の変化点に周期性がなく、この
結果再生画像にノイズ、特に縦縞ノイズが現れるのを抑
制できる。(*) Operation According to the first aspect of the present invention, since a non-binary counter such as a polynomial counter is used as the H counter of the timing IC, the change point of the counter value has no periodicity, and as a result, the reproduced image is not displayed. Noise, particularly vertical stripe noise, can be suppressed.

第２の本発明によれば、タイミングICのＨカウンタを
解読するデコーダを映像有効期間外に動作させるので、
映像有効期間にはデコーダは動作せず、この期間にデコ
ーダの動作ノイズが現れる事となる。According to the second aspect of the present invention, since the decoder for decoding the H counter of the timing IC is operated outside the video effective period,
The decoder does not operate during the video effective period, and the operation noise of the decoder appears during this period.

（ヘ）実施例 第２図に本発明の撮像装置のIC構成システムを示し、
第１図に本発明装置に採用するＨカウンタの構成を示
す。(F) Embodiment FIG. 2 shows an IC configuration system of an imaging device according to the present invention.
FIG. 1 shows the configuration of the H counter employed in the device of the present invention.

第２図に於て、（１）はテレビジョン同期信号発生回
路（1s）とCCD駆動タイミング発生回路（1d）とを１チ
ップで構成したタイミングICである。（２）はCCDドラ
イバーIC、（３）はCCDイメージセンサであり、タイミ
ングIC（１）のCCD駆動タイミング発生回路（1d）から
のタイミング信号に従いドライバーIC（２）がCCDイメ
ージセンサ（３）を駆動する。（４）はCCDイメージセ
ンサ（３）からの画像信号にサンプルホールド、同期信
号付加、ガンマ補正等の信号処理を施すプロセスICであ
り、ビデオ信号を出力する。In FIG. 2, (1) is a timing IC in which a television synchronizing signal generation circuit (1s) and a CCD drive timing generation circuit (1d) are formed in one chip. (2) is a CCD driver IC, (3) is a CCD image sensor, and the driver IC (2) controls the CCD image sensor (3) according to a timing signal from the CCD drive timing generation circuit (1d) of the timing IC (1). Drive. (4) is a process IC for performing signal processing such as sample hold, synchronization signal addition, and gamma correction on the image signal from the CCD image sensor (3), and outputs a video signal.

斯様な本発明装置のタイミングIC（１）の同期信号発
生回路（1s）には、第３図の如きＨカウンタに代えて、
第１図に例示のＨカウンタが用いられる。In the synchronization signal generating circuit (1s) of the timing IC (1) of the device of the present invention, instead of the H counter as shown in FIG.
The H counter illustrated in FIG. 1 is used.

即ち、第１図に於て、Ｈカウンタ（15）は多項式カウ
ンタで源発振CLKをカウントする構成であり、１水平走
査線期間Ｈに達すると、リセットデコーダ（16）出力が
このカウンタ（15）に初期値をロードする事となる。That is, in FIG. 1, the H counter (15) has a configuration in which the source oscillation CLK is counted by a polynomial counter. When one horizontal scanning line period H is reached, the output of the reset decoder (16) is changed to this counter (15). Will be loaded with the initial value.

更に、第２のデコーダ（17）は上記多項式カウンタ
（15）のカウント値を解読して、そのイ，ロ，ハ，…等
の出力でＨ帰線信号、Ｈ同期信号、水平走査線信号、等
が出力される。尚、これ等出力の内、映像有効期間を識
別する信号、例えばＨ帰線信号イを用い、これをデコー
ダ（17）のイネーブルに接続し、Ｈ帰線期間のデコーダ
（17）の動作のみ許容する。この場合映像有効期間を水
平走査期間としたが、実際には、帰線期間を含む20H期
間に及ぶ無効期間が存在するので、これを識別する信号
を上述の信号イに代えて用いる事ができる。Further, the second decoder (17) decodes the count value of the polynomial counter (15) and outputs the H return signal, H synchronization signal, horizontal scan line signal, Are output. Of these outputs, a signal for identifying a video effective period, for example, an H retrace signal A is used and connected to the enable of the decoder (17), and only the operation of the decoder (17) during the H retrace period is permitted. I do. In this case, the video effective period is set to the horizontal scanning period. However, since there is an invalid period extending to 20H including the blanking period, a signal for identifying the invalid period can be used instead of the signal A described above. .

第１図のＨカウンタ構成に於て、本発明の特徴とする
第１の点は多項式カウンタを用いたところにあり、この
カウンタ（15）の値と、その変化点と、変化点の差との
関係を下表に示す。The first feature of the present invention in the configuration of the H counter shown in FIG. 1 resides in that a polynomial counter is used. The value of this counter (15), its changing point, and the difference between the changing points are different from each other. Is shown in the table below.

上表から明らかな如く、多項式カウンタの変化点の数
は変動が穏やかであって、明瞭な周期性がない事がわか
る。従って、変化点の貫通電流のノイズが存在しても、
これが分散される事となるので、縦縞のノイズとはなり
得ず、ノイズの影響が目立つ事はない。 As is clear from the above table, the number of changing points of the polynomial counter has a gentle fluctuation and no clear periodicity. Therefore, even if there is noise of the through current at the change point,
Since this is dispersed, it cannot be vertical stripe noise, and the influence of the noise does not stand out.

さらに、この多項式カウンタは、バイナリカウンタの
ようにフリップフロップの各出力を組合せる為の多数ゲ
ートを要するデコーダ構成を必要としないので、このデ
コーダ部での貫通電流によるノイズ発生を回避できる。Further, this polynomial counter does not require a decoder configuration that requires a large number of gates for combining the outputs of flip-flops unlike a binary counter, so that it is possible to avoid the generation of noise due to a through current in the decoder section.

尚、上述の実施例では、多項式カウンタについて例示
したが、多段フリップフロップの各出力の組合せ回路で
あるデコーダ構成を必要としないか、又はこれが極めて
小規模であり、しかもカウント値の変化点に周期性のな
いカウンタであれば、バイナリカウンタ以外のリップル
カウンタ、ジョンソンカウンタ等が使用できる。In the above-described embodiment, the polynomial counter has been exemplified. However, a decoder configuration which is a combination circuit of the outputs of the multi-stage flip-flop is not required, or this is extremely small, and the cycle of the count value changes. As long as the counter has no property, a ripple counter other than a binary counter, a Johnson counter, or the like can be used.

又、第１図のＨカウンタ構成に於て、本発明が特徴と
する第２の点はデコーダ（17）を映像有効期間外に限定
して動作せしめているので、このデコーダ（17）の動作
による貫通電流がノイズを招く事となっても、水平ブラ
ンキング期間、あるいはこれを含む映像無効期間にだけ
限られる。The second feature of the present invention in the configuration of the H counter shown in FIG. 1 is that the decoder (17) is operated only outside the video effective period, so that the operation of the decoder (17) is performed. However, even if the through current causes noise, it is limited only to the horizontal blanking period or the image invalidation period including the period.

従って、実際に画像が映し出されるテレビモニタの映
像領域には上述のノイズは現れず、高品な再生画像が得
られる。Therefore, the above-described noise does not appear in the image area of the television monitor where the image is actually displayed, and a high-quality reproduced image is obtained.

（ト）発明の効果 本発明の撮像装置は、上述の如く、Ｈカウンタとして
多項式カウンタを用いたものであるので、又は、Ｈカウ
ンタの出力を解読するデコーダを映像有効期間外にだけ
動作させるものであるので、このＨカウンタを含む同期
信号系回路と撮像素子の駆動系回路とを１チップのタイ
ミングICとして構成しても、Ｈカウンタ動作、あるいは
デコーダ動作による縦縞あるいはその他一般ノイズを低
減できる。(G) Effect of the Invention As described above, the imaging apparatus of the present invention uses a polynomial counter as the H counter, or operates the decoder that decodes the output of the H counter only outside the video effective period. Therefore, even if the synchronization signal system circuit including the H counter and the driving system circuit of the image sensor are configured as a one-chip timing IC, vertical stripes or other general noise due to the H counter operation or the decoder operation can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の撮像装置のＨカウンタ構成回路図、第
２図は本発明の撮像装置のシステム構成図、第３図は従
来装置のＨカウンタ構成回路図である。 （１）……タイミングIC、（1d）……CCD駆動タイミン
グ発生回路、（1s）……テレビジョン同期信号、（３）
……CCDイメージセンサ、（15）……Ｈカウンタ、（1
6）（17）……デコーダ。FIG. 1 is a circuit diagram of an H counter of the imaging apparatus according to the present invention, FIG. 2 is a system configuration diagram of the imaging apparatus of the present invention, and FIG. 3 is a circuit diagram of an H counter of the conventional apparatus. (1): timing IC, (1d): CCD drive timing generation circuit, (1s): television synchronization signal, (3)
…… CCD image sensor, (15) …… H counter, (1
6) (17)… Decoder.

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】CCDイメージセンサと、このイメージセン
サを駆動するドライバーICと、上記イメージセンサの出
力からビデオ信号を生成するプロセスICと、上記イメー
ジセンサの駆動タイミングを決定するタイミング信号を
上記ドライバーICに供給する駆動系回路及び基本クロッ
クに基づいてテレビジョン同期信号を生成する同期信号
系回路を１チップ化したタイミングICと、を搭載した撮
像装置において、 上記タイミングICの同期信号系回路は、一定周期の基本
クロックを計数する多項式カウンタ、リップルカウン
タ、ジョンソンカウンタ等の非バイナリカウンタと、こ
の非バイナリカウンタの計数値を解読して水平走査期間
毎に各種同期信号を生成する第１のデコーダと、上記非
バイナリカウンタの計数値が１水平走査期間を示す値に
達する毎に上記非バイナリカウンタを初期設定する第２
のデコーダと、からなることを特徴とする撮像装置。A CCD image sensor, a driver IC for driving the image sensor, a process IC for generating a video signal from an output of the image sensor, and a timing signal for determining a drive timing of the image sensor. And a timing IC in which a synchronization signal system circuit for generating a television synchronization signal based on a basic clock is provided on a single chip, wherein the synchronization signal system circuit of the timing IC is constant. A non-binary counter such as a polynomial counter, a ripple counter, and a Johnson counter that counts a basic clock of a period; a first decoder that decodes a count value of the non-binary counter and generates various synchronization signals for each horizontal scanning period; The count value of the non-binary counter reaches a value indicating one horizontal scanning period The initializing the non-binary counter 2
An imaging apparatus comprising: 【請求項２】CCDイメージセンサと、このイメージセン
サを駆動するドライバーICと、上記イメージセンサの出
力からビデオ信号を生成するプロセスICと、上記イメー
ジセンサの駆動タイミングを決定するタイミング信号を
上記ドライバーICに供給する駆動系回路及び基本クロッ
クに基づいてテレビジョン同期信号を生成する同期信号
系回路を１チップ化したタイミングICと、を搭載した撮
像装置において、 上記タイミングICの同期信号系回路は、一定周期の基本
クロックを計数する多項式カウンタ、リップルカウン
タ、ジョンソンカウンタ等の非バイナリカウンタと、こ
の非バイナリカウンタの計数値が映像有効期間外に対応
する値となる期間に上記計数値を解読して水平走査期間
毎に各種同期信号を生成する第１のデコーダと、上記非
バイナリカウンタの計数値が１水平走査期間を示す値に
達する毎に上記非バイナリカウンタを初期設定する第２
のデコーダと、からなることを特徴とする撮像装置。2. A CCD image sensor, a driver IC for driving the image sensor, a process IC for generating a video signal from an output of the image sensor, and a timing signal for determining a drive timing of the image sensor. And a timing IC in which a synchronization signal system circuit for generating a television synchronization signal based on a basic clock is provided on a single chip, wherein the synchronization signal system circuit of the timing IC is constant. A non-binary counter such as a polynomial counter, a ripple counter, and a Johnson counter that counts the basic clock of the cycle, and decodes the count value during a period in which the count value of the non-binary counter is a value corresponding to outside the video validity period and horizontally A first decoder for generating various synchronization signals for each scanning period; Second count value of the counter is the non-binary counter is initially set for each reaches a value that indicates one horizontal scanning period
An imaging apparatus comprising: