JP2819971B2 - Inter-frame prediction coding / decoding device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、動画像信号を符号化す
るクロックと復号化するクロックが非同期である場合
に、動画像信号をフレーム間予測符号化方式により高能
率符号化するフレーム間予測符号化復号化装置に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inter-frame prediction method for encoding a moving image signal with high efficiency by an inter-frame prediction coding method when a clock for encoding a moving image signal and a clock for decoding are asynchronous. The present invention relates to an encoding / decoding device.

【従来の技術】フレーム間予測符号化を行う場合に、適
応量子化あるいはエントロピー符号化を用いた場合には
符号化データの発生頻度が一定とならず、入力信号の性
質に応じて時間とともに変化する。このような符号化方
式を用いた符号化復号化装置においては、送信側の符号
化装置に送信バッファメモリおよび受信側の復号化装置
に受信バッファメモリを備えて符号化部と伝送路および
伝送路と復号化部との間で速度平滑を行うとともにクロ
ックの乗り換えを行う。この場合、送信および受信バッ
ファメモリにおいて符号化データの欠落あるいは重複な
しに速度変換される必要がある。もし符号化データの欠
落あるいは重複が発生した場合には復号誤りが発生し、
フレーム間予測符号化方式においては何らかの方法でフ
レーム間予測値をリフレシュするまでこの復号誤りが継
続することになる。このため、例えば「特開昭５８−５
９６４１号公報」に示されるように、受信バッファメモ
リで符号化データの欠落および重複が発生しないように
送信バッファメモリでのデータ遅延時間を測定してこれ
を復号化装置へ伝送し、復号化装置においても受信バッ
ファメモリでのデータ遅延時間を測定して送信および受
信バッファメモリ双方での総合遅延時間が一定になるよ
うに受信バッファメモリのデータ読み出しを制御してい
る。2. Description of the Related Art When adaptive coding or entropy coding is used in inter-frame predictive coding, the frequency of occurrence of coded data is not constant and varies with time according to the nature of an input signal. I do. In an encoding / decoding device using such an encoding method, a transmission buffer memory is provided in an encoding device on a transmission side and a reception buffer memory is provided in a decoding device on a reception side. And the decoding unit perform speed smoothing and change the clock. In this case, it is necessary to perform speed conversion in the transmission and reception buffer memories without loss or duplication of encoded data. If coded data is missing or duplicated, a decoding error occurs,
In the inter-frame prediction encoding method, this decoding error continues until the inter-frame prediction value is refreshed by some method. For this reason, for example, Japanese Patent Application Laid-Open
No. 9641, the data delay time in the transmission buffer memory is measured so that encoded data is not lost or duplicated in the reception buffer memory, and the measured data delay time is transmitted to the decoding device. In the above, the data delay time in the reception buffer memory is measured, and the data reading from the reception buffer memory is controlled so that the total delay time in both the transmission and reception buffer memories becomes constant.

【発明が解決しようとする課題】この従来のフレーム間
符号化復号化装置では、バッファメモリの制御方式は画
像信号の符号化クロックと復号化クロックとが同期して
いるという前提のもとに成り立つものであり、この前提
が成り立たない場合、例えば符号化クロックよりも復号
化クロックの周波数が低い場合には復号化処理が間に合
わず、受信バッファメモリに蓄積される符号化データが
徐々に増大してオーバーフローを起こし、データの欠落
が生じて復号誤りを発生させる。In this conventional interframe coding / decoding apparatus, the control method of the buffer memory is established on the assumption that the coding clock of the image signal and the decoding clock are synchronized. If this assumption is not satisfied, for example, if the frequency of the decoding clock is lower than the encoding clock, the decoding process cannot be performed in time, and the encoded data stored in the reception buffer memory gradually increases. Overflow occurs, and data is lost, resulting in a decoding error.

【課題を解決するための手段】本発明のフレーム間符号
化復号化装置は、動画像信号の高能率符号化装置であっ
て、フレーム間予測符号化方式とフレーム内符号化方式
とを有し、高能率符号化されランダムに発生する信号を
平滑化するとともに伝送路のクロックに乗り換えるため
の送信バッファメモリを有するフレーム間予測符号化装
置において、前記送信バッファメモリでの遅延時間を検
出してフレーム毎に伝送する手段と、あらかじめ定めた
周期以内にフレーム内符号化方式により１フレーム符号
化する手段と、高能率符号化された信号の各フレームの
先頭を示すフラッグを各フレームの先頭に付加する手段
と、前記フレーム内符号化されたフレームの１フレーム
前の符号化データの前に前記フレーム内符号化されたフ
レームが連続することを示す情報を挿入する手段とを有
するフレーム間予測符号化装置を備える。SUMMARY OF THE INVENTION An inter-frame encoding / decoding apparatus according to the present invention is a high-efficiency encoding apparatus for a moving picture signal and has an inter-frame prediction encoding system and an intra-frame encoding system. In an inter-frame predictive coding apparatus having a transmission buffer memory for smoothing a signal generated at high efficiency and randomly generated and switching to a clock of a transmission line, a delay time in the transmission buffer memory is detected to detect a frame. Means for transmitting each frame, means for coding one frame by an intra-frame coding method within a predetermined period, and a flag indicating the head of each frame of a highly efficient coded signal is added to the head of each frame. It means the intra-frame encoded frame before the preceding frame of the encoded data of the frame that is the intra-frame coding is continuous Comprising inter-frame predictive coding apparatus and a means for inserting information indicating and.

【０００２】また、本発明のフレーム間符号化復号化装
置は、請求項１記載のフレーム間予測符号化装置からの
送信符号化信号を受信し伝送路のクロックから動画像信
号に復号化するためのクロックに乗り換えるための受信
バッファメモリを有し前記高能率符号化された信号を前
記フレーム間予測符号化装置と非同期のクロックで復号
化する高能率復号化装置において、前記受信バッファメ
モリでの遅延時間を検出し前記送信バッファメモリでの
遅延時間と加算して総合遅延時間を検出する手段と、受
信信号から前記フレーム内符号化されたフレームを示す
情報を検出し検出されたときに前記総合遅延時間があら
かじめ定めた値を越えているときにはフレーム内符号化
されたフレームの直前のフレームの受信信号の受信バッ
ファメモリへの書き込みを禁止する手段と、前記総合遅
延時間があらかじめ定められた値に達していないときに
１フレーム時間復号化処理を停止する手段とを有するフ
レーム間予測復号化装置を備える。Further, an inter-frame coding / decoding apparatus according to the present invention is for receiving a coded transmission signal from the inter-frame prediction coding apparatus according to claim 1 and decoding the coded signal from a clock on a transmission path into a moving picture signal. A high-efficiency decoding device having a reception buffer memory for switching to the clock of the high-efficiency coded signal with a clock asynchronous with the inter-frame prediction coding device, wherein the delay in the reception buffer memory is Means for detecting time and adding it to the delay time in the transmission buffer memory to detect a total delay time; and detecting information indicating the intra-coded frame from a received signal and detecting the total delay when detected. If the time exceeds a predetermined value, the received signal of the frame immediately before the intra-coded frame is written to the reception buffer memory. And means for prohibiting the write, the inter-frame prediction decoding device and a means for stopping one frame time decoding when the total delay time has not reached the predetermined value.

【０００３】さらに、本発明のフレーム間符号化復号化
装置は、請求項１記載の前記フレーム間予測符号化装置
と、請求項２記載の前記フレーム間予測復号化装置とを
備え、前記フレーム間予測符号化装置で動画像信号を符
号化して送信し、前記フレーム間予測符号化装置からの
前記送信符号化信号を受信して前記動画像信号を復号化
する。Further, an inter-frame coding / decoding device according to the present invention comprises the inter-frame prediction coding device according to claim 1 and the inter-frame prediction decoding device according to claim 2, wherein The predictive encoding device encodes and transmits the moving image signal, receives the transmission encoded signal from the inter-frame predictive encoding device, and decodes the moving image signal.

【実施例】次に本発明について図面を参照して説明す
る。本発明のフレーム間予測符号化装置の一実施例を示
す図１を参照すると、入力端子１を介して入力される動
画像のデジタル画像信号Ｍは減算器５および選択器６へ
供給される。減算器５は動画像のデジタル画像信号Ｍか
らフレームメモリ（ＦＭ）１０からのフレーム間予測値
信号ｈにより減算して予測誤差信号ｋを出力し、選択器
６へ供給する。選択器６は制御回路１１からの制御信号
ｍに応じて動画像のデジタル画像信号Ｍまたは予測誤差
信号ｋのいずれかを選択し、選択出力信号θとして出力
して量子化器（ＱＮＴ）８へ供給する。量子化器（ＱＮ
Ｔ）８は選択器６からの選択出力信号θを量子化して等
長符号化し、等長符号化信号ｊとして可変長符号化回路
（ＶＬＣ）１３および加算器１２へ供給する。加算器１
２は量子化器（ＱＮＴ）８からの量子化信号ｊに選択器
９からの選択出力信号φを加えて動画像のデジタル画像
信号Ｍを復号化し、復号化画像信号ｉとして出力してフ
レームメモリ（ＦＭ）１０へ供給する。フレームメモリ
（ＦＭ）１０は加算器１２からの復号化画像信号ｉを書
き込むとともに次のフレームの予測信号として１フレー
ム分時間遅延し、フレーム間予測値信号ｈとして減算器
５および選択器９へ供給する。選択器９は制御回路１１
からの制御信号ｍに応じてフレーム間予測値信号ｈまた
は″０″値のいずれかを選択し、選択出力信号φとして
加算器１２へ供給する。入力端子２を介して入力される
動画像のデジタル画像信号Ｍに同期したフレームパルス
Ｑは制御回路１１と多重回路（ＭＵＸ）１５とへ供給さ
れる。制御回路１１はフレームパルスＱを計数すること
により、あらかじめ定めた周期ごとに選択器６が動画像
のデジタル画像信号Ｍを、および選択器９が″０″値を
１フレーム時間選択するように制御するフレーム内符号
化選択信号″Ｓ″εを発生して選択器６および選択器９
を制御するとともに、このフレーム内符号化選択信号″
Ｓ″εを多重回路（ＭＵＸ）１５に対して選択器６へ供
給する制御信号ｍよりも１フレーム前に供給する。可変
長符号化回路（ＶＬＣ）１３は量子化器（ＱＮＴ）８か
らの等長符号化信号ｊを可変長符号に変換して可変長符
号化信号ｐとして出力し、多重回路（ＭＵＸ）１５へ供
給する。多重回路（ＭＵＸ）１５はフレームパルスＱに
よりタイミングをとり、フレームの先頭を示すフラッ
グ″Ｆ″，制御回路１１からのフレーム内符号化選択信
号″Ｓ″ε，減算器１６からの送信バッファメモリデー
タ蓄積量″ＢＯＣ Ｓ″αおよび可変長符号化回路（Ｖ
ＬＣ）１３からの可変長符号化信号ｐとを多重化し、フ
レームの先頭を示すフレームフラッグ″Ｆ″を付加して
多重化データｒとして出力し、送信バッファメモリ（Ｂ
ＭＳ）１７へ供給する。また、多重回路（ＭＵＸ）１５
は書き込みパルスｎを書き込みアドレス発生回路（ＷＡ
ＧＥＮ）１４へ供給する。書き込みアドレス発生回路
１４は多重回路（ＭＵＸ）１５からの書き込みパルスｎ
により書き込みアドレスｅを発生して減算器１６および
送信バッファメモリ（ＢＭ Ｓ）１７へ供給する。読み
出しアドレス発生回路（ＲＡ ＧＥＮ）１８は入力端子
３を介して伝送路クロックＲを入力されて読み出しアド
レスｆを発生し、減算器１６および送信バッファメモリ
（ＢＭ Ｓ）１７へ供給する。送信バッファメモリ（Ｂ
ＭＳ）１７はアドレス発生回路（ＷＡ ＧＥＮ）１４か
らの書き込みアドレスｅにより多重回路（ＭＵＸ）１５
からの多重化データｒを書き込むとともに、この書き込
まれた多重化データｒから読み出しアドレス発生回路
（ＲＡ ＧＥＮ）１８からの読み出しアドレスｆにより
符号化データｘを読み出し、送信符号化データＮとして
出力端子４へ出力する。減算器１６は書き込みアドレス
発生回路（ＷＡ ＧＥＮ）１４からの書き込みアドレス
ｅから読み出しアドレス発生回路（ＲＡ ＧＥＮ）１８
からの読み出しアドレスｆを減算してバッファメモリ
（ＢＭ Ｓ）１７の送信バッファメモリデータ蓄積量″
ＢＯＣＳ″αを算出し、多重回路（ＭＵＸ）１５および
制御回路７へ供給する。制御回路７は減算器１６からの
送信バッファメモリデータ蓄積量″ＢＯＣ Ｓ″αに応
じて制御信号μを出力し、量子化器（ＱＮＴ）８を制御
する。量子化器（ＱＮＴ）８は制御回路７からの制御信
号に応じて、書き込みアドレス発生回路（ＷＡＧＥＮ）
１４から出力する書き込みアドレスｅの発生情報量を制
御して送信バッファメモリ（ＢＭ Ｓ）１７に書き込ま
れる符号化データｒの情報量を制御するように量子化特
性を切り替える。図２に図１で示したフレーム間予測符
号化装置における送信符号化データのデータ列を示す。
この送信符号化データ列はフレームフラッグ″Ｆ″、フ
レーム内符号化選択信号″Ｓ″ε、送信バッファメモリ
データ蓄積量″ＢＯＣ Ｓ″αおよび符号化データｘか
ら構成される。このフレーム構成により第ｉフレームに
フレーム内符号化が選択されたことを示すフレームフラ
ッグ″Ｓ″＝１が多重化され、また第（ｉ＋１）フレー
ムの符号化データｘがフレーム内符号化されて伝送され
る。次に、本発明のフレーム間予測復号化装置の一実施
例を示す図３を参照すると、入力端子２２を介して入力
される受信符号化データＸは制御回路２４および受信バ
ッファメモリ（ＢＭ Ｒ）２７へ供給される。受信バッ
ファメモリ（ＢＭＲ）２７は書き込みアドレス発生回路
（ＷＡ ＧＥＮ）２６からの書き込みアドレスｇにより
入力端子２２を介して入力される受信符号化データＸを
書き込むとともに、この書き込まれた受信符号化データ
Ｚを読み出しアドレス発生回路（ＲＡＧＥＮ）３０から
の読み出しアドレスｑにより読み出し、受信符号化デー
タｗとして分離回路（Ｄ ＭＵＸ）３１へ供給する。分
離回路（Ｄ ＭＵＸ）３１は受信バッファメモリ（ＢＭ
Ｒ）２７からの受信符号化データｗからフレームフラ
ッグ″Ｆ″，フレーム内符号化選択信号″Ｓ″ε，送信
バッファメモリデータ蓄積量″ＢＯＣ Ｓ″αおよび符
号化データｘをそれぞれ分離し、フレーム内符号化選択
信号″Ｓ″εは選択器３５へ、送信バッファメモリデー
タ蓄積量″ＢＯＣ Ｓ″αは加算器２９へ、および符号
化データｘは可変長復号化回路（ＶＬＤ）３３へそれぞ
れ供給する。可変長復号化回路（ＶＬＤ）３３は分離回
路（ＤＭＵＸ）３１からの符号化データｘを等長符号に
変換し、等長符号化信号ｙとして出力して加算器３４へ
供給する。加算器３４は可変長復号化回路（ＶＬＤ）３
３からの等長符号化信号ｙに選択器３５からの予測値ｔ
を加算して符号化信号ｘを復号し、復号信号ｚとして出
力してフレームメモリ（ＦＭ）３６および選択器３７へ
供給する。フレームメモリ（ＦＭ）３６は加算器３４か
らの復号信号ｚを書き込むとともに、この書き込んだ復
号信号ｚを１フレーム分時間遅延し、復号信号ｕとして
選択器３５および選択器３７へ供給する。選択器３７は
制御回路３２からの制御信号ｂに制御されて加算器３４
からの復号信号ｚあるいはフレームメモリ（ＦＭ）３６
からの復号信号ｕのいずれかを選択し、復号画像信号Ｙ
として出力端子２３へ出力する。選択器３５は分離回路
（Ｄ ＭＵＸ）３１からのフレーム内符号化選択信号″
Ｓ″εに制御され、フレームメモリ（ＦＭ）３６からの
復号信号ｕあるいは″０″値のいずれかを選択して出力
する。分離回路（ＤＭＵＸ）３１から出力されるフレー
ム内符号化選択信号″Ｓ″εは、予め分離回路（Ｄ Ｍ
ＵＸ）３１内で時間遅延され符号化データｘと同期化さ
れて選択器３５へ供給され、フレーム内符号化された符
号化データｘが等長符号化信号ｙとして加算器３４で復
号化される間″０″値を選択して加算器３４へ供給する
ように選択器３５を制御する。また、選択器３５におい
てフレームメモリ（ＦＭ）３６からの復号信号ｕが選択
されると、この復号信号ｕは次のフレームの予測値信号
ｔとして選択器３５から加算器３４へ供給される。制御
回路２４は入力端子２１を介して伝送路クロックＺを入
力され、入力端子２２を介して入力される受信符号化デ
ータＸを監視し、フレームの先頭を示すフレームフラッ
グ″Ｆ″を検出することによりフレーム内符号化選択信
号″Ｓ″εを監視する。また、制御回路２４はフレーム
内符号化選択信号″Ｓ″εが「１」として検出され、か
つ制御回路３２からの制御信号ａが「１」のときは、そ
のフレームの受信符号化データＸが受信バッファメモリ
（ＢＭ Ｒ）２７に書き込まれるのを禁止するため制御
信号ｖを出力して論理積回路２５へ供給し、論理積回路
２５から入力端子２１からの伝送路クロックＺがアドレ
ス発生回路（ＷＡ ＧＥＮ）２６へ出力されるのを禁止
し、これにより書き込みアドレス発生回路（ＷＡ ＧＥ
Ｎ）２６から書き込みアドレスｇご出力されるのを停止
して受信バッファメモリ（ＢＭ Ｒ）２７に受信符号化
データＸが書き込まれるのを禁止する。ただしフレーム
フラッグ″Ｆ″およびフレーム内符号化選択信号″Ｓ″
εの書き込みは禁止しない。分離回路（ＤＭＵＸ）３１
は受信バッファメモリ２７から読み出された受信符号化
データｗのデータ列が、フレームフラッグ″Ｆ″，フレ
ーム内符号化選択信号″Ｓ″，フレームフラッグ″Ｆ″
と連続した場合には符号化データｘが間引かれたと判断
し、直ちに次のフレームの符号化データｘの復号化処理
に入り、１フレームの復号化動作を早める。減算器２８
は書き込みアドレス発生回路２６からの書き込みアドレ
スｇから読みだしアドレス発生回路（ＲＡ ＧＥＮ）３
０からの読みだしアドレスｃを減算して受信バッファメ
モリ（ＢＭ Ｒ）２７の受信バッファメモリデータ蓄積
量″ＢＯＣ Ｒ″βを求めて加算器２９へ供給する。加
算器２９は分離回路（Ｄ ＭＵＸ）３１からの送信バッ
ファメモリデータ蓄積量″ＢＯＣＳ″αと減算器２８か
らの受信バッファメモリデータ蓄積量″ＢＯＣ Ｒ″β
を加算して受信バッファメモリ１７および図１における
送信バッファメモリ１７に蓄積されている送受バッファ
メモリデータ総蓄積量″ＢＯＣ″δを求めて制御回路３
２へ供給する。制御回路３２は加算器２９からの送受バ
ッファメモリデータ総積積量″ＢＯＣ″δの値に応じて
制御信号ａおよび制御信号ｂを復号化フレームごとに出
力する。ここで、制御回路３２に入力される送受バッフ
ァメモリデータ総蓄積量″ＢＯＣ″δの値が予め定めら
れた送受バッファメモリ総蓄積量″ＢＯＣ″δの値を越
えたときは制御回路３２は制御信号ａとして「１」を出
力し、送受バッファメモリデータ総蓄積量″ＢＯＣ″δ
の値が予め定められた送受バッファメモリデータ総蓄積
量″ＢＯＣ″δの値を下回ったときは制御信号ｂとして
「１」を出力する。また送受バッファメモリデータ総蓄
積量″ＢＯＣ″δの値が予め定められた送受バッファメ
モリデータ総蓄積量″ＢＯＣ″δの値の範囲内にある場
合は制御信号ａおよび制御信号ｂとしていずれも「１」
を出力する。制御回路３２から制御信号ｂとして「１」
が出力された場合には、読み出しアドレス発生回路（Ｒ
Ａ ＧＥＮ）３０は読み出しアドレスｃの出力を停止し
て受信バッファメモリ（ＢＭ Ｒ）２７からの受信符号
化データｗの読み出しを停止し、選択器３７はフレーム
メモリ（ＦＭ）３６からの復号信号ｕを選択して出力す
ることにより復号化動作を１フレーム遅延させる。図１
のフレーム間予測符号化装置および図３のフレーム間予
測復号化装置の実施例ではフレーム内符号化選択信号″
Ｓ″εはフレーム内符号化選択信号として伝送する例に
ついて説明したが、フレーム内符号化フレームを示す信
号として伝送して図２に示される第ｉフレームのデータ
全てをバッファメモリに書き込むことを禁止すれば、選
択器３５への選択制御信号としてのフレーム内符号化選
択信号″Ｓ″εはフレーム内符号化フレームを示す信号
としてのフレーム内符号化選択信号″Ｓ″εによる選択
制御信号であることができる。送受バッファメモリデー
タ総蓄積量″ＢＯＣ″δは、伝送速度が一定の場合には
送信バッファメモリ（ＢＭ Ｓ）１７および受信バッフ
ァメモリ（ＢＭ Ｒ）２７における総合遅延時間に対応
する。従って、送受バッファメモリデータ総蓄積量″Ｂ
ＯＣ″δを監視して送受バッファメモリデータ総蓄積
量″ＢＯＣ″を一定の範囲内に制御することにより受信
バッファメモリ（ＢＭ Ｒ）２７におけるデータの欠落
あるいは重複を避けることができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings. Referring to FIG. 1 showing an embodiment of the inter-frame predictive encoding apparatus according to the present invention, a digital image signal M of a moving image input via an input terminal 1 is supplied to a subtractor 5 and a selector 6. The subtracter 5 subtracts from the digital image signal M of the moving image by the inter-frame prediction value signal h from the frame memory (FM) 10 to output a prediction error signal k, and supplies the prediction error signal k to the selector 6. The selector 6 selects either the digital image signal M of the moving image or the prediction error signal k according to the control signal m from the control circuit 11, outputs the selected signal as a selected output signal θ, and sends it to the quantizer (QNT) 8. Supply. Quantizer (QN
T) 8 quantizes the selected output signal θ from the selector 6 and performs equal length coding, and supplies the same to the variable length coding circuit (VLC) 13 and the adder 12 as an equal length coded signal j. Adder 1
Reference numeral 2 denotes a frame memory which decodes a digital image signal M of a moving image by adding a selection output signal φ from a selector 9 to a quantized signal j from a quantizer (QNT) 8 and outputs it as a decoded image signal i. (FM) 10. The frame memory (FM) 10 writes the decoded image signal i from the adder 12, delays it by one frame as a prediction signal of the next frame, and supplies it to the subtractor 5 and the selector 9 as an inter-frame prediction value signal h. I do. The selector 9 is a control circuit 11
Selects one of the inter-frame prediction value signal h and the value “0” in accordance with the control signal m from the controller, and supplies it to the adder 12 as the selected output signal φ. The frame pulse Q synchronized with the digital image signal M of the moving image input via the input terminal 2 is supplied to the control circuit 11 and the multiplexing circuit (MUX) 15 . By counting the frame pulses Q, the control circuit 11 controls the selector 6 to select the digital image signal M of the moving image and the selector 9 to select the value “0” for one frame time at predetermined intervals. To generate an intra-frame encoding selection signal "S" .epsilon.
And the intra-frame encoding selection signal "
S ″ ε is supplied to the multiplexing circuit (MUX) 15 one frame before the control signal m supplied to the selector 6. The variable length coding circuit (VLC) 13 receives the signal S ″ ε from the quantizer (QNT) 8. The equal-length coded signal j is converted into a variable-length code, output as a variable-length coded signal p, and supplied to a multiplexing circuit (MUX) 15. The multiplexing circuit (MUX) 15 converts the frame pulse Q into
Taking more time, a flag indicating the beginning of the frame
Grayed "F", intraframe coding selection signal "S" from the control circuit 11 epsilon, the transmission buffer memory stored data amount from the subtracter 16 "BOC S" α and a variable length coding circuit (V
LC) 13 and multiplexes the variable-length coded signal p, adds a frame flag “F” indicating the beginning of the frame, outputs the multiplexed data r, and outputs the multiplexed data r.
MS) 17. A multiplexing circuit (MUX) 15
Supplies a write pulse n to a write address generation circuit (WA
GEN) 14. The write address generation circuit 14 generates a write pulse n from the multiplexing circuit (MUX) 15.
Generates a write address e and supplies it to the subtractor 16 and the transmission buffer memory (BMS) 17. The read address generation circuit (RA GEN) 18 receives the transmission line clock R via the input terminal 3, generates a read address f, and supplies the read address f to the subtracter 16 and the transmission buffer memory (BMS) 17. Transmission buffer memory (B
MS) 17 is a multiplexing circuit (MUX) 15 based on a write address e from an address generation circuit (WA GEN) 14.
Multiplexed data r is written from the read multiplexed data r, and the encoded data x is read from the written multiplexed data r by the read address f from the read address generation circuit (RA GEN) 18, and the output terminal 4 Output to The subtracter 16 converts the write address e from the write address generation circuit (WA GEN) 14 to the read address generation circuit (RA GEN) 18
The read address f is subtracted from the transmission buffer memory data storage amount of the buffer memory (BMS) 17 ".
BOCS ".alpha. Is calculated and supplied to the multiplexing circuit (MUX) 15 and the control circuit 7. The control circuit 7 outputs a control signal .mu. In accordance with the transmission buffer memory data accumulation amount" BOCS ".alpha. , And a quantizer (QNT) 8. The quantizer (QNT) 8 responds to a control signal from the control circuit 7 to generate a write address (WAGEN).
The quantization characteristic is switched so as to control the amount of generated information of the write address e output from 14 and to control the amount of information of the encoded data r written to the transmission buffer memory (BMS) 17. FIG. 2 shows a data sequence of the transmission coded data in the inter-frame predictive coding apparatus shown in FIG.
The transmission coded data sequence is composed of a frame flag "F", an intra-frame coding selection signal "S" ε, a transmission buffer memory data storage amount "BOC S" α, and coded data x. With this frame configuration, a frame flag "S" = 1 indicating that intra-frame encoding has been selected for the i-th frame is multiplexed, and encoded data x of the (i + 1) -th frame is intra-coded and transmitted. Is done. Next, referring to FIG. 3 showing an embodiment of the inter-frame predictive decoding apparatus of the present invention, the reception coded data X input via the input terminal 22 is stored in the control circuit 24 and the reception buffer memory (BMR). 27. The reception buffer memory (BMR) 27 writes the reception encoded data X input via the input terminal 22 by the write address g from the write address generation circuit (WA GEN) 26, and writes the received reception encoded data Z At the read address q from the read address generation circuit (RAGEN) 30 and supplies it to the separation circuit (D MUX) 31 as encoded data w received. The separation circuit (D MUX) 31 includes a reception buffer memory (BM).
R) The frame flag “F”, the intra-frame coding selection signal “S” ε, the transmission buffer memory data storage amount “BOC S” α, and the coded data x are separated from the received coded data w from 27, The inner encoding selection signal “S” ε is supplied to the selector 35, the transmission buffer memory data storage amount “BOC S” α is supplied to the adder 29, and the encoded data x is supplied to the variable length decoding circuit (VLD) 33. I do. The variable length decoding circuit (VLD) 33 converts the coded data x from the separation circuit (DMUX) 31 into an equal length code, outputs it as an equal length coded signal y, and supplies it to the adder 34. The adder 34 is a variable length decoding circuit (VLD) 3
3 to the predicted value t from the selector 35
To decode the coded signal x, output as a decoded signal z, and supply it to the frame memory (FM) 36 and the selector 37. The frame memory (FM) 36 writes the decoded signal z from the adder 34, delays the written decoded signal z by one frame, and supplies it to the selectors 35 and 37 as the decoded signal u. The selector 37 is controlled by the control signal “b” from the control circuit 32, and
Signal z or frame memory (FM) 36 from
From the decoded image signal Y
To the output terminal 23. The selector 35 outputs an intra-frame encoding selection signal "" from the demultiplexer (D MUX) 31.
The signal is controlled by S ″ ε to select and output either the decoded signal u or the value “0” from the frame memory (FM) 36. The intra-frame coding selection signal output from the separation circuit (DMUX) 31 S ″ ε is previously determined by the separation circuit (DM
UX) 31, time-delayed, synchronized with the coded data x, supplied to the selector 35, and the coded data x coded in the frame is decoded by the adder 34 as an isometric coded signal y. The selector 35 is controlled so that the value “0” is selected and supplied to the adder 34. When the selector 35 selects the decoded signal u from the frame memory (FM) 36, the decoded signal u is supplied from the selector 35 to the adder 34 as the predicted value signal t of the next frame. The control circuit 24 receives the transmission line clock Z via the input terminal 21, monitors the received encoded data X inputted via the input terminal 22, and detects the frame flag "F" indicating the head of the frame. Monitor the intra-frame encoding selection signal “S” ε. When the intra-frame encoding selection signal “S” ε is detected as “1” and the control signal a from the control circuit 32 is “1”, the control circuit 24 determines whether the received encoded data X of the frame is “1”. A control signal v is output to inhibit writing into the reception buffer memory (BMR) 27 and supplied to the AND circuit 25. The transmission circuit clock Z from the input terminal 21 is output from the AND circuit 25 to the address generation circuit ( WA GEN) 26, thereby prohibiting output to the write address generation circuit (WA GEN).
N) Stops the output of the write address g from 26 and prohibits the reception coded data X from being written into the reception buffer memory (BMR) 27. However, the frame flag “F” and the intra-frame coding selection signal “S”
Writing of ε is not prohibited. Separation circuit (DMUX) 31
Indicates that the data string of the reception encoded data w read from the reception buffer memory 27 has a frame flag "F", an intra-frame encoding selection signal "S", and a frame flag "F".
Is determined, it is determined that the coded data x has been thinned out, and the decoding process of the coded data x of the next frame is immediately started to speed up the decoding operation of one frame. Subtractor 28
Is a read address generation circuit (RA GEN) 3 which is read from the write address g from the write address generation circuit 26.
The read address c is subtracted from 0 to obtain the reception buffer memory data accumulation amount “BOC R” β in the reception buffer memory (BMR) 27 and supply it to the adder 29. The adder 29 includes a transmission buffer memory data storage amount “BOCS” α from the separation circuit (D MUX) 31 and a reception buffer memory data storage amount “BOC R” β from the subtracter 28.
The control circuit 3 calculates the total storage amount “BOC” δ of the transmission / reception buffer memory data stored in the reception buffer memory 17 and the transmission buffer memory 17 in FIG.
Supply to 2. The control circuit 32 outputs a control signal a and a control signal b for each decoded frame in accordance with the value of the total sum of the transmission / reception buffer memory data “BOC” δ from the adder 29. Here, when the value of the total transmission / reception buffer memory data storage amount “BOC” δ inputted to the control circuit 32 exceeds a predetermined value of the transmission / reception buffer memory total storage amount “BOC” δ, the control circuit 32 performs control. "1" is output as the signal a, and the total storage amount "BOC"?
Is smaller than a predetermined value of the total transmission / reception buffer memory data accumulation amount “BOC” δ, “1” is output as the control signal b. When the value of the total amount of transmission / reception buffer memory data “BOC” δ is within a predetermined range of the value of the total amount of transmission / reception buffer memory data “BOC” δ, both of the control signal a and the control signal b are set to “ 1 "
Is output. “1” as the control signal b from the control circuit 32
Is output, the read address generation circuit (R
A GEN) 30 stops outputting the read address c and stops reading the reception coded data w from the reception buffer memory (BMR) 27, and the selector 37 outputs the decoded signal u from the frame memory (FM) 36. Is selected and output to delay the decoding operation by one frame. FIG.
In the embodiment of the inter-frame predictive coding device of FIG. 3 and the inter-frame predictive decoding device of FIG.
S ″ ε has been described as an example of transmission as an intra-frame encoding selection signal, but transmission as a signal indicating an intra-frame encoding frame and prohibition of writing all data of the i-th frame shown in FIG. 2 to the buffer memory are prohibited. Then, the intra-frame coding selection signal “S” ε as a selection control signal to the selector 35 is a selection control signal based on the intra-frame coding selection signal “S” ε as a signal indicating the intra-frame. The transmission / reception buffer memory total storage amount “BOC” δ corresponds to the total delay time in the transmission buffer memory (BMS) 17 and the reception buffer memory (BMR) 27 when the transmission speed is constant. Therefore, the total storage amount of transmission / reception buffer memory data “B”
By monitoring the OC “δ” and controlling the total amount “BOC” of data stored in the transmission / reception buffer memory within a certain range, data loss or duplication in the reception buffer memory (BMR) 27 can be avoided.

【０００４】図４を参照すると、送受バッファメモリデ
ータ総蓄積量″ＢＯＣ″δが総合遅延時間「ｄ３」を越
えたら受信バッファメモリ（ＢＭ Ｒ）２７への受信符
号化データＸの書き込みを禁止し、総合遅延時間「ｄ
２」を下回ったら受信バッファメモリ（ＢＭ Ｒ）２７
からの受信符号化データｗの読み出しを禁止することに
より制御が可能である。図４において、Ａはフレーム間
予測復号化装置における復号化クロックの周波数がフレ
ーム間予測符号化装置における符号化クロックの周波数
よりも高い場合、およびＢは符号化クロックの周波数が
復号化クロックの周波数よりも高い場合の送受バッファ
メモリデータ総蓄積量″ＢＯＣ″δの変化を総合遅延時
間で表したものであり、「ｄ２」〜「ｄ３」の区間は１
フレーム時間に相当する。また、受信バッファメモリ
（ＢＭ Ｒ）２７への書き込みを禁止しデータが欠落し
ても、次のフレームにフレーム内符号化された符号化デ
ータＸが連続するため、復号画像信号Ｙにおける誤りは
発生しない。符号化クロックおよび復号化クロックの周
波数差を最大１００ｐｐｍおよび最大遅延差を１フレー
ム時間（３３ｍｓ）とすれば、最大約２．７分間隔のフ
レーム内符号化で符号化すればよい。上述の実施例にお
けるフレーム間予測符号化装置のフレーム化間予測符号
化部１００およびフレーム間予測復号化装置におけるフ
レーム間予測復号化部２００は、直行変換符号化や動き
補償フレーム間予測符号化等の符号化と組み合わされた
ハイブリッド符号化にも適用できる。Referring to FIG. 4, when the total accumulated amount of data "BOC" δ in the transmission / reception buffer memory exceeds the total delay time “d3”, the writing of the reception coded data X to the reception buffer memory (BMR) 27 is prohibited. , The total delay time "d
2 ", the receiving buffer memory (BMR) 27
Can be controlled by prohibiting the reading of the reception coded data w from. In FIG. 4, A indicates that the frequency of the decoding clock in the inter-frame predictive decoding device is higher than the frequency of the coding clock in the inter-frame predictive coding device, and B indicates that the frequency of the coding clock is the frequency of the decoding clock. The change of the total storage amount “BOC” δ of the transmission and reception buffer memory data when the value is higher than the total delay time is represented by the total delay time, and the section “d2” to “d3” is 1
It corresponds to the frame time. Further, even if writing to the reception buffer memory (BMR) 27 is prohibited and data is lost, an error occurs in the decoded image signal Y because the intra-frame encoded data X continues in the next frame. do not do. Assuming that the maximum frequency difference between the encoded clock and the decoded clock is 100 ppm and the maximum delay difference is one frame time (33 ms), encoding may be performed by intraframe encoding at a maximum interval of about 2.7 minutes. The inter-frame predictive encoding unit 100 of the inter-frame predictive encoding device and the inter-frame predictive decoding unit 200 of the inter-frame predictive decoding device in the above-described embodiment perform orthogonal transform encoding, motion compensation inter-frame predictive encoding, and the like. To the hybrid coding combined with the above coding.

【０００５】また、上述ではフレーム間予測符号化装置
およびフレーム間予測復号化装置の一実施例について説
明したが、このフレーム間予測符号化装置とフレーム間
予測復号化装置とを伝送路を介して接続し、フレーム間
予測符号化装置の出力端子４からの送信符号化データＮ
をフレーム間予測復号化装置の入力端子２２を介して受
信符号化データＸとして入力することにより、フレーム
間予測符号化装置で符号化された動画像のデジタル画像
信号Ｍをフレーム間予測復号化装置で復号画像信号Ｙに
復号化するフレーム間予測符号化復号化装置として機能
する。In the above, an embodiment of the inter-frame predictive coding apparatus and the inter-frame predictive decoding apparatus has been described. However, the inter-frame predictive coding apparatus and the inter-frame predictive decoding apparatus are connected via a transmission line. Connected, and the transmission encoded data N from the output terminal 4 of the inter-frame predictive encoding device
Is input as the reception coded data X via the input terminal 22 of the inter-frame predictive decoding device, thereby converting the digital image signal M of the moving image encoded by the inter-frame predictive coding device to the inter-frame predictive decoding device. And functions as an inter-frame predictive coding / decoding device for decoding into a decoded image signal Y.

【０００６】[0006]

【発明の効果】以上説明したように本発明によれば、フ
レーム間予測符号化装置にフレーム内符号化の符号化デ
ータを周期的に挿入し、送信バッファメモリおよび受信
バッファメモリでの総合遅延量が一定値を越えた場合
に、フレーム内予測符号化されたフレームの直前のフレ
ームの復号化処理を間引くことにより受信バッファメモ
リのオーバーフローを回避するとともに遅延時間を制御
し、フレーム間予測符号化装置とフレーム間予測復号化
装置のクロックが非同期の場合でも、復号画像信号に誤
りが発生しない。As described above, according to the present invention, the coded data of the intra-frame coding is periodically inserted into the inter-frame predictive coding apparatus, and the total delay amount in the transmission buffer memory and the reception buffer memory. When the value exceeds a certain value, the decoding process of the frame immediately before the frame subjected to the intra-frame prediction encoding is skipped to avoid overflow of the reception buffer memory and to control the delay time. Even if the clock of the interframe predictive decoding device is asynchronous, no error occurs in the decoded image signal.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明のフレーム間予測符号化装置の一実施
例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of an inter-frame predictive coding apparatus according to the present invention.

【図２】 送信符号化データ列の一例を示す図である。FIG. 2 is a diagram illustrating an example of a transmission encoded data sequence.

【図３】 本発明のフレーム間予測復号化装置の一実施
例を示すブロック図である。FIG. 3 is a block diagram showing an embodiment of an inter-frame predictive decoding apparatus according to the present invention.

【図４】 送受バッファメモリにおける総合遅延時間の
変化を示す図である。FIG. 4 is a diagram showing a change in total delay time in a transmission / reception buffer memory.

【符号の説明】[Explanation of symbols]

１００ フレーム間予測符号化部 ２００ フレーム間予測復号化部 １，２，３ 入力端子 ４ 出力端子 ５ 減算器 ６ 選択器 ７ 制御回路 ８ 量子化器（ＱＮＴ） ９ 選択器 １０ フレームメモリ（ＦＭ） １１ 制御回路 １２ 加算器 １３ 可変長符号化回路（ＶＬＣ） １４ 書き込みアドレス発生回路（ＷＡ ＧＥＮ） １５ 多重回路（ＭＵＸ） １６ 減算器 １７ 送信バッファメモリ（ＢＭ Ｓ） １８ 読み出しアドレス発生回路（ＲＡ ＧＥＮ） ２１，２２ 入力端子 ２３ 出力端子 ２４ 制御回路 ２５ 論理積回路 ２６ 書き込みアドレス発生回路（ＷＡ ＧＥＮ） ２７ 受信バッファメモリ（ＢＭ Ｒ） ２８ 減算器 ２９ 加算器 ３０ 読みだしアドレス発生回路（ＲＡ ＧＥＮ） ３１ 分離回路（Ｄ ＭＵＸ） ３２ 制御回路 ３３ 可変長復号化回路（ＶＬＤ） ３４ 加算器 ３５ 選択器 ３６ フレームメモリ（ＦＭ） ３７ 選択器 Ｍ 画像信号 Ｎ 送信符号化データ Ｑ フレームパルス Ｒ 伝送路クロック Ｘ 受信符号化データ Ｙ 復号画像信号 Ｚ 伝送路クロック ａ，ｂ 制御信号 ｃ 読み出しアドレス ｅ 書き込みアドレス ｆ 読み出しアドレス ｇ 書き込みアドレス ｈ フレーム間予測値信号 ｉ 符号化画像信号 ｊ 等長符号化信号 ｋ 予測誤差信号 ｍ 制御信号 ｎ 書き込みパルス ｐ 可変長符号化信号 ｑ 読み出しアドレス ｒ 多重化データ ｔ 予測値信号 ｕ 復号信号 ｖ 制御信号 ｗ 受信符号化データ ｘ 符号化データ ｙ 等長符号化信号 ｚ 復号信号 α 送信バッファメモリデータ蓄積量″ＢＯＣ Ｓ″ β 受信バッファメモリデータ蓄積量″ＢＯＣ Ｒ″ δ 送受バッファメモリデータ総蓄積量″ＢＯＣ″ ε フレーム内符号化選択信号″Ｓ″ θ 選択出力信号 μ 制御信号 φ 選択出力信号 Reference Signs List 100 inter-frame predictive coding unit 200 inter-frame predictive decoding unit 1, 2, 3 input terminal 4 output terminal 5 subtractor 6 selector 7 control circuit 8 quantizer (QNT) 9 selector 10 frame memory (FM) 11 Control circuit 12 Adder 13 Variable length encoding circuit (VLC) 14 Write address generator (WA GEN) 15 Multiplexer (MUX) 16 Subtractor 17 Transmission buffer memory (BMS) 18 Read address generator (RA GEN) 21 , 22 input terminal 23 output terminal 24 control circuit 25 AND circuit 26 write address generation circuit (WA GEN) 27 reception buffer memory (BMR) 28 subtractor 29 adder 30 read address generation circuit (RA GEN) 31 separation circuit (D MUX) 32 Control circuit 33 Variable length decoding circuit (VLD) 34 adder 35 selector 36 frame memory (FM) 37 selector M image signal N transmission encoded data Q frame pulse R transmission line clock X reception encoded data Y decoded image signal Z transmission line clock a, b control signal c readout Address e write address f read address g write address h inter-frame prediction value signal i coded image signal j isometric coding signal k prediction error signal m control signal n write pulse p variable length coding signal q read address r multiplexed data t Predicted value signal u Decoded signal v Control signal w Received encoded data x Encoded data y Isometric encoded signal z Decoded signal α Transmission buffer memory data storage amount “BOC S” β Receive buffer memory data storage amount “BOC R” δ Total amount of transmission / reception buffer memory data stored “BOC” ε Over arm in coding selection signal "S" theta selection output signal μ control signal φ selection output signal

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 動画像信号の高能率符号化装置であっ
て、フレーム間予測符号化方式とフレーム内符号化方式
とを有し、高能率符号化されランダムに発生する信号を
平滑化するとともに伝送路のクロックに乗り換えるため
の送信バッファメモリを有するフレーム間予測符号化装
置において、 前記送信バッファメモリでの遅延時間を検出してフレー
ム毎に伝送する手段と、 あらかじめ定めた周期以内にフレーム内符号化方式によ
り１フレーム符号化する手段と、 高能率符号化された信号の各フレームの先頭を示すフラ
ッグを各フレームの先頭に付加する手段と、 前記フレーム内符号化されたフレームの１フレーム前の
符号化データの前に前記フレーム内符号化されたフレー
ムが連続することを示す情報を挿入する手段と、 を有することを特徴とするフレーム間予測符号化装置。1. A high-efficiency encoding apparatus for a moving image signal, comprising an inter-frame predictive encoding method and an intra-frame encoding method, for smoothing a highly efficient encoded and randomly generated signal. An inter-frame predictive coding apparatus having a transmission buffer memory for switching to a clock of a transmission line, comprising: means for detecting a delay time in the transmission buffer memory and transmitting each frame, and an intra-frame code within a predetermined period. Means for encoding one frame according to a coding scheme; means for adding a flag indicating the beginning of each frame of a high-efficiency encoded signal to the beginning of each frame; and means for encoding one frame before the intra-frame encoded frame.
Means for inserting information indicating that the intra-frames are continuous before encoded data, and an inter-frame predictive encoding apparatus. 【請求項２】 請求項１記載のフレーム間予測符号化装
置からの送信符号化信号を受信し伝送路のクロックから
動画像信号に復号化するためのクロックに乗り換えるた
めの受信バッファメモリを有し前記高能率符号化された
信号を前記フレーム間予測符号化装置と非同期のクロッ
クで復号化する高能率復号化装置において、 前記受信バッファメモリでの遅延時間を検出し前記送信
バッファメモリでの遅延時間と加算して総合遅延時間を
検出する手段と、 受信信号から前記フレーム内符号化されたフレームを示
す情報を検出し検出されたときに前記総合遅延時間があ
らかじめ定めた値を越えているときにはフレーム内符号
化されたフレームの直前のフレームの受信信号の受信バ
ッファメモリへの書き込みを禁止する手段と、 前記総合遅延時間があらかじめ定められた値に達してい
ないときに１フレーム時間復号化処理を停止する手段
と、 を有することを特徴とするフレーム間予測復号化装置。2. A reception buffer memory for receiving a transmission coded signal from the inter-frame predictive coding apparatus according to claim 1 and switching from a clock on a transmission line to a clock for decoding a moving image signal. In a high-efficiency decoding apparatus for decoding the high-efficiency coded signal with a clock asynchronous with the inter-frame prediction encoding apparatus, a delay time in the reception buffer memory is detected, and a delay time in the transmission buffer memory is detected. Means for detecting the total delay time by adding to the above information, and detecting the information indicating the intra-coded frame from the received signal, and detecting the information when the total delay time exceeds a predetermined value. Means for prohibiting writing of the received signal of the frame immediately before the inner-coded frame to the reception buffer memory; and Means for stopping the one-frame time decoding process when the predetermined value is not reached, and an inter-frame predictive decoding device. 【請求項３】 請求項１記載の前記フレーム間予測符号
化装置と、請求項２記載の前記フレーム間予測復号化装
置とを備え、前記フレーム間予測符号化装置で動画像信
号を符号化して送信し、前記フレーム間予測符号化装置
からの前記送信符号化信号を受信して前記動画像信号を
復号化することを特徴とするフレーム間予測符号化復号
化装置。3. An inter-frame prediction encoding device according to claim 1, and an inter-frame prediction decoding device according to claim 2, wherein the inter-frame prediction encoding device encodes a moving image signal. An inter-frame predictive coding / decoding device for transmitting and receiving the transmission coded signal from the inter-frame predictive coding device and decoding the video signal.