JP2819968B2 - キーボード - Google Patents
キーボードInfo
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Description
【０００１】
【産業上の利用分野】本発明は情報処理装置の入力機器
として広く用いられているキーボードに関し、特に多重
打鍵時にキーＯＮしていないキーがＯＮしたように誤動
作してしまうゴーストキーを防止する機能（Ｎキーロー
ルオーバ機能）を備えたキーボードに関する。
として広く用いられているキーボードに関し、特に多重
打鍵時にキーＯＮしていないキーがＯＮしたように誤動
作してしまうゴーストキーを防止する機能（Ｎキーロー
ルオーバ機能）を備えたキーボードに関する。
【０００２】
【従来の技術】従来、かかるキーボードにおいては、多
重打鍵によるゴーストキーの発生が問題になっている。
以下、この多重打鍵によるゴーストキー発生を中心に説
明する。
重打鍵によるゴーストキーの発生が問題になっている。
以下、この多重打鍵によるゴーストキー発生を中心に説
明する。
【０００３】図８は従来の一例を示すキーボードの回路
図である。図８に示すように、従来のキーボードはスイ
ッチィ部Ｓ００〜Ｓ９７を１０×８のマトリクス状に配
置したキーマトリクス１ａと、このキーマトリクス１ａ
の行方向に接続された複数の走査線Ｘ０〜Ｘ９にダイオ
ード２４を介し順次高レベルを出力していくマトリクス
ドライバ２３と、キーマトリクス１ａの列方向に接続さ
れた複数の検出線Ｙ０〜Ｙ７より信号を受信するマトリ
クスレシーバ２２と、このマトリクスレシーバ２２の信
号によりマトリクスドライバ２３を制御するコントロー
ルユニット４ａと、負荷抵抗ＲＬ０〜ＲＬ７とで構成さ
れている。
図である。図８に示すように、従来のキーボードはスイ
ッチィ部Ｓ００〜Ｓ９７を１０×８のマトリクス状に配
置したキーマトリクス１ａと、このキーマトリクス１ａ
の行方向に接続された複数の走査線Ｘ０〜Ｘ９にダイオ
ード２４を介し順次高レベルを出力していくマトリクス
ドライバ２３と、キーマトリクス１ａの列方向に接続さ
れた複数の検出線Ｙ０〜Ｙ７より信号を受信するマトリ
クスレシーバ２２と、このマトリクスレシーバ２２の信
号によりマトリクスドライバ２３を制御するコントロー
ルユニット４ａと、負荷抵抗ＲＬ０〜ＲＬ７とで構成さ
れている。
【０００４】ここで、マトリクスドライバ２３より走査
線Ｘ０へ高レベルが出力（他の走査線はすべて低レベ
ル）されている状態で、スイッチ部のＳ００，Ｓ１０，
Ｓ１１がＯＮしたとすると、ゴースト電流ＩＧは図示し
たように、Ｘ０→Ｙ０→Ｘ１→Ｙ１→負荷抵抗ＲＬ１の
順に流れる。従って、検出線Ｙ１が高レベルに上昇する
ので、ＯＮしていないスイッチＳ０１があたかもＯＮし
たような電圧を発生してしまう。これがゴーストキーの
発生メカニズムである。
線Ｘ０へ高レベルが出力（他の走査線はすべて低レベ
ル）されている状態で、スイッチ部のＳ００，Ｓ１０，
Ｓ１１がＯＮしたとすると、ゴースト電流ＩＧは図示し
たように、Ｘ０→Ｙ０→Ｘ１→Ｙ１→負荷抵抗ＲＬ１の
順に流れる。従って、検出線Ｙ１が高レベルに上昇する
ので、ＯＮしていないスイッチＳ０１があたかもＯＮし
たような電圧を発生してしまう。これがゴーストキーの
発生メカニズムである。
【０００５】上述したゴーストキー発生を防止し、スイ
ッチＯＮの順に必ず１スイッチのＯＮを確定する機能を
Ｎキーロールオーバと言う。従来は行単位ではなく各ス
イッチ部に１個づつダイオードを実装する方式が一般的
である。
ッチＯＮの順に必ず１スイッチのＯＮを確定する機能を
Ｎキーロールオーバと言う。従来は行単位ではなく各ス
イッチ部に１個づつダイオードを実装する方式が一般的
である。
【０００６】図９は従来の他の例を示すキーボードの回
路図である。図９に示すように、このキーボードはダイ
オード２４を実装してＮキーロールオーバを実現させた
ものであり、ここでも基本的な回路を示す。その構成は
図８と同様に、キーマトリクス１ａ、マトリクスドライ
バ２３、マトリクスレシーバ２２、コントロールユニッ
ト４ａおよび負荷抵抗ＲＬ０〜ＲＬ７で構成される。特
に、キーマトリクス１ａの各スイッチ部には、直列にダ
イオード２４が実装されている。このキーボードによる
と、マトリクスドライバ２３よりＸ０へ高レベルが出力
（他の走査線はすべて低レベル）されている状態で、ス
イッチ部のＳ００，Ｓ１０，Ｓ１１をＯＮしても、Ｓ１
０に実装されているダイオード２４が逆バイアスされ
る。従って、電流がＹ０→Ｘ１に流れないので、Ｙ１が
高レベルにならずゴーストキーも発生しない。
路図である。図９に示すように、このキーボードはダイ
オード２４を実装してＮキーロールオーバを実現させた
ものであり、ここでも基本的な回路を示す。その構成は
図８と同様に、キーマトリクス１ａ、マトリクスドライ
バ２３、マトリクスレシーバ２２、コントロールユニッ
ト４ａおよび負荷抵抗ＲＬ０〜ＲＬ７で構成される。特
に、キーマトリクス１ａの各スイッチ部には、直列にダ
イオード２４が実装されている。このキーボードによる
と、マトリクスドライバ２３よりＸ０へ高レベルが出力
（他の走査線はすべて低レベル）されている状態で、ス
イッチ部のＳ００，Ｓ１０，Ｓ１１をＯＮしても、Ｓ１
０に実装されているダイオード２４が逆バイアスされ
る。従って、電流がＹ０→Ｘ１に流れないので、Ｙ１が
高レベルにならずゴーストキーも発生しない。
【０００７】
【発明が解決しようとする課題】上述した従来のキーボ
ードは、Ｎキーロールオーバ機能を実現するために、各
キーもしくは行単位に１個づつダイオードを実装しなけ
ればならないため、キー数もしくは行単位に等しい数量
のダイオードを必要とし、寸法を小型化することが困難
であると共に、ダイオードの資材費及び実装作業工数の
増加等によるコストアップをまねくという欠点がある。
ードは、Ｎキーロールオーバ機能を実現するために、各
キーもしくは行単位に１個づつダイオードを実装しなけ
ればならないため、キー数もしくは行単位に等しい数量
のダイオードを必要とし、寸法を小型化することが困難
であると共に、ダイオードの資材費及び実装作業工数の
増加等によるコストアップをまねくという欠点がある。
【０００８】本発明の目的は、容易にＮキーロールオー
バ機能を実現するとともに小型化且つ低価格のキーボー
ドを提供することにある。
バ機能を実現するとともに小型化且つ低価格のキーボー
ドを提供することにある。
【０００９】本発明のキーボードは、スイッチ部に抵抗
素子を直列接続したスイッチユニットマトリクス状に配
置した抵抗式キーマトリクスと、前記抵抗式キーマトリ
クスの行方向に接続された複数本の走査線より順次ＣＭ
ＯＳレベルの走査信号を出力する抵抗マトリクスドライ
バと、前記抵抗式キーマトリクスの列方向に接続された
複数本の検出線より前記スイッチ部のＯＮ／ＯＦＦに基
づくアナログ信号を受信してディジタルデータに変換す
るＡ／Ｄコンバータと、前記抵抗マトリクスドライバお
よび前記Ａ／Ｄコンバータを制御するコントロールユニ
ットとを有し、前記コントロールユニットは、前記抵抗
マトリクスドライバに走査信号を出力し且つ前記Ａ／Ｄ
コンバータを制御する命令語群を記憶し、前記スイッチ
部のＯＮからＯＦＦへの変化を判断する第１のスレッシ
ョルド用データおよび前記スイッチ部のＯＦＦからＯＮ
への変化を判断する第２のスレッショルド用データを設
定するための読み出し専用メモリと、前記Ａ／Ｄコンバ
ータで変換された前記ディジタルデータを記憶するとと
もに、前記スイッチ部のＯＮ数をカウントできるアップ
ダウンカウンタを設定した書き込み／読み出し可能なラ
ンダムアクセスメモリと、前記読み出し専用メモリに記
憶されている前記命令語群を読み出し各命令語に基づい
た制御情報を発生させる制御回路と、前記制御情報に応
答して演算操作を行う演算制御回路とを備え、前記第１
および第２のスレッショルド用データのいずれかと前記
ランダムアクセスメモリに記憶された前記ディジタルデ
ータとを比較して前記スイッチ部のＯＮ／ＯＦＦを判断
するにあたり、前記アップダウンカウンタと前記抵抗マ
トリクスドライバおよび前記Ａ／Ｄコンバータを制御し
て構成される。
素子を直列接続したスイッチユニットマトリクス状に配
置した抵抗式キーマトリクスと、前記抵抗式キーマトリ
クスの行方向に接続された複数本の走査線より順次ＣＭ
ＯＳレベルの走査信号を出力する抵抗マトリクスドライ
バと、前記抵抗式キーマトリクスの列方向に接続された
複数本の検出線より前記スイッチ部のＯＮ／ＯＦＦに基
づくアナログ信号を受信してディジタルデータに変換す
るＡ／Ｄコンバータと、前記抵抗マトリクスドライバお
よび前記Ａ／Ｄコンバータを制御するコントロールユニ
ットとを有し、前記コントロールユニットは、前記抵抗
マトリクスドライバに走査信号を出力し且つ前記Ａ／Ｄ
コンバータを制御する命令語群を記憶し、前記スイッチ
部のＯＮからＯＦＦへの変化を判断する第１のスレッシ
ョルド用データおよび前記スイッチ部のＯＦＦからＯＮ
への変化を判断する第２のスレッショルド用データを設
定するための読み出し専用メモリと、前記Ａ／Ｄコンバ
ータで変換された前記ディジタルデータを記憶するとと
もに、前記スイッチ部のＯＮ数をカウントできるアップ
ダウンカウンタを設定した書き込み／読み出し可能なラ
ンダムアクセスメモリと、前記読み出し専用メモリに記
憶されている前記命令語群を読み出し各命令語に基づい
た制御情報を発生させる制御回路と、前記制御情報に応
答して演算操作を行う演算制御回路とを備え、前記第１
および第２のスレッショルド用データのいずれかと前記
ランダムアクセスメモリに記憶された前記ディジタルデ
ータとを比較して前記スイッチ部のＯＮ／ＯＦＦを判断
するにあたり、前記アップダウンカウンタと前記抵抗マ
トリクスドライバおよび前記Ａ／Ｄコンバータを制御し
て構成される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１１】図１は本発明の一実施例を示すキーボード
の回路図である。図１に示すように、本実施例は抵抗式
キーマトリクス１と、この抵抗式キーマトリクス１に接
続される抵抗マトリクスドライバ６と、Ａ／Ｄコンバー
タ５と、これらのドライバ６，Ａ／Ｄコンバータ５を制
御するコントロールユニット４と、負荷抵抗ＲＬ０〜Ｒ
Ｌ７とを有する。コントロールユニット４と抵抗マトリ
クスドライバ６およびＡ／Ｄコンバータ５は、１チップ
上に集積されたワンチップマイクロコンピュータ３を構
成する。また、抵抗式キーマトリクス１は、Ｒ００〜Ｒ
９７の抵抗素子およびＳ００〜Ｓ９７のスイッチ部を直
列接続したスイッチユニット２を１０×８のマトリクス
上に配置して構成される。この抵抗式キーマトリクス１
の行方向の走査線Ｘ０〜Ｘ９は抵抗マトリクスドライバ
６に接続され、しかも抵抗式キーマトリクス１の列方向
の検出線Ｙ０〜Ｙ７はＡ／Ｄコンバータ５に接続される
と共に、負荷抵抗ＲＬ０〜ＲＬ７により信号グランド
（以下、ＳＧと略す）にプルダウンされている。一方、
コントロールユニット４は抵抗マトリクスドライバ６お
よびＡ／Ｄコンバータ５を制御し且つデータ処理する命
令語群が書き込まれたＲＯＭ９と、少なくともＡ／Ｄコ
ンバータ５のデータを読み書きすることが可能なＲＡＭ
１０と、各種演算を行うためのＡＬＵ１２と、Ａ／Ｄコ
ンバータ５とのインターフェースをとる入出力チャネル
７と、抵抗マトリクスドライバ６とのインタフェースを
とる出力チャネル８と、ＲＯＭ９の命令語を読み出し且
つＲＡＭ１０，ＡＬＵ１２，入出力チャネル７，出力チ
ャネル８の各コントロール及び制御線とのデータ送受信
を行う制御回路１１と、内部バス１３とで構成される。
この内部バス１３はＲＯＭ９，ＲＡＭ１０，ＡＬＵ１
２，入出力チャネル７，出力チャネル８および制御回路
１１を相互に接続する。また、Ａ／Ｄコンバータ５の基
準電圧ＶＲＥＦは電源電圧ＶＣＣより供給される。
の回路図である。図１に示すように、本実施例は抵抗式
キーマトリクス１と、この抵抗式キーマトリクス１に接
続される抵抗マトリクスドライバ６と、Ａ／Ｄコンバー
タ５と、これらのドライバ６，Ａ／Ｄコンバータ５を制
御するコントロールユニット４と、負荷抵抗ＲＬ０〜Ｒ
Ｌ７とを有する。コントロールユニット４と抵抗マトリ
クスドライバ６およびＡ／Ｄコンバータ５は、１チップ
上に集積されたワンチップマイクロコンピュータ３を構
成する。また、抵抗式キーマトリクス１は、Ｒ００〜Ｒ
９７の抵抗素子およびＳ００〜Ｓ９７のスイッチ部を直
列接続したスイッチユニット２を１０×８のマトリクス
上に配置して構成される。この抵抗式キーマトリクス１
の行方向の走査線Ｘ０〜Ｘ９は抵抗マトリクスドライバ
６に接続され、しかも抵抗式キーマトリクス１の列方向
の検出線Ｙ０〜Ｙ７はＡ／Ｄコンバータ５に接続される
と共に、負荷抵抗ＲＬ０〜ＲＬ７により信号グランド
（以下、ＳＧと略す）にプルダウンされている。一方、
コントロールユニット４は抵抗マトリクスドライバ６お
よびＡ／Ｄコンバータ５を制御し且つデータ処理する命
令語群が書き込まれたＲＯＭ９と、少なくともＡ／Ｄコ
ンバータ５のデータを読み書きすることが可能なＲＡＭ
１０と、各種演算を行うためのＡＬＵ１２と、Ａ／Ｄコ
ンバータ５とのインターフェースをとる入出力チャネル
７と、抵抗マトリクスドライバ６とのインタフェースを
とる出力チャネル８と、ＲＯＭ９の命令語を読み出し且
つＲＡＭ１０，ＡＬＵ１２，入出力チャネル７，出力チ
ャネル８の各コントロール及び制御線とのデータ送受信
を行う制御回路１１と、内部バス１３とで構成される。
この内部バス１３はＲＯＭ９，ＲＡＭ１０，ＡＬＵ１
２，入出力チャネル７，出力チャネル８および制御回路
１１を相互に接続する。また、Ａ／Ｄコンバータ５の基
準電圧ＶＲＥＦは電源電圧ＶＣＣより供給される。
【００１２】図２は図１に示すＡ／Ｄコンバータの構成
図である。図２に示すように、このＡ／Ｄコンバータ５
は逐次比較型の８ビットＡ／Ｄ変換器を構成している。
８入力のアナログ信号ＡＮ０〜ＡＮ７は、アナログマル
チプレクサ１４で１入力に選択され、ラッチ１５で保持
される。このアナログデータは、基準電圧ＶＲＥＦとＳ
Ｇ間に接続された直列抵抗ストリング１７のタップデコ
ーダで分割した値と比較しながら、逐次比較法により逐
次比較レジスタ１８で８ビットのディジタルデータに変
換される。この変換されたデータはバッファ１９に格納
される。直列抵抗ストリング１７のタップデコーダは基
準電圧ＶＲＥＦとＳＧ間の電圧を２の８乗（＝２５６）
に分割することが可能である。また、シーケンスコント
ローラ１６はアナログマルチプレクサ１４とラッチ１５
と逐次比較レジスタ１８およびバッファ１９をコントロ
ールしている。これらバッファ１９に格納されたデータ
やシーケンスコントローラ１６の信号は、入出力チャネ
ル７との間でデータ転送が行われる。しかも、ＶＲＥＦ
はＶＣＣに接続されているため、アナログ信号ＡＮ０〜
ＡＮ７に入力されるアナログデータは、次の（１）式で
表わすようにディジタルデータに変換される。
図である。図２に示すように、このＡ／Ｄコンバータ５
は逐次比較型の８ビットＡ／Ｄ変換器を構成している。
８入力のアナログ信号ＡＮ０〜ＡＮ７は、アナログマル
チプレクサ１４で１入力に選択され、ラッチ１５で保持
される。このアナログデータは、基準電圧ＶＲＥＦとＳ
Ｇ間に接続された直列抵抗ストリング１７のタップデコ
ーダで分割した値と比較しながら、逐次比較法により逐
次比較レジスタ１８で８ビットのディジタルデータに変
換される。この変換されたデータはバッファ１９に格納
される。直列抵抗ストリング１７のタップデコーダは基
準電圧ＶＲＥＦとＳＧ間の電圧を２の８乗（＝２５６）
に分割することが可能である。また、シーケンスコント
ローラ１６はアナログマルチプレクサ１４とラッチ１５
と逐次比較レジスタ１８およびバッファ１９をコントロ
ールしている。これらバッファ１９に格納されたデータ
やシーケンスコントローラ１６の信号は、入出力チャネ
ル７との間でデータ転送が行われる。しかも、ＶＲＥＦ
はＶＣＣに接続されているため、アナログ信号ＡＮ０〜
ＡＮ７に入力されるアナログデータは、次の（１）式で
表わすようにディジタルデータに変換される。
【００１３】
【００１４】図３は図１に示す抵抗マトリクスドライバ
の構成図である。図３に示すように、この抵抗マトリク
スドライバ６は出力チャネル８からのデータで駆動され
るシーケンスコントローラ２１と、複数のバッファ２０
と、ＭＯＳトランジスタとを備えている。特に、シーケ
ンスコントローラ２１は走査線Ｘ０〜Ｘ９に対応するバ
ッファ２０を制御し、ＭＯＳトランジスタからなる出力
回路を駆動する。この出力回路はＣＭＯＳにより構成さ
れちるため、高レベルはＶＣＣに等しく、低レベルはＳ
Ｇに等しい。
の構成図である。図３に示すように、この抵抗マトリク
スドライバ６は出力チャネル８からのデータで駆動され
るシーケンスコントローラ２１と、複数のバッファ２０
と、ＭＯＳトランジスタとを備えている。特に、シーケ
ンスコントローラ２１は走査線Ｘ０〜Ｘ９に対応するバ
ッファ２０を制御し、ＭＯＳトランジスタからなる出力
回路を駆動する。この出力回路はＣＭＯＳにより構成さ
れちるため、高レベルはＶＣＣに等しく、低レベルはＳ
Ｇに等しい。
【００１５】以下、上述した回路の動作を図４〜図７を
参照して説明する。
参照して説明する。
【００１６】まず、ＲＯＭ９内に書き込まれた命令群に
基づき、抵抗マトリクスドライバ６は走査線Ｘ０〜Ｘ９
を順次高レベルにし、それ以外を低レベルにする走査信
号を抵抗式キーマトリクス１に出力する。この走査信号
に同期して、行方向の１ラインを高レベルにした状態
で、Ａ／Ｄコンバータ５のアナログマルチプレクサ１４
を順次選択し、検出線Ｙ０〜Ｙ７の各検出信号レベルを
順次Ａ／Ｄ変換する。そのディジタルデータを順次ＲＡ
Ｍ１０に格納していく。
基づき、抵抗マトリクスドライバ６は走査線Ｘ０〜Ｘ９
を順次高レベルにし、それ以外を低レベルにする走査信
号を抵抗式キーマトリクス１に出力する。この走査信号
に同期して、行方向の１ラインを高レベルにした状態
で、Ａ／Ｄコンバータ５のアナログマルチプレクサ１４
を順次選択し、検出線Ｙ０〜Ｙ７の各検出信号レベルを
順次Ａ／Ｄ変換する。そのディジタルデータを順次ＲＡ
Ｍ１０に格納していく。
【００１７】図４（ａ）〜（ｃ）はそれぞれ図１におけ
る同一Ｙライン多重打鍵時の動作を説明するための等価
回路図である。まず、図４（ａ）に示すように、例えば
Ｘ０に高レベルを出力している状態（信号レベル：ＶＣ
Ｃ）でスイッチ部Ｓ００がＯＮすると、Ｓ００に接続さ
れている抵抗Ｒ００とＹ０ラインの負荷抵抗ＲＬ０との
抵抗比できまる検出信号Ｖ００が出力される。この検出
信号Ｖ００は次の（２）式で表わすことができる。
る同一Ｙライン多重打鍵時の動作を説明するための等価
回路図である。まず、図４（ａ）に示すように、例えば
Ｘ０に高レベルを出力している状態（信号レベル：ＶＣ
Ｃ）でスイッチ部Ｓ００がＯＮすると、Ｓ００に接続さ
れている抵抗Ｒ００とＹ０ラインの負荷抵抗ＲＬ０との
抵抗比できまる検出信号Ｖ００が出力される。この検出
信号Ｖ００は次の（２）式で表わすことができる。
【００１８】
【００１９】ここで、ＶＣＣ＝５Ｖ，ＲＬ０＝１００ｋ
Ω，Ｒ００＝１０ｋΩと仮定すると、検出信号はＶ００
＝４．５５Ｖとなる。
Ω，Ｒ００＝１０ｋΩと仮定すると、検出信号はＶ００
＝４．５５Ｖとなる。
【００２０】また、（１）式よりディジタルデータに変
換された検出信号は、Ｖ００（ディジタル）＝２３３
（＝Ｅ８ｈ）となる。また、Ｓ００以外のＸ０ラインに
配置されているスイッチ部は全てＯＦＦしていると仮定
すると、Ｘ０ラインの検出線Ｙ０〜Ｙ７に割り当ててあ
るＲＡＭ１０には、Ｙ０のみＥ８ｈが格納され、Ｙ１〜
Ｙ７には、００ｈが格納される。このＲＡＭ１０に格納
されたデータと、以下に説明する手順で設定されたスレ
ッショルド用データとを比較することにより、スイッチ
のＯＮ／ＯＦＦを判断する。
換された検出信号は、Ｖ００（ディジタル）＝２３３
（＝Ｅ８ｈ）となる。また、Ｓ００以外のＸ０ラインに
配置されているスイッチ部は全てＯＦＦしていると仮定
すると、Ｘ０ラインの検出線Ｙ０〜Ｙ７に割り当ててあ
るＲＡＭ１０には、Ｙ０のみＥ８ｈが格納され、Ｙ１〜
Ｙ７には、００ｈが格納される。このＲＡＭ１０に格納
されたデータと、以下に説明する手順で設定されたスレ
ッショルド用データとを比較することにより、スイッチ
のＯＮ／ＯＦＦを判断する。
【００２１】次に、図４（ｂ）に示すように、Ｘ０に高
レベルを出力している状態（信号レベル＝ＶＣＣ）で且
つスイッチ部のＳ００とＳ１０がＯＮしたとすると、Ｘ
１には低レベルが出力（信号レベル：ＳＧ）されている
状態であるので、Ｖ００は次の（３）式で表わすことが
できる。
レベルを出力している状態（信号レベル＝ＶＣＣ）で且
つスイッチ部のＳ００とＳ１０がＯＮしたとすると、Ｘ
１には低レベルが出力（信号レベル：ＳＧ）されている
状態であるので、Ｖ００は次の（３）式で表わすことが
できる。
【００２２】
【００２３】上述した（３）式でＲ００＝Ｒ１０とする
と、（３）式は次の（４）式に変形される。
と、（３）式は次の（４）式に変形される。
【００２４】
【００２５】同様に、図４（ｃ）に示すように、Ｙ０ラ
インに実装してあるスイッチ部（Ｓ００〜Ｓ９０）のＯ
Ｎしている数量をＮとし、抵抗素子（Ｒ００〜Ｒ９０）
の抵抗値を全て同じ（Ｒ００＝Ｒ１０＝…＝Ｒ９０）と
すると、このときの検出信号Ｖ００は次の（５）式で表
わすことができる。
インに実装してあるスイッチ部（Ｓ００〜Ｓ９０）のＯ
Ｎしている数量をＮとし、抵抗素子（Ｒ００〜Ｒ９０）
の抵抗値を全て同じ（Ｒ００＝Ｒ１０＝…＝Ｒ９０）と
すると、このときの検出信号Ｖ００は次の（５）式で表
わすことができる。
【００２６】
【００２７】ここで、上述した（１）式を用いて（５）
式の検出信号Ｖ００をディジタルデータに変換したＶ０
０（ディジタル）を計算すると、次の（６）式となる。
式の検出信号Ｖ００をディジタルデータに変換したＶ０
０（ディジタル）を計算すると、次の（６）式となる。
【００２８】
【００２９】この（６）式には、ＶＣＣに依存する項が
ないため、Ｖ００（ディジタル）は電源電圧（ＶＣＣ）
にかかわらず一定であることがわかる。
ないため、Ｖ００（ディジタル）は電源電圧（ＶＣＣ）
にかかわらず一定であることがわかる。
【００３０】図５は図４における同一Ｙライン多重打鍵
時の検出電圧特性図である。図５に示すように、この特
性は図４（ｃ）で、ＶＣＣ＝５Ｖ，ＲＬ０＝１００ｋ
Ω，Ｒ００＝１０ｋΩと仮定し、前述した（６）式を計
算した結果を示している。このＶ００（ディジタル）を
１６進法にて表現した８ビットのデータがＲＡＭ１０に
格納されるデータである。そこで、Ｙラインに配置され
ている全てのスイッチがＯＮされている状態（図５のＮ
＝１０）でも検出電圧Ｖ００（ディジタル）が高レベル
となるように第１のスレッショルド用データ（スイッチ
部がＯＮ→ＯＦＦを判別するスレッショルド用データ）
を設定する。
時の検出電圧特性図である。図５に示すように、この特
性は図４（ｃ）で、ＶＣＣ＝５Ｖ，ＲＬ０＝１００ｋ
Ω，Ｒ００＝１０ｋΩと仮定し、前述した（６）式を計
算した結果を示している。このＶ００（ディジタル）を
１６進法にて表現した８ビットのデータがＲＡＭ１０に
格納されるデータである。そこで、Ｙラインに配置され
ている全てのスイッチがＯＮされている状態（図５のＮ
＝１０）でも検出電圧Ｖ００（ディジタル）が高レベル
となるように第１のスレッショルド用データ（スイッチ
部がＯＮ→ＯＦＦを判別するスレッショルド用データ）
を設定する。
【００３１】図６は図４におけるゴーストキー発生パタ
ーンを説明するための多重打鍵時の等価回路図である。
図６に示すように、この回路はＸ０に高レベルを出力し
ている状態（信号レベル：ＶＣＣ）で且つスイッチ部Ｓ
００，Ｓ１０，Ｓ１１が各々ＯＮしている状態での等価
回路を示す。この状態でも、Ｙ１の検出電圧（Ｖ０１）
が高レベルにならないような第２のスレッショルド用デ
ータ（スイッチ部がＯＦＦ→ＯＮを判断するスレッショ
ルド用データ）を図５に示すように設定することによ
り、ゴーストキーの発生を防止することが可能である。
ーンを説明するための多重打鍵時の等価回路図である。
図６に示すように、この回路はＸ０に高レベルを出力し
ている状態（信号レベル：ＶＣＣ）で且つスイッチ部Ｓ
００，Ｓ１０，Ｓ１１が各々ＯＮしている状態での等価
回路を示す。この状態でも、Ｙ１の検出電圧（Ｖ０１）
が高レベルにならないような第２のスレッショルド用デ
ータ（スイッチ部がＯＦＦ→ＯＮを判断するスレッショ
ルド用データ）を図５に示すように設定することによ
り、ゴーストキーの発生を防止することが可能である。
【００３２】このように、同じライン上に配置されてい
るスイッチ部全てがＯＮしても、検出電圧が高レベルと
なるには、第１のスレッショルド用データは、できる限
り低い値でなければならないが、ゴーストキーを防ぐ第
２のスレッショルドデータは、できる限り高い値でなけ
ればならない。そこで、スレッショルドにヒステリシス
特性をもたせ、第１のスレッショルド用データと第２の
スレッショルド用データを別々に設定している。すなわ
ち、図５における第１のスレッショルド用データ（１
１：ＶＣＣ＝５Ｖの場合、０．２１Ｖ）と第２のスレッ
ショルド用データ（１７：ＶＣＣ＝５Ｖの場合、０．３
３Ｖ）は上述した方法により設定されたスレッショルド
を示している。
るスイッチ部全てがＯＮしても、検出電圧が高レベルと
なるには、第１のスレッショルド用データは、できる限
り低い値でなければならないが、ゴーストキーを防ぐ第
２のスレッショルドデータは、できる限り高い値でなけ
ればならない。そこで、スレッショルドにヒステリシス
特性をもたせ、第１のスレッショルド用データと第２の
スレッショルド用データを別々に設定している。すなわ
ち、図５における第１のスレッショルド用データ（１
１：ＶＣＣ＝５Ｖの場合、０．２１Ｖ）と第２のスレッ
ショルド用データ（１７：ＶＣＣ＝５Ｖの場合、０．３
３Ｖ）は上述した方法により設定されたスレッショルド
を示している。
【００３３】上述したスレッショルドは一般的に広く使
用されているＴＴＬレベルやＣＭＯＳレベルと比較して
かなり低いため、ノイズ対策を十分に考慮する必要があ
ることがわかる。特に、スイッチ部のＯＦＦ→ＯＮを判
別する第２のスレッショルド用データが、ＴＴＬの高レ
ベルスレッショルド（２Ｖ）と比較すると、約１／６で
あり、ノイズマージン不足のため、ＯＮしていないスイ
ッチ部がノイズによりあたかもＯＮしているように誤認
識してしまう可能性が高い。
用されているＴＴＬレベルやＣＭＯＳレベルと比較して
かなり低いため、ノイズ対策を十分に考慮する必要があ
ることがわかる。特に、スイッチ部のＯＦＦ→ＯＮを判
別する第２のスレッショルド用データが、ＴＴＬの高レ
ベルスレッショルド（２Ｖ）と比較すると、約１／６で
あり、ノイズマージン不足のため、ＯＮしていないスイ
ッチ部がノイズによりあたかもＯＮしているように誤認
識してしまう可能性が高い。
【００３４】図７は図５における同一Ｙライン多重打鍵
時の検出電圧特性にスレッショルド用データを設定した
検出電圧特性図である。
時の検出電圧特性にスレッショルド用データを設定した
検出電圧特性図である。
【００３５】従来よりキーボードには、スイッチ部のＯ
Ｎ／ＯＦＦを判断するために、各スイッチに対応し且つ
各スイッチの状態（ＯＮ／ＯＦＦ）を記憶する手段を有
しているが、本実施例のキーボードでも同様に、スイッ
チ部の状態判断を実行した後、各スイッチ部の状態をＲ
ＡＭ１０に記憶させておき、各スイッチ部の状態により
第１のスレッソルド用データと第２のスレッショルド用
データを使い分けると共に、同一Ｙライン上のスイッチ
ＯＮ数を管理することが可能である。
Ｎ／ＯＦＦを判断するために、各スイッチに対応し且つ
各スイッチの状態（ＯＮ／ＯＦＦ）を記憶する手段を有
しているが、本実施例のキーボードでも同様に、スイッ
チ部の状態判断を実行した後、各スイッチ部の状態をＲ
ＡＭ１０に記憶させておき、各スイッチ部の状態により
第１のスレッソルド用データと第２のスレッショルド用
データを使い分けると共に、同一Ｙライン上のスイッチ
ＯＮ数を管理することが可能である。
【００３６】そこで、図７に示すように、この検出電圧
特性では、図５に示す少なくとも第２のスレッショルド
用データに関し、キーＯＮ数に応じた可変データとし、
キーＯＮ数が少ない場合の第２のスレッショルド用デー
タのレベルを高くする。例えば、各Ｙラインごとにスイ
ッチ部のＯＮ数に応じたアップ／ダウンカウンタを１バ
イトずつ（合計８バイト）をＲＡＭ１０内に設定し、各
Ｙラインごとにスイッチ部がＯＮするたびに＋１し、ス
イッチ部がＯＦＦするたびに−１させることにより、ス
イッチＯＮ数が判別可能である。従って、１キー目のス
イッチ部がＯＮする場合は、第２のスレッショルド（１
９０：ＶＣＣ＝５Ｖの場合、３．７Ｖ）を超えたデータ
のみを有効とし、２キー目のスイッチ部がＯＮする場合
には、第２のスレッショルド（９０：ＶＣＣ＝５Ｖの場
合、１．７Ｖ）を超えたデータのみ有効とする。通常、
キーボードを使用する状態での同一ＹラインをＯＮする
スイッチ数はせいぜい１〜２キーであることを仮定する
と、少なくとも通常使用状態でのノイズマージンをＴＴ
Ｌレベルとほぼ同等にすることができる上、同一Ｙライ
ンの全てのスイッチ部がＯＮしても（Ｎ＝１０）第１の
スレッショルドを下回ることがないため、Ｎキーロール
オーバ機能が保証される。
特性では、図５に示す少なくとも第２のスレッショルド
用データに関し、キーＯＮ数に応じた可変データとし、
キーＯＮ数が少ない場合の第２のスレッショルド用デー
タのレベルを高くする。例えば、各Ｙラインごとにスイ
ッチ部のＯＮ数に応じたアップ／ダウンカウンタを１バ
イトずつ（合計８バイト）をＲＡＭ１０内に設定し、各
Ｙラインごとにスイッチ部がＯＮするたびに＋１し、ス
イッチ部がＯＦＦするたびに−１させることにより、ス
イッチＯＮ数が判別可能である。従って、１キー目のス
イッチ部がＯＮする場合は、第２のスレッショルド（１
９０：ＶＣＣ＝５Ｖの場合、３．７Ｖ）を超えたデータ
のみを有効とし、２キー目のスイッチ部がＯＮする場合
には、第２のスレッショルド（９０：ＶＣＣ＝５Ｖの場
合、１．７Ｖ）を超えたデータのみ有効とする。通常、
キーボードを使用する状態での同一ＹラインをＯＮする
スイッチ数はせいぜい１〜２キーであることを仮定する
と、少なくとも通常使用状態でのノイズマージンをＴＴ
Ｌレベルとほぼ同等にすることができる上、同一Ｙライ
ンの全てのスイッチ部がＯＮしても（Ｎ＝１０）第１の
スレッショルドを下回ることがないため、Ｎキーロール
オーバ機能が保証される。
【００３７】
【発明の効果】以上説明したように、本発明のキーボー
ドは、ＣＭＯＳレベルの走査信号を出力する抵抗マトリ
クスドライバにより抵抗マトリクスを走査し、検出信号
をＡ／Ｄコンバータでディジタルデータに変換してから
ヒステリシス特性を有するスレッショルド用データとの
比較を行い、スイッチ部のＯＮ／ＯＦＦを判断すること
により、容易にＮキーロールオーバ機能を実現するとと
もに、小型化且つ低価格化できるという効果がある。ま
た、本発明はＯＮしているスイッチ部の数量によりスレ
ッショルド用データを可変にすることにより、通常使用
状態でのノイズマージンを確保しながらＮキーロールオ
ーバ機能を実現することができるという効果がある。
ドは、ＣＭＯＳレベルの走査信号を出力する抵抗マトリ
クスドライバにより抵抗マトリクスを走査し、検出信号
をＡ／Ｄコンバータでディジタルデータに変換してから
ヒステリシス特性を有するスレッショルド用データとの
比較を行い、スイッチ部のＯＮ／ＯＦＦを判断すること
により、容易にＮキーロールオーバ機能を実現するとと
もに、小型化且つ低価格化できるという効果がある。ま
た、本発明はＯＮしているスイッチ部の数量によりスレ
ッショルド用データを可変にすることにより、通常使用
状態でのノイズマージンを確保しながらＮキーロールオ
ーバ機能を実現することができるという効果がある。
【図１】本発明の一実施例を示すキーボードの回路図で
ある。
ある。
【図２】図１に示すＡ／Ｄコンバータの構成図である。
【図３】図１に示す抵抗マトリクスドライバの構成図で
ある。
ある。
【図４】図１における同一Ｙライン多重打鍵時の動作を
説明するための等価回路図である。
説明するための等価回路図である。
【図５】図４における同一Ｙラインの多重打鍵時の検出
電圧特性図である。
電圧特性図である。
【図６】図４におけるゴーストキー発生パターンを説明
するための多重打鍵時の等価回路図である。
するための多重打鍵時の等価回路図である。
【図７】図５における同一Ｙラインの多重打鍵時の検出
電圧特性にスレッショルド用データを設定した検出電圧
特性図である。
電圧特性にスレッショルド用データを設定した検出電圧
特性図である。
【図８】従来の一例を示すキーボードの回路図である。
【図９】従来の他の例を示すキーボードの回路図であ
る。
る。
１ 抵抗式キーマトリクス ２ スイッチユニット ３ ワンチップマイコン ４ コントロールユニット ５ Ａ／Ｄコンバータ ６ 抵抗マトリクスドライバ ７ 入出力チャネル ８ 出力チャネル ９ ＲＯＭ １０ ＲＡＭ １１ 制御回路 １２ ＡＬＵ １３ 内部バス １４ アナログマルチプレクサ １５ ラッチ １６，２１ シーケンスコントローラ １７ 直列抵抗ストリング １８ 逐次比較レジスタ １９，２０ バッファ
Claims (1)
- 【請求項１】 スイッチ部に抵抗素子を直列接続したス
イッチユニットマトリクス状に配置した抵抗式キーマト
リクスと、前記抵抗式キーマトリクスの行方向に接続さ
れた複数本の走査線より順次ＣＭＯＳレベルの走査信号
を出力する抵抗マトリクスドライバと、前記抵抗式キー
マトリクスの列方向に接続された複数本の検出線より前
記スイッチ部のＯＮ／ＯＦＦに基づくアナログ信号を受
信してディジタルデータに変換するＡ／Ｄコンバータ
と、前記抵抗マトリクスドライバおよび前記Ａ／Ｄコン
バータを制御するコントロールユニットとを有し、前記
コントロールユニットは、前記抵抗マトリクスドライバ
に走査信号を出力し且つ前記Ａ／Ｄコンバータを制御す
る命令語群を記憶し、前記スイッチ部のＯＮからＯＦＦ
への変化を判断する第１のスレッショルド用データおよ
び前記スイッチ部のＯＦＦからＯＮへの変化を判断する
第２のスレッショルド用データを設定するための読み出
し専用メモリと、前記Ａ／Ｄコンバータで変換された前
記ディジタルデータを記憶するとともに、前記スイッチ
部のＯＮ数をカウントできるアップダウンカウンタを設
定した書き込み／読み出し可能なランダムアクセスメモ
リと、前記読み出し専用メモリに記憶されている前記命
令語群を読み出し各命令語に基づいた制御情報を発生さ
せる制御回路と、前記制御情報に応答して演算操作を行
う演算制御回路とを備え、前記第１および第２のスレッ
ショルド用データのいずれかと前記ランダムアクセスメ
モリに記憶された前記ディジタルデータとを比較して前
記スイッチ部のＯＮ／ＯＦＦを判断するにあたり、前記
アップダウンカウンタと前記抵抗マトリクスドライバお
よび前記Ａ／Ｄコンバータを制御することを特徴とする
キーボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273922A JP2819968B2 (ja) | 1992-10-13 | 1992-10-13 | キーボード |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273922A JP2819968B2 (ja) | 1992-10-13 | 1992-10-13 | キーボード |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06124155A JPH06124155A (ja) | 1994-05-06 |
| JP2819968B2 true JP2819968B2 (ja) | 1998-11-05 |
Family
ID=17534443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273922A Expired - Fee Related JP2819968B2 (ja) | 1992-10-13 | 1992-10-13 | キーボード |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2819968B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905283B1 (ko) * | 2008-03-27 | 2009-06-29 | 배정식 | 다수 키의 동시 입력을 인식할 수 있는 키보드 |
| GB0820246D0 (en) * | 2008-11-05 | 2008-12-10 | Distance Lab Ltd | Remote impact device |
| KR101391670B1 (ko) * | 2013-04-30 | 2014-05-28 | 한상현 | 키입력장치 및 이를 포함하는 키보드 |
| JP6171818B2 (ja) * | 2013-10-07 | 2017-08-02 | ヤマハ株式会社 | 電子楽器のスイッチスキャン装置 |
| JP5742917B2 (ja) | 2013-12-03 | 2015-07-01 | オンキヨー株式会社 | 入力装置 |
| CN109474282A (zh) * | 2017-09-07 | 2019-03-15 | 光宝电子(广州)有限公司 | 键盘装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6355617A (ja) * | 1986-08-27 | 1988-03-10 | Canon Inc | キ−入力装置 |
-
1992
- 1992-10-13 JP JP4273922A patent/JP2819968B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06124155A (ja) | 1994-05-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980728 |
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