JP2815434B2 - 出力回路装置 - Google Patents
出力回路装置Info
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- JP2815434B2 JP2815434B2 JP1327891A JP32789189A JP2815434B2 JP 2815434 B2 JP2815434 B2 JP 2815434B2 JP 1327891 A JP1327891 A JP 1327891A JP 32789189 A JP32789189 A JP 32789189A JP 2815434 B2 JP2815434 B2 JP 2815434B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、容量性負荷を駆動する出力回路装置に関す
るものである。
るものである。
従来の技術 この種の出力回路装置として、第３図に示すような回
路構成が従来より知られている。
路構成が従来より知られている。
以下、第３図を用いて、従来例を説明する。第３図に
おいて、１は電流供給手段を成すNPNトランジスタ、２
は電流流出手段を成すNPNトランジスタ、３は電源端
子、４は出力端子、５は接地端子、6,7は電源流、8,9は
切り替け手段を成すNPNトランジスタ、10は正相出力と
逆相出力を出力する振り分け手段を成す論理ゲート、11
は出力端子４に接続される上限電圧規制手段である。
おいて、１は電流供給手段を成すNPNトランジスタ、２
は電流流出手段を成すNPNトランジスタ、３は電源端
子、４は出力端子、５は接地端子、6,7は電源流、8,9は
切り替け手段を成すNPNトランジスタ、10は正相出力と
逆相出力を出力する振り分け手段を成す論理ゲート、11
は出力端子４に接続される上限電圧規制手段である。
そして、トランジスタ１とトランジスタ２は電源端子
３と接地端子５との間に直接接続され、トーテムポール
型の出力回路を構成し、トランジスタ１は出力端子４に
接続される負荷に電流を流し込み、トランジスタ２は負
荷の電流を引き込んで接地端子５に電流を流す。更に、
トランジスタ１は、ベースがコレクタに電流源６を有し
たトランジスタ８のコレクタに接続され、トランジスタ
８のスイッチング動作に応答して動作する。トランジス
タ２は、ベースがコレクタに電流源７を有したトランジ
スタ９のコレクタに接続され、トランジスタ９のスイッ
チング動作に応答して動作する。そして、トランジスタ
８と９は、論理ゲート10の正相出力と逆相出力とによっ
て互いに逆向きのスイッチング制御され、トランジスタ
１とトランジスタ２とを交互に導通状態にするトランジ
スタ動作を行う。
３と接地端子５との間に直接接続され、トーテムポール
型の出力回路を構成し、トランジスタ１は出力端子４に
接続される負荷に電流を流し込み、トランジスタ２は負
荷の電流を引き込んで接地端子５に電流を流す。更に、
トランジスタ１は、ベースがコレクタに電流源６を有し
たトランジスタ８のコレクタに接続され、トランジスタ
８のスイッチング動作に応答して動作する。トランジス
タ２は、ベースがコレクタに電流源７を有したトランジ
スタ９のコレクタに接続され、トランジスタ９のスイッ
チング動作に応答して動作する。そして、トランジスタ
８と９は、論理ゲート10の正相出力と逆相出力とによっ
て互いに逆向きのスイッチング制御され、トランジスタ
１とトランジスタ２とを交互に導通状態にするトランジ
スタ動作を行う。
上限電源規制手段11は、出力端子４と接地端子５との
間に接続され、出力端子４の電圧の上昇を所定電位で制
限するもので、負荷の耐圧に限界がある場合に用いる。
従って、上限電圧規制手段が無い場合、出力端子４の上
限電圧は電源端子３に印加される電源電圧に依存して変
動し、電源電圧が不安定で高い電圧に跳ね上がる時、出
力端子４の上限電圧が負荷の耐圧を越えてしまう可能性
があり、このような変動を制限するために、上限電源規
制手段11が設けられている。
間に接続され、出力端子４の電圧の上昇を所定電位で制
限するもので、負荷の耐圧に限界がある場合に用いる。
従って、上限電圧規制手段が無い場合、出力端子４の上
限電圧は電源端子３に印加される電源電圧に依存して変
動し、電源電圧が不安定で高い電圧に跳ね上がる時、出
力端子４の上限電圧が負荷の耐圧を越えてしまう可能性
があり、このような変動を制限するために、上限電源規
制手段11が設けられている。
次に、第４図は第３図の従来例を具体化した回路例で
あり、第４図の回路構成をもとに説明する。
あり、第４図の回路構成をもとに説明する。
第４図において、101〜104は電流源、105〜113はNPN
トランジスタ、114〜116はダイオード、117は外部接続
されるツエナーダイオード、118〜121は抵抗、122,123
は電源用の電圧源、124,125は外部抵抗、126は負荷とし
てのMOSトランジスタである。
トランジスタ、114〜116はダイオード、117は外部接続
されるツエナーダイオード、118〜121は抵抗、122,123
は電源用の電圧源、124,125は外部抵抗、126は負荷とし
てのMOSトランジスタである。
そして、トランジスタ105と106は電源端子３と接地端
子５との間に直列接続されるトーテムポール型の出力回
路を成している。そして、トランジスタ105と、トラン
ジスタ105のベースにエミッタを接続したトランジスタ1
07とはダーリントン回路を構成して、負荷への電流供給
が十分に行える電流供給手段を成し、その一方で、トラ
ンジスタ106は電流源103によるベース電流の供給によっ
て、負荷電流を十分に駆動する電流流出手段を成してい
る。そして、入力端子にハイレベルが入力されると、ト
ランジスタ113がオンとなり、その後段に接続されるト
ランジスタ110,111がオフとなって、トランジスタ106が
オンとなる。その一方で、トランジスタ113のコレクタ
出力に接続されたトランジスタ112がオフとなり、トラ
ンジスタ108がオンとなって、トランジスタ109もオンと
なるので、トランジスタ105および107のベース電位がロ
ーレベルととなるから、出力端子４にローレベルを出力
する。
子５との間に直列接続されるトーテムポール型の出力回
路を成している。そして、トランジスタ105と、トラン
ジスタ105のベースにエミッタを接続したトランジスタ1
07とはダーリントン回路を構成して、負荷への電流供給
が十分に行える電流供給手段を成し、その一方で、トラ
ンジスタ106は電流源103によるベース電流の供給によっ
て、負荷電流を十分に駆動する電流流出手段を成してい
る。そして、入力端子にハイレベルが入力されると、ト
ランジスタ113がオンとなり、その後段に接続されるト
ランジスタ110,111がオフとなって、トランジスタ106が
オンとなる。その一方で、トランジスタ113のコレクタ
出力に接続されたトランジスタ112がオフとなり、トラ
ンジスタ108がオンとなって、トランジスタ109もオンと
なるので、トランジスタ105および107のベース電位がロ
ーレベルととなるから、出力端子４にローレベルを出力
する。
次に、入力端子にローレベルが入力されると、トラン
ジスタ113はオフとなり、その出力に接続されたトラン
ジスタ110〜112はオンとなり、トランジスタ108と109が
オフとなるから、トランジスタ105と107のベース電位は
ハイレベルとなる一方、トランジスタ106のベースがロ
ーレベルとなるから、出力端子４にハイレベルを出力す
る。
ジスタ113はオフとなり、その出力に接続されたトラン
ジスタ110〜112はオンとなり、トランジスタ108と109が
オフとなるから、トランジスタ105と107のベース電位は
ハイレベルとなる一方、トランジスタ106のベースがロ
ーレベルとなるから、出力端子４にハイレベルを出力す
る。
なお、抵抗118〜110はトランジスタ110〜112を並列駆
動するために設けており、ダイオード114〜116はトラン
ジスタ105および107をスイッチング動作する際にベース
・エミッタ間の逆バイアスを制限するために設けてお
り、電源端子３は出力段用の電源端子とし、電源端子12
を前置駆動用の電源端子として、大きな負荷を駆動する
際、外部電圧源123のレギュレーションが良くない場合
でも、外部電圧源123の電源変動が電源端子12側に影響
しないようにしている。
動するために設けており、ダイオード114〜116はトラン
ジスタ105および107をスイッチング動作する際にベース
・エミッタ間の逆バイアスを制限するために設けてお
り、電源端子３は出力段用の電源端子とし、電源端子12
を前置駆動用の電源端子として、大きな負荷を駆動する
際、外部電圧源123のレギュレーションが良くない場合
でも、外部電圧源123の電源変動が電源端子12側に影響
しないようにしている。
発明が解決しようとする課題 上述のような従来の出力回路装置において、出力端子
４にMOSトランジスタ126のゲートを直接接続してゲート
を駆動する時、出力電圧のハイレベルが電源電圧に依存
して変化し、外部電圧源122または123のレギュレーショ
ンが悪い場合、出力端子４からゲート耐圧以上の出力電
圧を出力する危険性がある。そこで、第４図に示すよう
に、出力端子４と接地点との間に電源制限用の抵抗124
とツエナーダイオード117の直列回路を接続して、ゲー
トの入力電圧を制限してゲートを駆動するのが、一般的
である。しかしながら、出力端子４の容量性負荷となる
ゲート入力に抵抗124を接続すると、ゲート入力の波形
を鈍らせる要因となることから、抵抗124の抵抗値は100
Ω程度の小さな値しか選ばない。すると、出力端子４の
電圧が高い時、抵抗124とツエナーダイオード117に大き
な電流が流れ、それに連れて電源端子３に流れる電流も
大きくなり、出力回路装置内の消費電力が大きくなると
いう問題点があった。
４にMOSトランジスタ126のゲートを直接接続してゲート
を駆動する時、出力電圧のハイレベルが電源電圧に依存
して変化し、外部電圧源122または123のレギュレーショ
ンが悪い場合、出力端子４からゲート耐圧以上の出力電
圧を出力する危険性がある。そこで、第４図に示すよう
に、出力端子４と接地点との間に電源制限用の抵抗124
とツエナーダイオード117の直列回路を接続して、ゲー
トの入力電圧を制限してゲートを駆動するのが、一般的
である。しかしながら、出力端子４の容量性負荷となる
ゲート入力に抵抗124を接続すると、ゲート入力の波形
を鈍らせる要因となることから、抵抗124の抵抗値は100
Ω程度の小さな値しか選ばない。すると、出力端子４の
電圧が高い時、抵抗124とツエナーダイオード117に大き
な電流が流れ、それに連れて電源端子３に流れる電流も
大きくなり、出力回路装置内の消費電力が大きくなると
いう問題点があった。
本発明は、上記従来の問題点を解消するもので、電源
効率の良い出力回路装置を提供することを目的とする。
効率の良い出力回路装置を提供することを目的とする。
課題を解決するための手段 この目的を達成するために、本発明は、出力端子
（４）に接続された容量性負荷を駆動する出力回路装置
であって、コレクタに電源端子（３）を接続しエミッタ
に前記出力端子を接続した第１のトランジスタ（１）
と、コレクタに前記出力端子を接続したエミッタ接地の
第２のトランジスタ（２）と、コレクタに電流源（６）
を有しコレクタ出力で前記第１のトランジスタのベース
を駆動するエミッタ接地の第３のトランジスタ（８）
と、前記第３のトランジスタのコレクタと接地点との間
に接続されハイレベルの上限電圧を降伏電圧で規制する
ツエナーダイオードと、前記第２のトランジスタ（２）
のベースをスイッチング制御する第４のトランジスタ
（９）と、前記第3,第４のトランジスタ（8,9）のベー
スを互いに逆相の信号で駆動する回路手段（10）と、を
具備したものである。
（４）に接続された容量性負荷を駆動する出力回路装置
であって、コレクタに電源端子（３）を接続しエミッタ
に前記出力端子を接続した第１のトランジスタ（１）
と、コレクタに前記出力端子を接続したエミッタ接地の
第２のトランジスタ（２）と、コレクタに電流源（６）
を有しコレクタ出力で前記第１のトランジスタのベース
を駆動するエミッタ接地の第３のトランジスタ（８）
と、前記第３のトランジスタのコレクタと接地点との間
に接続されハイレベルの上限電圧を降伏電圧で規制する
ツエナーダイオードと、前記第２のトランジスタ（２）
のベースをスイッチング制御する第４のトランジスタ
（９）と、前記第3,第４のトランジスタ（8,9）のベー
スを互いに逆相の信号で駆動する回路手段（10）と、を
具備したものである。
作 用 上記の構成により、出力端子からハイレベルを出力す
る時に作動状態となる第１のトランジスタのベース電位
がツエナーダイオードの降伏電圧で規制されるから、出
力端子のハイレベルを電源電圧の変動に拘らず安定にす
ることができる。また、第１のトランジスタのベース入
力側で電圧制限をかけるから、ツエナーダイオードを小
さな電流で動作させられ、電圧制限をかける際の消費電
力を小さくできる。
る時に作動状態となる第１のトランジスタのベース電位
がツエナーダイオードの降伏電圧で規制されるから、出
力端子のハイレベルを電源電圧の変動に拘らず安定にす
ることができる。また、第１のトランジスタのベース入
力側で電圧制限をかけるから、ツエナーダイオードを小
さな電流で動作させられ、電圧制限をかける際の消費電
力を小さくできる。
実施例 以下、本発明の出力回路装置について、図面を参照し
ながら説明する。
ながら説明する。
第１図は本発明の一実施例に係わる出力回路装置の回
路図であり、第１図において、1,2,8,9はバイポーラ型
のトランジスタ、３は電源端子、４は出力端子、５は接
地端子、6,7は電源流、10は正転出力と反転出力とを出
力するロジック回路、13はツエナーダイオードで構成さ
れる上限電圧規制手段である。
路図であり、第１図において、1,2,8,9はバイポーラ型
のトランジスタ、３は電源端子、４は出力端子、５は接
地端子、6,7は電源流、10は正転出力と反転出力とを出
力するロジック回路、13はツエナーダイオードで構成さ
れる上限電圧規制手段である。
そして、コレクタに電源端子３を接続しエミッタに出
力端子４を接続したトランジスタ１と、コレクタに出力
端子４を接続したエミッタ接地のトランジスタ２と、に
よってトーテムポール型の出力回路を構成し、トランジ
スタ１のベースはコレクタに電流源６を有したエミッタ
接地のトランジスタ８でスイッチング制御し、トランジ
スタ２のベースはコレクタに電流源７を有したエミッタ
接地のトランジスタ９でスイッチング制御し、トランジ
スタ９のベースにロジック回路10の正転出力を印加し、
それとは逆位相の反転出力をトランジスタ８のベースに
印加する。更に、トランジスタ８のコレクタには、ツエ
ナーダイオードで構成される上限電圧規制手段13が接続
され、トランジスタ８のコレクタ電位のハイレベルは上
限電圧規制手段で制限される。
力端子４を接続したトランジスタ１と、コレクタに出力
端子４を接続したエミッタ接地のトランジスタ２と、に
よってトーテムポール型の出力回路を構成し、トランジ
スタ１のベースはコレクタに電流源６を有したエミッタ
接地のトランジスタ８でスイッチング制御し、トランジ
スタ２のベースはコレクタに電流源７を有したエミッタ
接地のトランジスタ９でスイッチング制御し、トランジ
スタ９のベースにロジック回路10の正転出力を印加し、
それとは逆位相の反転出力をトランジスタ８のベースに
印加する。更に、トランジスタ８のコレクタには、ツエ
ナーダイオードで構成される上限電圧規制手段13が接続
され、トランジスタ８のコレクタ電位のハイレベルは上
限電圧規制手段で制限される。
さてここで、電流源６の電流値は、出力端子４の電圧
がハイレベルの時に、トランジスタ１が負荷を駆動する
のに十分なベース電流の値に設定されるため、その電流
値は小さく、上限電圧規制手段13での電力損失も小さく
なる。
がハイレベルの時に、トランジスタ１が負荷を駆動する
のに十分なベース電流の値に設定されるため、その電流
値は小さく、上限電圧規制手段13での電力損失も小さく
なる。
次に、第１図の回路構成を更に具体化した他の回路例
を第２図に示す。第２図において、3,12は電源端子、４
は出力端子、５は接地端子、101〜104は電流源、105〜1
13はNPN型のトランジスタ、114〜116はダイオード、217
はツエナーダイオード、118〜121は抵抗、122,123は外
部電圧源、124,125は外部抵抗、126は負荷としてのMOS
トランジスタである。
を第２図に示す。第２図において、3,12は電源端子、４
は出力端子、５は接地端子、101〜104は電流源、105〜1
13はNPN型のトランジスタ、114〜116はダイオード、217
はツエナーダイオード、118〜121は抵抗、122,123は外
部電圧源、124,125は外部抵抗、126は負荷としてのMOS
トランジスタである。
第２図において、コレクタを電源端子３に接続したト
ランジスタ105とトランジスタ107とはダーリントン回路
を構成し、出力端子４にハイレベルを出力する際の電流
能力を大きくしている。トランジスタ105のエミッタに
コレクタを接続したエミッタ接地のトランジスタ106と
トランジスタ105はトーテムポール型の出力回路を構成
し、負荷電流のスイッチング速度の高速化を図ってい
る。トランジスタ105のベースと接地端子間に接続され
たトランジスタ108は、トランジスタ105のベースに蓄積
された電化を放電して、トランジスタ105のカットオフ
を早める働きをする。また、トランジスタ106のベース
・エミッタ間に接続されたトランジスタ110もこれと同
じ働きをするものである。
ランジスタ105とトランジスタ107とはダーリントン回路
を構成し、出力端子４にハイレベルを出力する際の電流
能力を大きくしている。トランジスタ105のエミッタに
コレクタを接続したエミッタ接地のトランジスタ106と
トランジスタ105はトーテムポール型の出力回路を構成
し、負荷電流のスイッチング速度の高速化を図ってい
る。トランジスタ105のベースと接地端子間に接続され
たトランジスタ108は、トランジスタ105のベースに蓄積
された電化を放電して、トランジスタ105のカットオフ
を早める働きをする。また、トランジスタ106のベース
・エミッタ間に接続されたトランジスタ110もこれと同
じ働きをするものである。
トランジスタ107のベースを駆動するトランジスタ109
は、コレクタに電流源104を有し、トランジスタ105およ
び107を導通する時、オフ状態となって電流源104の電流
をトランジスタ107のベースに供給する。但し、トラン
ジスタ109のコレクタと接地端子５との間にツエナーダ
イオード217が接続されているため、コレクタ電位がツ
エナーダイオード217の降伏電圧で規制される。
は、コレクタに電流源104を有し、トランジスタ105およ
び107を導通する時、オフ状態となって電流源104の電流
をトランジスタ107のベースに供給する。但し、トラン
ジスタ109のコレクタと接地端子５との間にツエナーダ
イオード217が接続されているため、コレクタ電位がツ
エナーダイオード217の降伏電圧で規制される。
そして、入力端子にハイレベルの信号が入力される
と、エミッタ接地のトランジスタ113はオンとなり、コ
レクタ出力に接続されたトランジスタ110〜112をオフに
する。この時、トランジスタ108は電流源102からの電流
供給でオン状態となり、トランジスタ105のベース電位
をローレベルに引き込む。それと同時に、トランジスタ
109もオン状態となり、トランジスタ109のエミッタ電流
でトランジスタ106のベースを駆動する一方、トランジ
スタ107のベース電位をローレベルに引き込む。その結
果、トランジスタ106をオンにし、トランジスタ105,107
をオフにし、出力端子４の出力電圧をローレベルにす
る。
と、エミッタ接地のトランジスタ113はオンとなり、コ
レクタ出力に接続されたトランジスタ110〜112をオフに
する。この時、トランジスタ108は電流源102からの電流
供給でオン状態となり、トランジスタ105のベース電位
をローレベルに引き込む。それと同時に、トランジスタ
109もオン状態となり、トランジスタ109のエミッタ電流
でトランジスタ106のベースを駆動する一方、トランジ
スタ107のベース電位をローレベルに引き込む。その結
果、トランジスタ106をオンにし、トランジスタ105,107
をオフにし、出力端子４の出力電圧をローレベルにす
る。
次に、入力端子にローレベルの信号が入力されると、
トランジスタ113はオフとなり、コレクタ出力に接続さ
れたトランジスタ110〜112をオンにする。そして、トラ
ンジスタ108と109をオフにするので、トランジスタ107
と105が電流源104からの電流でオンとなる一方、トラン
ジスタ110のオンによってトランジスタ106がオフとな
り、出力端子４の出力電圧をハイレベルにする。
トランジスタ113はオフとなり、コレクタ出力に接続さ
れたトランジスタ110〜112をオンにする。そして、トラ
ンジスタ108と109をオフにするので、トランジスタ107
と105が電流源104からの電流でオンとなる一方、トラン
ジスタ110のオンによってトランジスタ106がオフとな
り、出力端子４の出力電圧をハイレベルにする。
このように、出力端子４の電圧はスイッチング制御さ
れ、出力端子４のハイレベルの電圧の電源電圧の変動に
よらずツエナーダイオード217で安定に出力され、出力
端子４に接続されるMOSトランジスタ126のゲート電極
は、ゲート耐圧以下の安定な電圧で駆動され、回路動作
の信頼性が確保できる。
れ、出力端子４のハイレベルの電圧の電源電圧の変動に
よらずツエナーダイオード217で安定に出力され、出力
端子４に接続されるMOSトランジスタ126のゲート電極
は、ゲート耐圧以下の安定な電圧で駆動され、回路動作
の信頼性が確保できる。
また、トランジスタ107とトランジスタ105がダーリン
トン回路の構成となっているから、トランジスタ107の
ベース電流はトランジスタ105のベース電流を電流増幅
率（hFE）で割った電流値で駆動可能であるから、電流
源104の電流値は第１図中の電流源６に比べて小さな電
流に設定でき、電力損失を極めて小さくすることができ
る。
トン回路の構成となっているから、トランジスタ107の
ベース電流はトランジスタ105のベース電流を電流増幅
率（hFE）で割った電流値で駆動可能であるから、電流
源104の電流値は第１図中の電流源６に比べて小さな電
流に設定でき、電力損失を極めて小さくすることができ
る。
発明の効果 以上詳述したように、本発明の出力回路装置は、回路
内部に出力電圧の制限機能を有しているから、外付けの
ツエナーダイオードを必要とせずに安定な出力電圧が得
られ、消費電力を飛躍的に少なくできる。また、耐圧の
低いMOSトランジスタのようなデバイスを信頼性を損わ
ずに駆動することができる。
内部に出力電圧の制限機能を有しているから、外付けの
ツエナーダイオードを必要とせずに安定な出力電圧が得
られ、消費電力を飛躍的に少なくできる。また、耐圧の
低いMOSトランジスタのようなデバイスを信頼性を損わ
ずに駆動することができる。
第１図は本発明の出力回路装置に係わる一実施例の回路
構成図、第２図は本発明の他の具体例の回路構成図、第
３図は従来例の回路構成図、第４図は第３図の具体的な
回路構成図である。 ３……電源端子、４……出力端子、５……接地端子、10
1〜104……電流源、105〜113……トランジスタ、114〜1
16……ダイオード、217……ツエナーダイオード、118〜
121……抵抗、122,123……外部電圧源、124,125……外
部抵抗、126……MOSトランジスタ。
構成図、第２図は本発明の他の具体例の回路構成図、第
３図は従来例の回路構成図、第４図は第３図の具体的な
回路構成図である。 ３……電源端子、４……出力端子、５……接地端子、10
1〜104……電流源、105〜113……トランジスタ、114〜1
16……ダイオード、217……ツエナーダイオード、118〜
121……抵抗、122,123……外部電圧源、124,125……外
部抵抗、126……MOSトランジスタ。
Claims (2)
- 【請求項１】出力端子に接続された容量性負荷を駆動す
る出力回路装置であって、 コレクタに電源端子を接続しエミッタに前記出力端子を
接続した第１のトランジスタと、 コレクタに前記出力端子を接続したエミッタ接地の第２
のトランジスタと、 コレクタに電流源を有しコレクタ出力で前記第１のトラ
ンジスタのベースを駆動するエミッタ接地の第３のトラ
ンジスタと、 前記第３のトランジスタのコレクタと接地点との間に接
続されハイレベルの上限電圧を降伏電圧で規制するツエ
ナーダイオードと、 前記第２のトランジスタのベースをスイッチング制御す
る第４のトランジスタと、 前記第3,第４のトランジスタのベースを互いに逆相の信
号で駆動する回路手段と、 を具備した出力回路装置。 - 【請求項２】出力端子に接続されたMOSトランジスタの
ゲート電極を駆動する出力回路装置であって、 コレクタに電源端子を接続しエミッタに前記出力端子を
接続した第１のトランジスタと、 コレクタに前記電源端子を接続しエミッタに前記第１の
トランジスタのベースを接続した第２のトランジスタ
と、 コレクタに前記出力端子を接続したエミッタ接地の第３
のトランジスタと、 コレクタに電流源を有しコレクタ出力で前記第２のトラ
ンジスタのベースを駆動し且つエミッタ出力で前記第３
のトランジスタのベースを駆動する第４のトランジスタ
と、 前記第４のトランジスタのコレクタにカソードを接続し
アノードを接地したツエナーダイオードと、 を具備した出力回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327891A JP2815434B2 (ja) | 1989-12-18 | 1989-12-18 | 出力回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327891A JP2815434B2 (ja) | 1989-12-18 | 1989-12-18 | 出力回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187614A JPH03187614A (ja) | 1991-08-15 |
| JP2815434B2 true JP2815434B2 (ja) | 1998-10-27 |
Family
ID=18204139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327891A Expired - Fee Related JP2815434B2 (ja) | 1989-12-18 | 1989-12-18 | 出力回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815434B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7773051B2 (en) | 2003-07-30 | 2010-08-10 | Fuji Electric Systems Co., Ltd. | Display apparatus driving circuitry |
| JP4569210B2 (ja) * | 2003-07-30 | 2010-10-27 | 富士電機システムズ株式会社 | 表示装置駆動回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2538011B2 (ja) * | 1988-12-08 | 1996-09-25 | 沖電気工業株式会社 | 駆動回路 |
-
1989
- 1989-12-18 JP JP1327891A patent/JP2815434B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03187614A (ja) | 1991-08-15 |
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