JP2815316B2 - 電力低下保護機能を有するシングルポートのネットワーク・ノード・トランシーバ - Google Patents

電力低下保護機能を有するシングルポートのネットワーク・ノード・トランシーバ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピュータ・ネットワ
ーク用のトランシーバ回路に関する。特に、ネットワー
ク上でデジタル信号を送受信するためのネットワークに
コンピュータ・ネットワークのコミニュケーション・ノ
ードをインターフェースするために使用されるタイプの
トランシーバに関する。さらに詳細には、本発明は、コ
ミニュケーション・ノードへの電力が低下した時に過電
圧および過電流状態からこのトランシーバを保護する方
法に関する。
【０００２】
【従来の技術】コンピュータ・ネットワーク用コミニュ
ケーション・ノード型のトランシーバは従来技術におい
て公知である。通常、このタイプのトランシーバは半導
体チップに集積させた回路から作られている。こうした
従来技術の一例であるトランシーバ・チップのブロック
図を図１の部分として示してある。トランシーバ１００
は受信装置ＲＸ、送信装置ＴＸ、および送信装置および
受信装置の操作を制御する論理回路１０１から構成さ
れ、トランシーバが内蔵されたノード内のプロセッサと
コミニュケーションをおこなう。その送信装置は一対の
出力端子を有し、受信装置は一対の入力端子を有する。
送信装置は、論理回路から制御信号Ａとその補数ＡＮを
受ける。図１のトランシーバは、二地点間コミニュケー
ション・ネットワーク１０２に接合させ、互いにコミニ
ュケーションを行うことが可能である。通常、トランシ
ーバは変圧器と終端抵抗を介して接続されるが、それら
は省略してある。
【０００３】コミニュケーション・ノード・トランシー
バ・チップを用いたネットワークの一タイプの例は、統
合サービス・デジタル・ネットワーク（ＩＳＤＮ）であ
る。スタンダード４配線ＩＳＤＮインターフェースの国
際的に認知された仕様はＣＣＩＴＴ勧告Ｉ．４３０であ
る。この仕様によれば、マルチ・ドロップＩＳＤＮネッ
トワークは、フルファンクションのＩＳＤＮステーショ
ンあるいはＮＴ（ネットワーク端子）と呼ばれているノ
ードをいくつかと、少ないファンクションのステーショ
ンあるいはＴＥ（端子装備）と呼ばれているノードを多
数用いて構成することが可能である。ＮＴは多数のＴＥ
に送信し、多数のＴＥから受信可能であるが、ＴＥは一
つのＮＴにのみ送信し、一つのＮＴからのみ受信可能で
ある。このマルチドロップＩＳＤＮのトランシーバとそ
の相互接続を図２に示す。ＮＴトランシーバ１０５は配
線対１０３で複数のＴＥトランシーバ１０６に送信し、
ＮＴトランシーバ１０５は配線対１０４で複数のＴＥト
ランシーバから受信する。また、通常トランシーバ・チ
ップに対して外部にあるがコミニュケーション・ノード
内にある変圧器や終端抵抗の接続は、図では省略してあ
る。
【０００４】ＩＳＤＮ仕様の重要な部分は電力低下負荷
に関する。電力低下したＴＥがＮＴ送信線を負荷低下す
るのを防止するため、電力低下したＴＥによりネットワ
ークから引き出せる最大許容電流を明確にする。ピーク
値１.２ボルト９６kHz信号にたいし、電流は０.５mAの
ピーク値以下でなくてはならない。従来技術のＩＳＤＮ
トランシーバは送信および受信用の独立した端子対を有
するので、この仕様にＩＳＤＮトランシーバを合致させ
ることができる電力オフ保護回路は、主に受信装置回路
の特性のみ考慮にいれなくてはならない。
【０００５】図５は、図１、図２に示したものと同様の
トランシーバ１００の従来技術による通常の電力低下保
護構造の詳細を示す。普通、受信装置は、２：１巻き数
比の結合変圧器１５を介してネットワークにインターフ
ェースされる。これは、電力低下試験の際に２.４ボル
ト（１.２ボルトの２倍）が受信装置に付加されること
を意味する。ほとんどのＩＳＤＮトランシーバに、静電
放電（ＥＳＤ）に対する過負荷保護が必要である。この
過負荷保護は通常、チップに一体化して、さらに受信装
置の入力と電力供給側ＶDDおよび接地との間に接続した
ＥＳＤ保護ダイオード（ＰＤ）によって得られる。受信
装置入力端子がネットワークとも接続している連結変圧
器に直接接続させるなら、トランシーバにたいする電力
がオフ（つまり、ＶDD＝０）でダイオード・ドロップよ
り大きな電圧が入力端子にかかっている時にはＥＳＤ保
護ダイオードはフォワード（順方向）・バイアスをかけ
られるので、ＩＳＤＮ電力低下仕様に合致するには多す
ぎる電流を受信装置へ流すことになる。受信装置にたい
する電力低下保護を設けるために、受信装置入力端子と
変圧器の間のラインに電流制限抵抗Ｒ０とＲ１を設け
る。電力供給装置に接続したダイオードは使用した技術
によるが、その電圧が０.７Ｖ以上になるまで導電性と
ならないので、電力供給電圧Ｖが０となり、２.４Ｖの
ピーク電圧が受信装置入力にかかっている時に仕様に適
合するようにその抵抗が電流を制限する。送信装置の出
力端子は別の２：１巻き数比の変圧器１３に接続され、
またＥＳＤ保護ダイオードにも接続可能である。送信装
置は受信装置とは離れているので、電流制限はこの送信
装置には不要である。
【０００６】上記機構がうまく作動し、多くのユーザを
満足させるようにＩＳＤＮコミニュケーションを提供す
る一方、この機構をネットワークに組み込むと大きな欠
点が生まれる。各トランシーバが受信と送信用の個別の
ポートを有するので、ユーザは配線のどちらの組がどち
らで、ネットワーク全体に狂いがないように維持する方
法を知らなければならない。また、ユーザがＴＥタイプ
ノードをＮＴタイプノードあるいはその逆に変更するこ
とを希望するなら、配線も変更しなくてはならない。Ｉ
ＳＤＮネットワーク用の、いわゆる「シングル・ポー
ト」のトランシーバ、つまり、両方が信号を送受信する
入力／出力端子のシングルセットを有するトランシーバ
を使用することはより望ましい。
【０００７】シングル・ポートのトランシーバは従来技
術において公知である。図７は通常のシングル・ポート
のネットワークコミニュケーション用トランシーバ３０
０の簡略化したブロック図を示す。送信装置ＴＸと受信
装置ＲＸはトランシーバ３００の入力／出力端子３０５
に平行に接続されている。マルチプレクサ３０２は論理
回路３０３により制御され、信号を供給される。マルチ
プレクサは、ソフトウェアあるいはマイクロコード制御
下で受信モードあるいは送信モードのどちらかにトラン
シーバを換える受信装置あるいは送信装置のどちらかを
作動させる。トランシーバは変圧器３１０を介してシン
グルセットのネットワーク用配線に接続させる。
【０００８】シングル・ポートのトランシーバで、ＩＳ
ＤＮネットワークは、同じようにネットワーク５００に
接続した複数のトランシーバ３００を有し、図８のよう
に構成可能である。どのノードをＮＴとして作動させる
か、およびＴＥとして作動させるかの選択は、再配線作
業無しで迅速に変更可能である。こうした機構はネット
ワーク接続と配置の柔軟性を飛躍的に増大する。
【０００９】残念なことに、シングル・ポートのトラン
シーバはＩＳＤＮ仕様の電力低下保護が必要なのでＩＳ
ＤＮにはあまり使用されていない。平行な送信装置と受
信装置で、前に述べた抵抗はトランシーバが送信中は出
力ライン中にあり、ネットワークを適切に駆動するには
信号を大きく減衰し過ぎるのでその抵抗は機能しない。
抵抗を除去したものでは、ＥＳＤ保護ダイオードがＩＳ
ＤＮ仕様に適合するには電力低下状態で多量の電流を流
すばかりでなく、送信装置も以下に説明するように通常
の送信装置出力回路本来の設計ゆえに電流を流すことに
なる。
【００１０】図３に示すように通常の送信装置出力回路
は、１１で基準電流ＩREFに対する入力を有する。基準
電流はいくつもの公知の方法で供給することができる。
この例では、電源は演算増幅器（オペアンプ）１８とｐ
チャンネル・トランジスタＱ５からなる電圧クランプと
直列に接続させられている。回路そのものは２組のトラ
ンジスタ対から成り、その第１組は公知のプル・アッ
プ、プル・ダウン配列のＱ１とＱ３からなり、第２組は
同じ配列のＱ２とＱ４からなる。この回路は制御信号Ａ
とその補数ＡＮで図１の制御論理１０１により駆動され
る。出力端子１４は図３の変圧器１３を駆動する。通常
の配列では、プル・アップとプル・ダウンのトランジス
タはｎ型基板上に形成した通常オフのｎチャンネルｐウ
ェル型である。当業界で公知のように、各トランジスタ
のウェル端子は、ウェルがドレインより低い電圧でいる
ようにしてトランジスタがオンになる時には電流が流れ
ることができるように、低電位に連結させなくてはなら
ない。実際に、トランジスタのウェル端子は通常、図３
の接続のようにソースに連結させる。ウェルと基板の接
合がフォワードバイアスとならないようにするため、基
板は通常ＶDDに連結させる。詳細な構成とその接続を示
すトランジスタ２０の断面を図４に示す。この構成によ
り、電力がチップから遮断され、ＶDDが０ボルトになる
時、入力／出力端子へかかる電圧はプル・アップ・トラ
ンジスタのウェルと基板の接合がフォワードバイアスを
かけられるようにして、送信装置が仕様を超過してネッ
トワークから電流を導く。
【００１１】同様の問題を解決するために、シングル・
ポート送信装置を使用している他のタイプのネットワー
クで使用された過電圧および過電流保護構造は、米国特
許4,709,296、発明者 Hung 等に記載の回路などの例に
見られるように、しばしば機械的なリレーを含んでい
た。こうしたリレーはトランシーバ・チップの外側に空
間を必要とし、しかも信頼性が低い。ソリッドステート
保護回路がそのリレーに代わって開発されているが、現
在までのところ、こうした回路は実際のところ複雑で、
トランシーバ・チップに容易に一体化させるには部品数
が多すぎる。このソリッドステート保護回路の例は、米
国特許5,142,429、発明者Jaki、に記載がある。
【００１２】
【発明が解決しようとする課題】必要なものは、通常の
トランシーバの設計で既に存在するものに加えて、わず
かな部品数を有する非常に簡単な回路のみ必要な電力低
下保護構造である。こうした構造は保護回路をトランシ
ーバ・チップに容易に一体化でき、シングル・ポートの
トランシーバをＩＳＤＮネットワークと共に使用可能と
する。
【００１３】本発明はシングル・ポートのコミニュケー
ション・ノードを有するトランシーバ用の電力低下保護
を提供し、このトランシーバがＣＣＩＴＴ勧告Ｉ．４３
０に適合しＩＳＤＮネットワークで使用可能となるよう
にする。また、本発明は簡素でトランシーバ・チップの
設計に容易に組み込める保護回路を提供し、よってプリ
ント回路基板のスペースを節約できるようにする。ま
た、望ましい実施例は相補酸化金属半導体（ＣＭＯＳ）
技術を使用して極めて容易に確立されるものである。
【００１４】
【課題を解決するための手段】本発明は上記の送信装置
出力回路の改良を含むものであり、その中で、回路は送
信装置出力回路のプルアップ・トランジスタのウェル端
子とソース端子を選択的にショートさせる手段を有し、
ウェルとソース間の所望の接続が送信装置が操作中に維
持され、一方、送信装置の出力回路への電力が接続され
ていない時には切断される。したがって、ネットワーク
から電流を引き込むための送信装置出力回路のプルアッ
プ・トランジスタのウェルとソース間のフォワードバイ
アスをかけられたＰ／Ｎ接合はない。本発明の望ましい
実施例では、各プルアップ・トランジスタのウェル端子
とソース端子を選択的にショートさせる手段は、通常オ
ンのｎチャンネル電界効果トランジスタである。このト
ランジスタは供給電圧によりゲートされ、回路が操作中
にオンであり、トランシーバ供給電圧が０ボルトになる
時にソースから、したがって回路の出力端子からもウェ
ルが絶縁されるように遮断する。
【００１５】ＥＳＤからの過電圧保護は保護ダイオード
を有する受信装置および送信装置の両方にたいして提供
される。個々の保護ダイオードを使用して従来技術での
ように接地に分流する。しかし、入力／出力端子と電力
供給端子間の簡素で単独のダイオードはシングル・ポー
トのトランシーバの電力供給電圧ラインに分流するため
に使用することは不可能である。というのは、このダイ
オードは再びフォワードバイアスをかけられたＰ／Ｎ接
合を提供してネットワークから電流を引き込み、トラン
シーバをＩＳＤＮ電力低下電流仕様に適合しないように
するからである。この問題を解決するために、複数のダ
イオードを各入力／出力端子とＶDD間に直列に使用して
ダイオードが作動するのに必要な電圧を上昇させる。必
要なダイオードの数は使用したダイオードの特定のタイ
プの電圧降下、および入力／出力変圧器の巻き数比によ
って決まるが、ダイオードが作動するのに必要な電圧が
トランシーバ入力／出力端子に現れる電力低下漏れ電流
にたいする最大テスト電圧より大きくなる配列を、当業
者なら容易に設計することができる。
【００１６】本発明の望ましい実施例では主としてＩＳ
ＤＮタイプのトランシーバでの使用であるが、電力低下
負荷からの保護が必要な、どのコミニュケーション・ネ
ットワーク・トランシーバでも同じ回路配列が使用可能
である。さらに、ＥＳＤ保護は必要ないが、電力低下負
荷に対する保護が必要な場合に、過電圧保護ダイオード
無しで、この改良された送信装置出力回路を使用可能で
ある。
【００１７】
【実施例】本発明の目的であるシングル・ポートのトラ
ンシーバは、一部分、図９の改良した送信装置出力回路
４０を有する。操作の際には、共通の番号や部品名で示
されているように回路の大部分は図３の回路と同じよう
に機能する。このトランシーバを有するチップは、正の
第１供給電圧ＶDDと第２供給電圧を有する。ＣＭＯＳ技
術を使用した望ましい実施例では、第２供給電圧は接地
回路、ＧＮＤである。しかし、第２供給電圧が第１供給
電圧より単に低い電位であるという、他の集積回路技術
の他の実施例では同様な回路を使用することができる。
図９の回路は、第１供給電圧と第２供給電圧の両方を使
用する。これも基準電流ＩREFが基準電流入力１１を介
して供給される。基準電流を供給する公知のどの回路も
使用可能である。つまり、基準電流を供給するための厳
密な手段は本発明では重要ではない。望ましい実施例で
は、電流源をｐチャンネル・トランジスタＱ５と演算増
幅器１８を有する電圧クランプに直列に接続させる。こ
れら構成部品は出力回路そのものの部品とは考えられて
いないが、図示することで回路の操作をより理解し易く
なる。
【００１８】回路４０は第１入力Ａおよび第２入力ＡＮ
によって駆動される。第２入力ＡＮは第１入力Ａの論理
補数である。一対の出力端子１４がネットワークに接続
されたネットワーク接続変圧器３１０を駆動する。望ま
しい実施例では、この変圧器はシングル・ポートのコミ
ニュケーション・ノード・トランシーバを有する集積回
路チップから離されているが、回路の操作をより理解し
易いように変圧器は同じ図面に示されている。
【００１９】送信装置回路は、それぞれプルアップ・ト
ランジスタとプルダウン・トランジスタを有する第１ト
ランジスタ対および第２トランジスタ対を有し、図３の
従来技術の回路１０でのように配列した。各トランジス
タ対は基準電流入力と第２供給電圧（望ましい実施例で
は、接地）との間に設ける。第１対はプルアップ・トラ
ンジスタとしてＱ１、プルダウン・トランジスタとして
Ｑ３で作られる。第２対はプルアップ・トランジスタと
してＱ２、プルダウン・トランジスタとしてＱ４で作ら
れる。第１プルアップ・トランジスタＱ１は第１入力Ａ
によりゲートされ、第１プルダウン・トランジスタＱ３
は第２入力ＡＮによりゲートされる。第２プルアップ・
トランジスタＱ２は第２入力ＡＮによりゲートされ、第
２プルダウン・トランジスタＱ４は第１入力Ａによりゲ
ートされる。一対の出力端子１４はそれぞれプルアップ
・トランジスタとプルダウン・トランジスタ対間に設け
る。したがって、このトランジスタ対は相補的に駆動さ
れ、一方の出力端子１４が高い時、他方は低くなる。そ
れゆえ、変圧器３１０は入力周波数で駆動され、またネ
ットワークを駆動する。
【００２０】望ましい実施例では送信装置出力回路に使
用されたトランジスタは通常オフで、ｎ型基板上に形成
したｐ型ウェルを有するｎチャンネル電界効果トランジ
スタである。チップ上に一体化したトランジスタ２０の
断面を図４に示す。トランジスタはウェル端子に接続し
たｐ型ウェルと共に作られる。操作中は、当業者に公知
なように、ウェル・ドレイン接合のフォワード・バイア
スを防止して電流を逆流させるためにウェルはこのトラ
ンジスタのドレインＤより低い電位に繋がなくてはなら
ない。この条件はウェル端子をトランジスタのソース端
子に繋ぐことにより得られる。従来技術の回路では、ま
た、本発明の改良した送信装置出力回路のプルダウン・
トランジスタの場合では、ウェル端子は図３、図４、図
９に示すように接続１２を有するソース端子に繋がれて
いる。さらに、基板をＶDDに繋ぎ、ウェルより高い電位
に維持し、操作中にフォワード・バイアスをかけられた
基板を介してウェル接合への電流を防ぐ。
【００２１】上記構成は回路の適切な操作を可能にする
が、送信装置出力回路への電力が遮断される時に、プル
アップ・トランジスタのウェルからソースへの接続が維
持されていると、発明の背景で説明したように電力低下
時の負荷という問題を生み出す。再度、図９へもどり、
回路への電力が遮断される時、Ｖは０ボルトになる。入
力ＡおよびＡＮも、これらの信号を生成する論理回路へ
の電力が低下するので０ボルトになる。しかし、ネット
ワークからの電圧は変圧器３１０を介して出力端子１４
に電圧を誘導する。トランジスタＱ１とＱ２のウェル端
子がソース端子に短絡されたままなら、図４に示したウ
ェルと基板の接合は各プルアップ・トランジスタにたい
しフォワード・バイアスをかけ、伝導状態となり、送信
装置のＩＳＤＮ電力低下仕様を失わせる。それゆえ、本
発明によれば、回路への電力がオンの時はウェル−ソー
ス接続を維持し、オフの時はソース端子とウェル端子の
接続を切る手段をプルアップ・トランジスタＱ１とＱ２
のウェル端子とソース端子間に設けている。望ましい実
施例では、この手段は通常オフのｎチャンネルの電界効
果トランジスタである図９の別のトランジスタ４１であ
る。こうしたトランジスタにたいして、ゲートを直接Ｖ
DDに接続し、ウェルは接地させる。基板は再度ＶDDに接
続させる。ＶDDがオンの時、トランジスタ４１、Ｑ６お
よびＱ７はオンである。ＶDDが０ボルトになる時、これ
らのトランジスタは遮断する。したがって、トランジス
タ４１を加えることにより、ソースに短絡したウェルの
電力低下漏れ電流の問題は除去される。通常の操作中
は、Ｑ６およびＱ７がオンで共に短絡されたウェルとソ
ースを有するものの所望の特性が得られる。電力が低下
した時は、Ｑ６およびＱ７はオフになり、ウェルはソー
スから、また出力端子１４から絶縁され、ウェルから基
板へのダイオード経路を妨げ、それゆえ送信装置により
ネットワークから漏れ電流が導入されるのを防ぐことに
なる。
【００２２】上記回路をトランシーバに用いた時には、
ネットワークから漏れ電流が導入される可能性のある新
たな経路ができるのを避けるように注意しなくてはなら
ない。発明の背景で述べたように、上記回路を使用する
送信装置はシングル・ポートのネットワーク・ノード・
トランシーバに最も効果的に用いられ、受信装置と並列
に接続される。図９の送信装置出力回路４０の出力端子
１４は、受信装置の入力端子でもあり、従って、入力／
出力端子と呼ばれるが、送信装置出力回路の操作は同じ
である。ＩＳＤＮ用には、静電放電（ＥＳＤ）保護ダイ
オードの形の過電圧保護回路が通常、望ましい。本発明
の望ましい実施例では、過負荷保護回路は送信装置の入
力／出力端子と供給電圧ラインの間のＥＳＤ保護ダイオ
ードから成る。第２供給電圧は望ましい実施例では接地
されるので、接地した陽極と、その入力／出力端子に接
続した陰極を有する個別のダイオードを使用する。第１
供給電圧（望ましい実施例ではＶ）に対しては、入力／
出力端子に接続した陽極と供給ラインに接続した陰極を
有する個別のダイオードを使用することはできない。こ
れは、トランシーバ・チップへの電力を遮断され、電圧
がネットワークに存在する時に各ネットワーク入力／出
力端子とＶDD間にフォワード・バイアスをかけたダイオ
ードを投入することになり、ネットワークから望ましく
ない漏れ電流が導入されるからである。従って、複数の
直列ダイオードを使用する。ダイオードの数は、そのフ
ォワード・バイアスをかけた接合電圧降下の総量が、電
力低下負荷時間での入力／出力変圧器の巻き数比をテス
トするために使用したネットワークテスト電圧より大き
いように充分とる必要がある。
【００２３】図１０は本発明を用いた、ＥＳＤ過電圧保
護ダイオードの細部を有するシングル・ポートのコミニ
ュケーション・ノード・トランシーバ・チップのブロッ
ク図を示す。望ましい実施例では、相補酸化金属半導体
（ＣＭＯＳ）技術をチップを作るために採用した。説明
を簡潔にするために、１個のトランシーバのみ有するチ
ップを示してあるが、単一のチップに複数のトランシー
バが集積できることは当業者であれば容易に理解でき
る。トランシーバ・チップ４００は、まず、一対の入力
／出力端子４０８と、受信装置ＲＸと、図９の送信装置
出力回路４０を含む送信装置ＴＸを有する。この送信装
置と受信装置は入力／出力端子４０８とマルチプレクサ
４０２間に設けられており、マルチプレクサは送信装置
か受信装置を選択的に作動させて送信モードと受信モー
ド間を切り換える。送信モードでは、送信装置に必要な
２つの論理信号Ａとその補数ＡＮを供給する。マルチプ
レクサ４０２の操作は論理手段４０３によって制御され
る。その論理手段はプログラム制御を通じてマルチプレ
クサを操作するように作ることができ、よってトランシ
ーバを容易に送信から受信操作に、またその逆に切り換
えることができる。この論理手段とマルチプレクサの詳
細な設計は公知であり、本発明にとって重要ではない。
【００２４】図１０のトランシーバ・チップ４００も上
記したようにＥＳＤ保護ダイオードを有する。接地する
個々のダイオードは４０５で示される。望ましい実施例
では、ＩＳＤＮでの使用について、直列の４個のダイオ
ード４０４が入力／出力端子と電力供給ラインＶDD間を
接続している。ＩＳＤＮとともに使用するこの実施例に
たいし、２.５：１変圧器４１０はＩＳＤＮ駆動必要条
件がプロセス・パラメータを考慮にいれるシングル・ポ
ートの集積装置と合致するように、トランシーバがネッ
トワークに接続することが求められる。この変圧器の巻
き数比が、トランシーバの入力／出力端子にかかる３ボ
ルト（１.２ボルトの２.５倍）の電力低下漏れ電流テス
ト電圧となる。各ダイオードが、図６の断面３０に示さ
れるようにドレインとゲートが短絡されたウェル接地の
ｎチャンネル電界効果トランジスタを作ることにより、
送信装置ＴＸ、受信装置ＲＸ、および他の回路と共にチ
ップ上に形成される。ダイオードをこのように製造する
時、フォワード・バイアスがかかった時に各ダイオード
は充分な電圧降下を有し、３ボルトが入力／出力端子に
付与される時にかなり大きな電流が導入されるのを防ぐ
に充分高い電圧降下を４個のダイオードが提供する。
【００２５】上記したように、ＩＳＤＮ用のＣＭＯＳト
ランシーバを作るために２.５：１の変圧器および４個
の直列ダイオードが必要であるが、同じシングル・ポー
トのトランシーバの設計は別のタイプのネットワークに
使用される時、あるいは異なった回路技術を用いる時に
若干の異なった特性が必要となることは理解されよう。
【００２６】図１１は、マイクロプロセッサを基本とす
るコンピュータ・システム６８０におけるＣＭＯＳチッ
プの本発明の詳細な実施を示す。システム６８０はディ
スプレイ６８２、ディスク記憶手段６８５、キーボード
６８３を有する。シャーシ６８１はマイクロプロセッサ
を基本とするコンピュータ・システムの通常の種々のコ
ンピュータ・ハードウェア（図示せず）を内装する。シ
ャーシ６８１内には、中央プロセッサ・ユニット６８８
が、１以上のアダプタ・カード６８７からなる１以上の
周辺アダプタにバス６８６を介して連結されている。ア
ダプタ・カード６８７は本発明の回路から成るチップ４
００を有し、アダプタ・カード６８７に接続したネット
ワークとコンピュータ・システム６８０のコミニュケー
ションが可能となる。
【００２７】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００２８】（１）（ａ）第１、第２供給電圧端子と、 （ｂ）第１、第２入力端子と、 （ｃ）基準電流入力端子と、 （ｄ）上記第１入力端子と接続したゲート端子とウェル
端子とソース端子を有する第１プル・アップ・トランジ
スタと、上記第２入力端子と接続したゲート端子を有す
る第１プル・ダウン・トランジスタを含み、上記基準電
流入力端子と上記第２供給電圧端子との間に設けた第１
トランジスタ対と、 （ｅ）上記第２入力端子と接続したゲート端子とウェル
端子とソース端子を有する第２プル・アップ・トランジ
スタと、上記第１入力端子と接続したゲート端子を有す
る第２プル・ダウン・トランジスタを含み、上記基準電
流入力端子と上記第２供給電圧端子との間に設けた第２
トランジスタ対と、 （ｆ）上記トランジスタ対のプル・アップ・トランジス
タとプル・ダウン・トランジスタ間に設け、上記プル・
アップ・トランジスタのソース端子に接続した一対の出
力端子と、 （ｇ）各プル・アップ・トランジスタ用の上記ウェル端
子と上記ソース端子間に設け、電圧が上記第１供給電圧
端子に付与される時に上記ウェル端子とソース端子を共
に短絡させ、また電圧が付与されない時は上記ウェル端
子とソース端子の接続を切るための手段とを含むことを
特徴とする、シングル・ポートのコミニュケーション・
ノード・トランシーバ用送信装置出力回路。 （２）上記各プル・アップ・トランジスタ用のウェル端
子とソース端子を共に短絡させる上記手段は、上記第１
供給電圧端子に接続したゲートと上記第２供給電圧端子
に接続したウェルを有するトランジスタであることを特
徴とする、上記（１）に記載のトランシーバ用送信装置
出力回路。 （３）上記全てのトランジスタは電界効果トランジスタ
（ＦＥＴ）であることを特徴とする、上記（２）に記載
のトランシーバ用送信装置出力回路。 （４）上記全てのトランジスタは通常オフのｎチャンネ
ル電界効果トランジスタであることを特徴とする、上記
（３）に記載のトランシーバ用送信装置出力回路。 （５）上記各出力端子と第１供給電圧端子間に設けた複
数の直列ダイオードと、上記各出力端子と第２供給電圧
端子間に設けたダイオードとを、さらに有することを特
徴とする上記（１）、（２）、（３）あるいは（４）の
いずれかに記載のトランシーバ用送信装置出力回路。 （６）（ａ）第１、第２供給電圧端子と、 （ｂ）一対の入力／出力端子と、 （ｃ）送信モードと受信モード間を選択するためのマル
チプレクサと、 （ｄ）上記マルチプレクサを制御するための上記マルチ
プレクサに連結した論理手段と、 （ｅ）上記マルチプレクサと上記入力／出力端子間に設
けた受信装置と、 （ｆ）上記マルチプレクサと上記入力／出力端子間に設
けた送信装置とを含み、 該送信装置は、（イ）各々、
上記マルチプレクサに接続した第１、第２入力端子と、
（ロ）基準電流入力端子と、（ハ）上記第１入力端子と
接続したゲート端子とウェル端とソース端子を有する第
１プル・アップ・トランジスタと、上記第２入力端子と
接続したゲート端子を有する第１プル・ダウン・トラン
ジスタを含み、上記基準電流入力端子と上記第２供給電
圧端子との間に設け、上記２個のトランジスタ間に接続
した入力／出力端子の一方を有する第１トランジスタ対
と、（ニ）上記第２入力端子と接続したゲート端子とウ
ェル端子とソース端子を有する第２プル・アップ・トラ
ンジスタと、上記第１入力端子と接続したゲート端子を
有する第２プル・ダウン・トランジスタを含み、上記基
準電流入力端子と上記第２供給電圧端子との間に設け、
上記２個のトランジスタ間に接続した入力／出力端子の
一方を有する第２トランジスタ対と、（ホ）上記各プル
・アップ・トランジスタの上記ウェル端子と上記ソース
端子間に設け、電圧が上記第１供給電圧端子に付与され
る時に上記ウェル端子とソース端子を共に短絡させ、ま
た電圧が付与されない時は上記ウェル端子とソース端子
の接続を切るための手段とを含むことを特徴とする、シ
ングル・ポートのコミニュケーション・ノード・トラン
シーバを１個以上有するコミニュケーション・ノード・
トランシーバ・チップ。 （７）上記各プル・アップ・トランジスタ用のウェル端
子とソース端子を共に短絡させる上記手段は、上記第１
供給電圧端子に接続したゲートと上記第２供給電圧端子
に接続したウェルを有するトランジスタであることを特
徴とする、上記（６）に記載のコミニュケーション・ノ
ード・トランシーバ・チップ。 （８）上記送信装置出力回路の全てのトランジスタは電
界効果トランジスタ（ＦＥＴ）であることを特徴とす
る、上記（７）に記載のコミニュケーション・ノード・
トランシーバ・チップ。 （９）上記送信装置出力回路の全てのトランジスタは通
常オフのｎチャンネル電界効果トランジスタであること
を特徴とする、上記（８）に記載のコミニュケーション
・ノード・トランシーバ・チップ。 （１０）上記各出力端子と第１供給電圧端子間に設けた
複数の直列ダイオードと、上記各出力端子と第２供給電
圧端子間に設けたダイオードとを、さらに有することを
特徴とする上記（６）、（７）、（８）あるいは（９）
のいずれかに記載のコミニュケーション・ノード・トラ
ンシーバ・チップ。 （１１）コンピュータ・システム内で使用されるアダプ
タ・カードにおいて、１個以上のコミニュケーション・
ノード・トランシーバ・チップは上記アダプタ・カード
に設けられ、各トランシーバ・チップは一対以上の入力
／出力端子と第１、第２供給電圧端子を有し、１個以上
の上記コミニュケーション・ノード・トランシーバ・チ
ップは１個以上の送信装置出力回路を有する各送信装置
出力回路は、 （ａ）第１、第２入力端子と、 （ｂ）基準電流入力端子と、 （ｃ）上記第１入力端子と接続したゲート端子とウェル
端子とソース端子を有する第１プル・アップ・トランジ
スタと、上記第２入力端子と接続したゲート端子を有す
る第１プル・ダウン・トランジスタを含み、上記基準電
流入力端子と上記第２供給電圧端子との間に設け、上記
２個のトランジスタ間に接続した上記入力／出力端子の
一方を有する第１トランジスタ対と、 （ｄ）上記第２入力端子と接続したゲート端子とウェル
端子とソース端子を有する第２プル・アップ・トランジ
スタと、上記第１入力端子と接続したゲート端子を有す
る第２プル・ダウン・トランジスタを含み、上記基準電
流入力端子と上記第２供給電圧端子との間に設け、上記
２個のトランジスタ間に接続した上記入力／出力端子の
一方を有する第２トランジスタ対と、 （ｅ）上記各プル・アップ・トランジスタのウェル端子
とソース端子間に設け、上記第１供給電圧端子に電圧が
付与される時に上記ウェル端子とソース端子を共に短絡
させ、また電圧が付与されない時は上記ウェル端子とソ
ース端子の接続を切るための手段とを含むことを特徴と
するアダプタ・カード。 （１２）（ａ）プロセッサと、 （ｂ）記憶手段と、 （ｃ）上記プロセッサと上記記憶手段を１個以上の周辺
アダプタに連結し、上記プロセッサと上記記憶手段と上
記アダプタ間の制御情報およびデータ情報の送信をおこ
なうバスと、 （ｄ）１個以上のアダプタ・カードとを有し、上記アダ
プタ・カードに設けられた１個以上のコミニュケーショ
ン・ノード・トランシーバ・チップの各々は一対以上の
入力／出力端子と第１、第２供給電圧端子を有し、１個
以上の上記コミニュケーション・ノード・トランシーバ
・チップは１個以上の送信装置出力回路を有する各送信
装置出力回路は、（イ）第１、第２入力端子と、（ロ）
基準電流入力端子と、（ハ）上記第１入力端子と接続し
たゲート端子とウェル端子とソース端子を有する第１プ
ル・アップ・トランジスタと、上記第２入力端子と接続
したゲート端子を有する第１プル・ダウン・トランジス
タを含み、上記基準電流入力端子と上記第２供給電圧端
子との間に設け、上記２個のトランジスタ間に接続した
上記入力／出力端子の一方を有する第１トランジスタ対
と、（ニ）上記第２入力端子と接続したゲート端子とウ
ェル端子とソース端子を有する第２プル・アップ・トラ
ンジスタと、上記第１入力端子と接続したゲート端子を
有する第２プル・ダウン・トランジスタを含み、上記基
準電流入力端子と上記第２供給電圧端子との間に設け、
上記２個のトランジスタ間に接続した上記入力／出力端
子の一方を有する第２トランジスタ対と、（ホ）上記各
プル・アップ・トランジスタのウェル端子とソース端子
間に設け、上記第１供給電圧端子に電圧が付与される時
に上記ウェル端子とソース端子を共に短絡させ、また電
圧が付与されない時は上記ウェル端子とソース端子の接
続を切るための手段とを、上記アダプタ・カードの各々
が含むことを特徴とするコンピュータ・システム。
【００２９】
【発明の効果】上述の本発明の構成により、トランシー
バ用電力低下保護回路を提供し、ＩＳＤＮネットワーク
で使用可能となる。
【図面の簡単な説明】
【図１】従来技術の２つのデュアル・ポートのコミニュ
ケーション・ネットワーク・トランシーバ間の２点間ネ
ットワーク接続を示す概略ブロック図。
【図２】従来技術による複数のデュアル・ポートのコミ
ニュケーション・ネットワーク・トランシーバ間のマル
チドロップ・ネットワーク接続を示す概略ブロック図。
【図３】図１および図２に示したデュアル・ポートのト
ランシーバの送信装置に通常使用されている従来技術の
送信装置出力回路を示す概略図。
【図４】図３および本発明で使用されるｎチャンネル電
界効果トランジスタの詳細な構成を示す概略断面図。
【図５】従来技術で通常に設計されるデュアル・ポート
のコミニュケーション・ネットワーク・トランシーバの
ＥＳＤ保護ダイオードと電力低下保護構造を示す概略ブ
ロック図。
【図６】図５に示し、かつ本発明で使用されたＥＳＤ保
護ダイオードの詳細な構成を示す概略図。
【図７】本発明で使用するシングル・ポートのネットワ
ーク・ノードのトランシーバの簡略化したブロック図。
【図８】図７のシングル・ポートのネットワーク・ノー
ドのトランシーバのマルチドロップＩＳＤＮネットワー
クに接続する方法を示す概略ブロック図。
【図９】本発明による電力低下保護を有する図７のシン
グル・ポートのネットワーク・ノードのトランシーバの
送信装置出力回路を示す概略ブロック図。
【図１０】本発明による、改良されたＥＳＤ保護および
連結変圧器を有する、図９の回路を用いたシングル・ポ
ートのネットワーク・ノードのトランシーバを示す概略
ブロック図。
【図１１】マイクロプロセッサを基本とするコンピュー
タ・システムにおける本発明の実施例を示す概略斜視
図。
【符号の説明】
１１ 基準電流入力 １２ 接続 １４ 出力端子 ２０ トランジスタ ４０ 送信装置出力回路 ４１ トランジスタ ３１０ ネットワーク接続変圧器 ４００ トランシーバ・チップ ４０２ マルチプレクサ ４０３ 論理手段 ４０８ 入力／出力端子 Ｑ１ プルアップ・トランジスタ Ｑ２ プルアップ・トランジスタ Ｑ３ プルダウン・トランジスタ Ｑ４ プルダウン・トランジスタ ＴＸ 送信装置 ＲＸ 受信装置
フロントページの続き (72)発明者 チャールズ・リーブズ・ホフマン アメリカ合衆国27612 ノースカロライ ナ州、ラレイ、シャドウッド・レイン 1537 (72)発明者 ジャイディープ・プラカッシュ アメリカ合衆国27606 ノースカロライ ナ州、ラレイ、ウィンターポインテ・レ ーン 6001−202 (56)参考文献 特開 平１−226213（ＪＰ，Ａ) 特開 平２−292914（ＪＰ，Ａ) 特開 昭62−112449（ＪＰ，Ａ) 特開 昭62−210734（ＪＰ，Ａ) 特開 平４−360312（ＪＰ，Ａ) 特開 昭63−127617（ＪＰ，Ａ) 特開 平５−37336（ＪＰ，Ａ) 特開 平４−117716（ＪＰ，Ａ) 特開 平６−216752（ＪＰ，Ａ) 特開 平７−230348（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 25/00 H03K 17/687 H03K 19/00 - 19/23

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 （ａ）第１、第２供給電圧端子と、 （ｂ）第１、第２入力端子と、 （ｃ）基準電流入力端子と、 （ｄ）上記第１入力端子と接続したゲート端子とウェル
    端子とソース端子を有する第１プル・アップ・トランジ
    スタと、上記第２入力端子と接続したゲート端子を有す
    る第１プル・ダウン・トランジスタを含み、上記基準電
    流入力端子と上記第２供給電圧端子との間に設けた第１
    トランジスタ対と、 （ｅ）上記第２入力端子と接続したゲート端子とウェル
    端子とソース端子を有する第２プル・アップ・トランジ
    スタと、上記第１入力端子と接続したゲート端子を有す
    る第２プル・ダウン・トランジスタを含み、上記基準電
    流入力端子と上記第２供給電圧端子との間に設けた第２
    トランジスタ対と、 （ｆ）上記トランジスタ対のプル・アップ・トランジス
    タとプル・ダウン・トランジスタ間に設け、上記プル・
    アップ・トランジスタのソース端子に接続した一対の出
    力端子と、 （ｇ）各プル・アップ・トランジスタ用の上記ウェル端
    子と上記ソース端子間に設け、所定の電圧が上記第１供
    給電圧端子に付与される時に上記ウェル端子とソース端
    子を共に短絡させ、また所定の電圧が付与されない時は
    上記ウェル端子とソース端子の接続を切るための手段と
    を含むことを特徴とする、シングル・ポートのコミニュ
    ケーション・ノード・トランシーバ用送信装置出力回
    路。
  2. 【請求項２】上記各プル・アップ・トランジスタ用のウ
    ェル端子とソース端子を共に短絡させる上記手段は、上
    記第１供給電圧端子に接続したゲートと上記第２供給電
    圧端子に接続したウェルを有するトランジスタであるこ
    とを特徴とする、請求項１に記載のトランシーバ用送信
    装置出力回路。
  3. 【請求項３】上記全てのトランジスタは電界効果トラン
    ジスタ（ＦＥＴ）であることを特徴とする、請求項２に
    記載のトランシーバ用送信装置出力回路。
  4. 【請求項４】上記全てのトランジスタは通常オフのｎチ
    ャンネル電界効果トランジスタであることを特徴とす
    る、請求項３に記載のトランシーバ用送信装置出力回
    路。
  5. 【請求項５】上記各出力端子と第１供給電圧端子間に設
    けた複数の直列ダイオードと、 上記各出力端子と第２供給電圧端子間に設けたダイオー
    ドとを、さらに有することを特徴とする上記請求項１、
    ２、３あるいは４のいずれかに記載のトランシーバ用送
    信装置出力回路。
  6. 【請求項６】 （ａ）第１、第２供給電圧端子と、 （ｂ）一対の入力／出力端子と、 （ｃ）送信モードと受信モード間を選択するためのマル
    チプレクサと、 （ｄ）上記マルチプレクサを制御するための上記マルチ
    プレクサに連結した論理手段と、 （ｅ）上記マルチプレクサと上記入力／出力端子間に設
    けた受信装置と、 （ｆ）上記マルチプレクサと上記入力／出力端子間に設
    けた送信装置とを含み、 該送信装置は、 （イ）各々、上記マルチプレクサに接続した第１、第２
    入力端子と、 （ロ）基準電流入力端子と、 （ハ）上記第１入力端子と接続したゲート端子とウェル
    端子とソース端子及び前記基準電流入力端子に接続した
    ドレイン端子を有する第１プル・アップ・トランジスタ
    と、ソース端子とドレイン端子及び上記第２入力端子と
    接続したゲート端子を有する第１プル・ダウン・トラン
    ジスタを含み、上記基準電流入力端子と上記第２供給電
    圧端子との間に設け、上記第１プル・アップ・トランジ
    スタの前記ドレイン端子が上記基準電流入力端子に接続
    され、上記第１プル・ダウン・トランジスタの上記ソー
    ス端子が上記第２供給電圧端子に接続され、上記第１プ
    ル・アップ・トランジスタの前記ソース端子及び上記第
    １プル・ダウン・トランジスタの上記ドレイン端子が前
    記一対の入力／出力端子の一端に接続されている、第１
    トランジスタ対と、 （ニ）上記第２入力端子と接続したゲート端子とウェル
    端子とソース端子及び前記基準電流入力端子に接続した
    ドレイン端子を有する第２プル・アップ・トランジスタ
    と、ソース端子とドレイン端子及び上記第１入力端子と
    接続したゲート端子を有する第２プル・ダウン・トラン
    ジスタを含み、上記基準電流入力端子と上記第２供給電
    圧端子との間に設け、上記第２プル・アップ・トランジ
    スタの前記ドレイン端子が上記基準電流入力端子に接続
    され、上記第２プル・ダウン・トランジスタの上記ソー
    ス端子が上記第２供給電圧端子に接続され、上記第２プ
    ル・アップ・トランジスタの前記ソース端子及び上記第
    ２プル・ダウン・トランジ スタの上記ドレイン端子が前
    記一対の入力／出力端子の他端に接続されている、第２
    トランジスタ対と、 （ホ）上記各プル・アップ・トランジスタの上記ウェル
    端子と上記ソース端子及び上記第１供給電圧端子に接続
    され、所定の電圧が上記第１供給電圧端子に付与される
    時に上記ウェル端子とソース端子を共に短絡させ、また
    所定の電圧が付与されない時は上記ウェル端子とソース
    端子の接続を切るための手段と、 を含むことを特徴とする、シングル・ポートのコミニュ
    ケーション・ノード・トランシーバを１個以上有するコ
    ミニュケーション・ノード・トランシーバ・チップ。
  7. 【請求項７】上記各プル・アップ・トランジスタ用のウ
    ェル端子とソース端子を共に短絡させる上記手段は、上
    記第１供給電圧端子に接続したゲートと上記第２供給電
    圧端子に接続したウェルを有するトランジスタであるこ
    とを特徴とする、請求項６に記載のコミニュケーション
    ・ノード・トランシーバ・チップ。
  8. 【請求項８】上記送信装置の全てのトランジスタは電界
    効果トランジスタ（ＦＥＴ）であることを特徴とする、
    請求項７に記載のコミニュケーション・ノード・トラン
    シーバ・チップ。2
  9. 【請求項９】上記送信装置の全てのトランジスタは通常
    オフのｎチャンネル電界効果トランジスタであることを
    特徴とする、請求項８に記載のコミニュケーション・ノ
    ード・トランシーバ・チップ。
  10. 【請求項１０】上記各出力端子と第１供給電圧端子間に
    設けた複数の直列ダイオードと、 上記各出力端子と第２供給電圧端子間に設けたダイオー
    ドとを、さらに有することを特徴とする請求項６、７、
    ８あるいは９のいずれかに記載のコミニュケーション・
    ノード・トランシーバ・チップ。
  11. 【請求項１１】コンピュータ・システム内で使用される
    アダプタ・カードにおいて、 １個以上のコミニュケーション・ノード・トランシーバ
    ・チップは上記アダプタ・カードに設けられ、各トラン
    シーバ・チップは一対以上の入力／出力端子と第１、第
    ２供給電圧端子を有し、１個以上の上記コミニュケーシ
    ョン・ノード・トランシーバ・チップは１個以上の送信
    装置出力回路を有する各送信装置出力回路は、 （ａ）第１、第２入力端子と、 （ｂ）基準電流入力端子と、 （ｃ）上記第１入力端子と接続したゲート端子とウェル
    端子とソース端子及び前記基準電流入力端子に接続した
    ドレイン端子を有する第１プル・アップ・トランジスタ
    と、ソース端子とドレイン端子及び上記第２入力端子と
    接続したゲート端子を有する第１プル・ダウン・トラン
    ジスタを含み、上記基準電流入力端子と上記第２供給電
    圧端子との間に設け、上記第１プル・アップ・トランジ
    スタの前記ドレイン端子が上記基準電流入力端子に接続
    され、上記第１プル・ダウン・トランジスタの上記ソー
    ス端子が上記第２供給電圧端子に接続され、上記第１プ
    ル・アップ・トランジスタの前記ソース端子及び上記第
    １プル・ダウン・トランジスタの上記ドレイン端子が前
    記一対の入力／出力端子の一端に接続されている、第１
    トランジスタ対と、 （ｄ）上記第２入力端子と接続したゲート端子とウェル
    端子とソース端子及び前記基準電流入力端子に接続した
    ドレイン端子を有する第２プル・アップ・トランジスタ
    と、ソース端子とドレイン端子及び上記第１入力端子と
    接続したゲート端子を有する第２プル・ダウン・トラン
    ジスタを含み、上記基準電流入力端子と上記第２供給電
    圧端子との間に設け、上記第２プル・アップ・トランジ
    スタの前記ドレイン端子が上記基準電流入力端子に接続
    され、上記第２プル・ダウン・トランジスタの上記ソー
    ス端子が上記第２供給電圧端子に接続され、上記第２プ
    ル・アップ・トランジスタの前記ソース端子及び上記第
    ２プル・ダウン・トランジスタの上記ドレイン端子が前
    記一対の入力／出力端子の他端に接続されている、第２
    トランジスタ対と、 （ｅ）上記各プル・アップ・トランジスタの上記ウェル
    端子と上記ソース端子及び上記第１供給電圧端子に接続
    され、所定の電圧が上記第１供給電圧端子に付与される
    時に上記ウェル端子とソース端子を共に短絡させ、また
    所定の電圧が付与されない時は上記ウェル端子とソース
    端子の接続を切るための手段と、 を含むことを特徴とするアダプタ・カード。
  12. 【請求項１２】 （ａ）プロセッサと、 （ｂ）記憶手段と、 （ｃ）上記プロセッサと上記記憶手段を１個以上の周辺
    アダプタに連結し、上記プロセッサと上記記憶手段と上
    記アダプタ間の制御情報およびデータ情報の送信をおこ
    なうバスと、 （ｄ）１個以上のアダプタ・カードとを有し、 上記アダプタ・カードに設けられた１個以上のコミニュ
    ケーション・ノード・トランシーバ・チップの各々は一
    対以上の入力／出力端子と第１、第２供給電圧端子を有
    し、１個以上の上記コミニュケーション・ノード・トラ
    ンシーバ・チップは１個以上の送信装置出力回路を有す
    る各送信装置出力回路は、 （イ）第１、第２入力端子と、 （ロ）基準電流入力端子と、 （ハ）上記第１入力端子と接続したゲート端子とウェル
    端子とソース端子及び前記基準電流入力端子に接続した
    ドレイン端子を有する第１プル・アップ・トランジスタ
    と、ソース端子とドレイン端子及び上記第２入力端子と
    接続したゲート端子を有する第１プル・ダウン・トラン
    ジスタを含み、上記基準電流入力端子と上記第２供給電
    圧端子との間に設け、上記第１プル・アップ・トランジ
    スタの前記ドレイン端子が上記基準電流入力端子に接続
    され、上記第１プル・ダウン・トランジスタの上記ソー
    ス端子が上記第２供給電圧端子に接続され、上記第１プ
    ル・アップ・トランジスタの前記ソース端子及び上記第
    １プル・ダウン・トランジスタの上記ドレイン端子が前
    記一対の入力／出力端子の一端に接続されている、第１
    トランジスタ対と、 （ニ）上記第２入力端子と接続したゲート端子とウェル
    端子とソース端子及び前記基準電流入力端子に接続した
    ドレイン端子を有する第２プル・アップ・トランジスタ
    と、ソース端子とドレイン端子及び上記第１入力端子と
    接続したゲート端子を有する第２プル・ダウン・トラン
    ジスタを含み、上記基準電流入力端子と上記第２供給電
    圧端子との間に設け、上記第２プル・アップ・トランジ
    スタの前記ドレイン端子が上記基準電流入力端子に接続
    され、上記第２プル・ダウン・ト ランジスタの上記ソー
    ス端子が上記第２供給電圧端子に接続され、上記第２プ
    ル・アップ・トランジスタの前記ソース端子及び上記第
    ２プル・ダウン・トランジスタの上記ドレイン端子が前
    記一対の入力／出力端子の他端に接続されている、第２
    トランジスタ対と、 （ホ）上記各プル・アップ・トランジスタの上記ウェル
    端子と上記ソース端子及び上記第１供給電圧端子に接続
    され、所定の電圧が上記第１供給電圧端子に付与される
    時に上記ウェル端子とソース端子を共に短絡させ、また
    所定の電圧が付与されない時は上記ウェル端子とソース
    端子の接続を切るための手段と、 を上記アダプタ・カードの各々は含むことを特徴とする
    コンピュータ・システム。
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