JP2812344B2 - 画像平滑化処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＥＤプリンクやサー
マルプリンクの様にほぼ主走査方向に沿って画素形成素
子を配列したライン状のドットプリンクにおける画像平
滑化処理方法に係り、特にドット状に形成した画素パタ
ーンに含まれる斜線若しくは曲線部分を平滑化して高品
質の画像を得る事の出来る画像平滑化処理方法に関す
る。

【０００２】

【従来の技術】従来よりＬＥＤプリンタやサーマルプリ
ンタの様に、主走査方向に１列状に配列したアレイ状の
画素形成手段を、ビデオデータに基づいて１ライン同時
に若しくはブロック単位で駆動（点灯）制御しながら副
走査方向に相対移動する感光体ドラム等の記録材上にマ
トリックス状の画素パターンを形成するドットプリンタ
も公知である。

【０００３】この種のプリンタはいずれもn×ｍのマト
リックス状に画素パターンを配列して任意の文字若しく
は図形を形成する方式を取るために、Ｖや〇の様に曲線
若しくは斜線を形成する場合、その印字境界部分が段差
状に形成されてしまい、又Ｘの様に交差する部分におい
ては複数の画素が近接配置されているためにその部分が
肉太となり、必然的に印字品質が低下する。

【０００４】かかる欠点を解消する為に、例えば変調ビ
ームを主走査方向に光走査しながら画素パターンを形成
するレーザプリンタにおいては、目的画素に対応するビ
ームを遅延させて前記画素形成位置を主走査方向にシフ
トするか、若しくはビーム出力を変化させて前記画素直
径を変化させる事により印字境界部分の段差部や肉太の
解消を図ってきたが、ライン状に画素形成素子を配列し
たサーマルプリンタやＬＥＤプリンタにおいては主走査
方向に前記画素形成素子の配列間隔が固定されており、
而もＬＥＤプリンタにおいてはライン状に配列したＬＥ
Ｄ素子をnビット単位若しくは一走査ライン単位でしか
駆動制御出来ないために、前記の様にレーザプリンタに
用いる平滑化処理手段を取る事が困難である。

【０００５】この為ＬＥＤプリンタの様に一走査ライン
単位で画像情報を出力する装置において、異なる走査ラ
イン毎に各画素を主走査方向に一定量づつシフトさせて
副走査方向に各画素が斜め配列になるように画素の座標
変換を行って出力させるように構成した平滑化処理方式
が提案されている。（特公昭62ー24987号他）

【０００６】しかしながら前記従来技術においてはライ
ン単位の座標移動であるために、文字単位で平滑化処理
を図るのが中々困難であるのみならず、前記技術は主走
査方向のみのシフトであるために、傾きが急峻な段差部
等の場合には例え論理和を取っても円滑なスムージング
処理を図るのが中々困難である。

【０００７】かかる欠点を解消する為に、注目画素自体
を狭小化（偏平化）した画素と置換するように構成する
と共に、前記注目画素の偏平化を主走査（水平）方向の
みならず、副走査（垂直）方向にも、言換えれば左右上
下の二軸方向に行なうように構成した技術手段（特開平
２ー１１２９６６号）が提案されている。

【０００８】

【発明が解決しようとする課題】本技術は偏平画素の置
換を、主走査方向に画素を狭小化させる四枚の補償サブ
セルと、副走査方向に画素を狭小化させる四枚の補償サ
ブセルとを用意し、これらを参照画素パターンと比較さ
せながら適宜選択して注目画素を置換するように構成し
ているが、例えばＬＥＤプリンタの場合は、ＬＥＤアレ
イの点灯時間を制御することにより垂直方向の偏平化は
可能であるが、逆に各ＬＥＤ素子の配列間隔は固定され
ており、この様な場合各ＬＥＤ素子の光強度を調整しな
ければ水平方向の偏平化は困難である。また該素子は一
般に複数ビット単位でチップ化されている為素子単位の
強度調整は実質的に困難である。

【０００９】又先行技術としてＵＳＰ４４３７１２２号
において、１つの画素を主走査方向と副走査方向に３×
３のマトリックス状の単位素に分割し、該単位素単位で
参照画素パターンと比較しながら平滑化処理を行なう技
術も存在するが、かかる技術もＬＥＤプリンタの場合は
水平方向の単位分割が不可能であるために、その適用が
困難であり、而も２軸方向で一括して更には３×３の合
計９個の単位素に変換する為に必要な参照画素パターン
は無用に多くなり、結果として回路構成が大規模化せざ
るを得ず且つ比較動作も遅延化し、高速化に対応し得な
い。

【００１０】本発明はかかる従来技術の欠点に鑑み、サ
ーマルプリンクやＬＥＤプリンクのようなライン状のド
ットプリンクにおいて、回路構成を煩雑化させることな
く、而も簡単な判定動作で容易に且つ精度よく平滑化処
理を行なう事の出来る画像平滑化処理方法を提供するこ
とを目的とする。本発明の他の目的は画像平滑化と共に
ドット自体の高品質化を図り、平滑化処理後のデータの
拡大に十分耐え得る高品質画像を得ることの出来るライ
ンプリンタにおける画像平滑化処理方法を提供すること
を目的とする。

【００１１】

【課題を解決する為の手段】従来より、高画質化を図る
為にＬＥＤプリンタ等において、ドット画像を形成する
一画素を副走査方向にＰ個の単位素に分割し、該分割し
た単位素夫々に繰り返し同一画素信号を印加しながら一
走査ライン若しくは一走査ラインをｍ分割したｎビット
単位で画素パターンを出力させる画像出力方式（特公昭
６２ー２６６２６号、特開昭６０−１３４６６０号他）
が提案されている。本発明はかかる画素分割方式を効果
的に利用したものである。

【００１２】即ち請求項１記載の発明は、平滑化処理前
若しくは平滑化処理を行なわない時点では、図１に示す
ように、前記分割した単位素を３個以上好ましくは５個
以上用意し、該分割した単位素全てに画素信号を印加す
る事なく、該単位素群Ｐより少ない単位素群Ｎ（Ｎ＜
Ｐ）に、繰り返し画素信号を印加しながら一走査ライン
若しくはnビット単位で画素パターンを出力させる様に
構成した点、そして平滑化処理時点においては、一画素
を構成する単位素にのみ画素信号を印加するのではな
く、隣接する画素情報に対応させて前記平滑化処理を行
うべき基準画素を選択し、該選択した基準画素一又は複
数の単位素に画素信号を印加することによって前記画素
パターンの出力を行う点、を特徴とするものである。

【００１３】この場合、図１に示すように、画素信号が
印加された黒単位素を、基準画素の範囲内で副走査方向
に黒単位素を移動または増減させてもよく、又図２に示
すように、基準画素の範囲を越えて隣接する他の画素の
範囲に黒単位素を削減若しくは付加させてもよい。

【００１４】さて前記発明は実際に印加すべき画素の単
位素群Ｎの上下両側に平滑化処理用の空単位素を配置し
た事を特徴とするものであるが、このように構成すると
平滑化処理を行なわない実際の画素が小さくなり、いわ
ゆるべた黒の面画像が形成しにくい。

【００１５】請求項４記載の発明は前記分割した単位素
群Ｐと実際に印加すべき基本単位素群Ｎが一致する画像
出力方式に有効に適用され、更に好ましくは簡単な回路
構成で円滑に平滑化処理を行なう事の出来る画像平滑化
処理方法を提供する事を目的とするもので、その特徴と
する所は、前記した単位素分割方式を採用する画像平滑
化処理方法において、図６〜図８に示すように、前記分
割した単位素全てに対応する画像信号を印加しながら画
素パターンを形成するとともに、平滑化処理時に、一走
査方向に沿って画素信号が印加されない画素（以下白画
素という）から画素信号を印加する画素（以下黒画素と
いう）に、若しくは前記黒画素から白画素に切り換わる
境界画素と、該境界画素に隣接する前位若しくは次位の
走査ライン上に位置する１又は複数の参照画素と論理計
算しながら、前記境界画素の走査ライン上で、且つ前記
参照画素の副走査ライン上に位置する１叉は複数の画素
ドットの黒単位素を適宜付加若しくは、前記付加及び前
記境界画素の単位素を削減して平滑化処理を行なう点に
ある。

【００１６】この場合、前記境界画素は必ずしも黒画素
に限定する事なく、白画素の場合も含む。又本発明は単
位素群Ｐと実際に印加すべき基本単位素群Ｎが一致する
画像出力方法に有効に適用されるがこれのみに限定され
ず、請求項１記載のＰ＞Ｎの出力方法にも当然適用可能
である。

【００１７】

【作用】次に、前記各請求項の発明の詳細を順を追って
説明する。 Ａ、請求項１記載の発明 本発明を図１に基づいて説明するに１画素を副走査方向
に５つの単位素に分割して画像出力を行うプリンクを用
いた場合に、図（ｂ）に示すように前記５つの単位素の
内、３つの単位素に画素信号を印加する事により対応す
る画素データ（１００％直径）を形成し得るように構成
する事により、通常の状態では上端と下端を除く中央の
３つの単位素に画素信号を印加して対応する画素データ
ｂ２を構成し、一方前記データを平滑化処理する場合に
は、隣接する画素情報に対応させて、画素信号を印加す
べき単位素を副走査方向に前後に一単位素づつ移動させ
る事により３段階の印字位置の設定が可能である。（ｂ
１，ｂ３）

【００１８】又画素信号を印加すべき単位素Ｐ４，Ｐ５
を増減すれば、３３％（ｂ５），６７％（ｂ４），１０
０％（ｂ２)に画素サイズを可変に出来る。従って本発
明によれば前記両制御を組合せて例えばＸの様な交差部
の画素は６７％（２単位素)に設定し肉太を避ける事が
可能になると共に、前記画素信号を印加すべき単位素を
段階的に増減する事により、段差が目立たない曲線状若
しくは傾斜線が形成可能となる。

【００１９】さて前記単位素群Ｐと画素信号を印加すべ
き単位素数Ｎの差を大きくする事により前記制御が細密
化される訳であるが、このように構成すると、隣接する
画素同士の密度間隔が疎になり、却って平滑化の達成が
困難になる。そこで請求項２）に記載した発明において
は適正な画素密度を密度を維持しながらより緻密な制御
を可能にするために、図２（ａ）に示すように前記画素
信号を印加すべき単位素を同一画素内で増減するのでは
なく、該増減域を、副走査方向に前後に位置する隣接す
る他の画素の分割単位素の一部を含む位置まで単位素を
増減可能に設定した点にある。（ｂ６〜ｂ１２）

【００２０】これにより前記実施例の場合に隣接する他
の画素の上端若しくは下端の分割単位素まで増減可能に
設定する事により少なくとも７段階の段階制御が可能で
あり、又図２（ｂ）に示すように、前記分割単位素を含
ませて増減する事により３３％（ｂ１３，ｂ１４），６
７％（ｂ１５，ｂ１６），１００％（ｂ１７，ｂ１
８），１３３％（ｂ１９，ｂ２０），１６７％（ｂ２
１，ｂ２２）と５種類の画素サイズと併せて３５種類の
段階制御が可能となる。(ｂ１３〜ｂ２２）

【００２１】Ａ、請求項４記載の発明 例えば４つの単位素に分割した全ての単位素に画素信号
を印加する事により対応する黒画素を形成し得るように
構成した画像出力方式の場合、次の様にして平滑処理を
行なう。先ず図６は黒単位素を付加する場合の実施例
で、平滑処理前の（ａ）の画像から平滑の為に付加すべ
き単位素（第１、第２）の決定は、先ずその走査ライン
で白画素（０）から黒画素（１）に切換わる境界画素
（Ａ）を抽出し、該境界画素（Ａ）とその前位若しくは
次位の走査ライン上で隣接する参照画素（Ｅ，Ｆ）と論
理積を取って＊１及び＊２を決定する。尚＊２は＊１を
付加した時点で自動的にビットシフト（ディレイ）によ
り設定する。

【００２２】次に単位素（＊３，＊４）の決定は、先ず
黒画素（１）から白画素（０）に切換わる境界黒画素
（Ｆ）を抽出し、該境界黒画素（Ｆ）とその前位若しく
は次位の走査ライン上で隣接する参照画素（Ａ，Ｇ）と
論理積を取って＊３及び＊４を決定する。尚＊３は前記
と同様に＊４を付加した時点で自動的にディレイにより
設定する。 ＊１：Ａ（０→１）ΛＥΛＦ ＊２：Ａ（０→１）ΛＥΛＦ ＊３：Ｆ（１→０）ΛＡΛＧ ＊４：Ｆ（１→０）ΛＡΛＧ

【００２３】図７は黒単位素を付加／削除する場合の実
施例で、先ず平滑処理前の画像データ（ａ）より白画素
（０）から黒画素（１）に切換わる境界画素（Ａ、
Ａ’）を抽出し、該境界画素（Ａ、Ａ’）と前位若しく
は次位の走査ライン上で隣接する参照画素（Ｂ）と論理
積を取って付加すべき単位素＊１を決定し、又黒画素
（１）から白画素（０）に切換わる境界黒画素（Ｂ、
Ｂ’）を抽出し、該境界黒画素（Ｂ、Ｂ’）とその前位
若しくは次位の走査ライン上で隣接する参照画素（Ａ，
Ａ’）と論理積を取って＊２を決定するまでは前記と同
様であるが、削除の場合前記境界黒画素（Ｂ、Ｂ’）を
抽出し、該境界黒画素（Ｂ、Ｂ’）とその同一走査ライ
ンと前位若しくは次位の走査ライン上で隣接する参照画
素（Ａ、Ａ’Ｄ）と論理積を取って削除すべき単位素＊
３を決定する。 ＊１：Ａ、Ａ’（０→１）ΛＢ ＊２：Ｂ、Ｂ’（１→０）ΛＡ（Ａ’） ＊３：Ｂ、Ｂ’（１→０）ΛＤ（Ａ）ΛＡ（Ａ’）

【００２４】図８は、他の実施例で、その走査ラインの
下位の２つの単位素ライン（iii,iv）次位の走査ライン
の上位２つの単位素ライン（i,ii）に関係づけて付加単
位素（ａ〜ｇ）を設定する手順について説明する。先
ず、Ｉ走査ラインで白画素（０）から黒画素（１）に切
換わる境界画素（Ａ）を抽出し、該境界画素（Ａ）とII
走査ライン上で隣接する参照画素（Ｅ，Ｆ）と論理積を
取って，iii単位素ラインでは１ビット先行させてｂを
設定し、次にＩ走査ラインで黒画素（１）から白画素
（０）に切換わる境界黒画素（Ｃ）を抽出し、該境界黒
画素ＣとII走査ライン上で隣接する参照画素（Ｇ，Ｈ）
と論理積を取って，iii単位素ラインでは１ビット遅延
させてｂ２を設定し、次にiv単位素ラインの場合は夫々
２ビット先行若しくは遅延させてａ１，ａ２とｇ１，ｇ
２を設定する。

【００２５】II走査ラインも同様に境界画素（Ｆ、Ｇ）
を抽出し、該境界画素（Ｆ、Ｇ）とＩ走査ライン上で隣
接する参照画素（Ａ，Ｂ若しくはＢ，Ｃ）と論理積を取
って，前記と同様にii単位素ラインでは１ビット先行
（遅延）させてｄ、ｆを設定し、i単位素ラインの場合
は夫々２ビット先行（遅延）させてｃ／ｅを設定する訳
であるが、この際ｃとｅがダブル為に論理和を取って黒
画素とする。従ってかかる方式においても境界画素
（Ｆ、Ｇ）と参照画素（Ａ、Ｂ、Ｃ）との論理和を取る
事により容易に平滑化処理が可能となる。

【００２６】

【実施例】以下、図面に基づいて本発明の実施例を例示
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。図４
は本発明が適用される画素分割された単位素を取込んで
ｎビット単位でＬＥＤ素子を順次駆動制御するようにし
た時分割方式のＬＥＤヘッド回路で、１はｎビットのＬ
ＥＤ素子１ａを組込んだ複数のＬＥＤチップ１Ａ…を列
状に配列してなるＬＥＤアレイ、１０は該ＬＥＤアレイ
の駆動ＩＣで、前記チップ毎のＬＥＤ素子数ｎと対応す
る数のメモリ容量を有するシフトレジスタ１１、ラッチ
回路１２、ＬＥＤ素子数ｎに対応する数のスイッチ素子
を含むスイッチ回路１３からなり、マトリッタス状の配
線パターンを介して前記チップ１ＡのＬＥＤ素子１ａと
スイッチ素子１３間を接続させている。

【００２７】４は前記単位素をｎビットづつシフトレジ
スタ１１側に転送制御毎に、前記スイッチ回路１３とＬ
ＥＤチップ１Ａ…との接続を順次選択的に切換えるブロ
ック指定回路である。

【００２８】次にかかるヘッド回路の動作を簡単に説明
するに、先ずクロックに基づいて最初のｎビットの単位
素をコントロール回路５３（図３参照）よりシフトレジ
スタ１１にシリアルに取込んで格納した後、制御回路５
よりのラッチ信号に基づいて該ｎビット単位素をパラレ
ルにラッチ回路１２にラッチさせると共に、該ラッチデ
ータに基づく出力信号をスイッチ回路１３側に転送する
事により対応するＬＥＤチップ１Ａの各ＬＥＤ素子１ａ
の駆動制御を行う。

【００２９】そして前記シフトレジスタ１１には前記ラ
ッチ回路１２にデータ転送後、引続いて次位のｎビット
単位素をシリアルに格納し続け、該ｎビットデータ格納
後にラッチ信号に基づいてラッチ回路１２側に該データ
をラッチさせるとともに制御回路５より切換え信号をブ
ロック指定回路４に送信し、前記スイッチ回路１３の接
続を次位のＬＥＤチップ１Ｂ…に切換え、ＬＥＤチップ
１Ｂの各ＬＥＤ素子１ａの駆動制御し、以下同様な動作
をｍ回続けて行い、１走査ライン分の単位素のデータ出
力を行う。

【００３０】以下同様な方法でＬＥＤチップ１Ａ〜１Ｎ
の駆動制御をｍ回（Ｎ×ｍ回）×５回行うことにより図
５に示すような５分割若しくは４分割した単位素群とし
ての１走査ラインの画素データが展開される事になる。

【００３１】図３は請求項１〜３記載の実施例を示し、
図３において、ビデオ出力側に設けられた制御回路で、
複数の主走査ラインに対応する画像情報を取込んで平滑
化処理を行った後、該処理後の分割画素データを前記プ
リントエンジン内に設けられたＬＥＤヘッド回路にシリ
アル送信可能に構成されている。

【００３２】その構成を簡単に説明するに、５１はパタ
ーンメモリで、例えば不図示のビデオメモリ内に展開さ
れた一走査ライン分の画素信号を基準クロック信号に基
づいてシリアルに前記メモリ５１内に入力させつつ前記
メモリ５１内に前記出力しようとする画素信号ラインと
共に、常にその前後の一又は複数の走査ラインに相当す
る画素信号ラインを格納しておく。５２は論理回路兼用
のデコーダで、図３（ｂ）の拡大部分に示す如く前記パ
ターンメモリ５１内の注目画素に隣接する画像情報、よ
り具体的には主走査方向にＲドット、副走査方向にχド
ット分のマトリックスＲχ１内の画像情報を参酌し、コ
ントロール回路５３より採り入れた情報に対応する分割
単位素Ｐ１〜Ｐ５を示すセレクタ信号ＳＬに基づいて夫
々の単位素Ｐ１からＰ５に対応する分割画素信号を所定
の論理回路に基づいて生成する。

【００３３】そして前記デコーダ５２により生成された
分割画素信号は基準クロックＣＬＫに基づいて、コント
ロール回路５３を介してプリントエンジン側のシフトレ
ジスタに転送する。一方前記１の分割信号をシフトレジ
スタに転送の都度、基準クロックＣＬＫに基づいて、前
記パターンメモリ５１内の参照すべき画素情報（Ｒχ
ｎ）を一ビットづつ主走査方向にずらしながら注目画素
＊２＊３…を順次生成し、例えば分割した単位素Ｐ１に
対応する一走査ライン分の分割画素信号をコントロール
回路５３を介してシフトレジスタ１１にシリアルに転送
し、該転送後セレクト信号ＳＬを切換えて単位素Ｐ２に
対応する分割画素信号を前記デコーダ５２に組込んだ論
理回路に基づいて転送し、以下前記動作を繰返す。

【００３４】即ちより具体的には副走査方向に分割した
例えば５個の単位素群の内、不図示の制御回路よりのセ
レクタ信号ＳＬに基づいて上下端の単位素Ｐ１，Ｐ５を
除く３個の単位素群Ｐ２〜Ｐ４に繰り返し前記画素信号
を印加しながら画像データを生成するわけであるが、こ
の際隣接する他の走査ラインの画素情報に対応させて前
記平滑化処理を行うべき注目画素については、前記デコ
ーダ５２に組込まれた論理回路に基づいて印加すべき単
位素群Ｐ１〜Ｐ５を前記発明の作用の項で詳細に説明し
たように副走査方向に印加すべき単位素を増減させなが
ら分割画素パターンの展開を行う。

【００３５】５３は前記デコーダ５２より出力される単
位画素データを、基準クロックに基づいて前記したプリ
ントエンジン側のＬＥＤヘッド回路のシフトレジスタ１
１にシリアルに送信するコントロール回路である。そし
て該コントロール回路５３よりシリアルに転送された単
位素を取込んで前記ＬＥＤヘッド回路１側でｎビット単
位でＬＥＤ素子が順次駆動制御される。かかる回路によ
れば前記した請求項１記載の発明に基づく平滑化処理を
円滑に行う事が出来る。

【００３６】図９及び図１０は請求項４記載の発明の実
施例を示す平滑化処理回路を示す。図９は本発明の平滑
化処理回路の全体構成図を示すブロックダイヤグラム
で、例えば不図示の画像ＲＡＭその他にビデオ展開され
たビデオデータ（以下、ＶＤＡＴＡ）は、ＶＣＬＫ生成
回路１０１で生成したＶＣＬＫに同期してシリアルにシ
フトレジスタ１０４に転送され、該シフトレジスタ１０
４でＮ＋１ビットパラレルデータに変換した後、ＳＲＡ
Ｍ１０５の第１バンク、第１アドレスに格納する。続く
Ｎ＋１ビットの変換パラレルデータは第２アドレスへと
格納し、以下これを繰返しながら１ライン分のＶＤＡＴ
ＡをＳＲＡＭ１０５の第１バンクに格納する。

【００３７】以下同様に、第２ラインのＶＤＡＴＡは第
２バンクへ、第３ラインのＶＤＡＴＡは第３バンクへと
順次格納していく。そしてＮライン分のＶＤＡＴＡがＳ
ＲＡＭＩＯ５の第１〜Ｎバンクに格納されるとＳＲＡＭ
制御回路１０３は、第Ｎ＋１バンクの第１アドレスに格
納するためのＶＤＡＴＡが揃うまでの時間を利用して、
第１〜Ｎバンクの各第１アドレスに格納されているＶＤ
ＡＴＡをラッチ信号に基づいて順次読み出し、ラッチア
ンドシフトレジスタ１０６〜１１２に、それぞれストア
するとともに、ＳＲＡＭ制御回路１０３よりの信号に基
づいて、第Ｎバンク、第１アドレスに変換パラレルデー
タを格納すると同時に、ラッチアンドシフトレジスタ１
０６〜１１２にストアされているデータをＮラインシフ
トレジスタ１１３にロードする。

【００３８】以下同様に前記動作を繰返す事により、第
Ｎ＋１ラインのＶＤＡＴＡをＳＲＡＭ１０５の第Ｎ＋１
バンクに格納しつつ該ＳＲＡＭ１０５に格納されている
第１〜ＮラインのＶＤＡＴＡをラッチアンドシフトレジ
スタ１０６〜１１２を介して連続的にＮラインシフトレ
ジスタ１１３に供給していく。そして、ＳＲＡＭ１０５
側では第ＮラインのＶＤＡＴＡを第Ｎバンクに格納し終
ると、ＳＲＡＭ制御回路１０３よりの制御信号に基づい
て第９ラインのＶＤＡＴＡを第１バンクに、更に第１０
ラインのＶＤＡＴＡを第２バンクへ格納することによ
り、以下順次第１〜Ｎバンクの内容を更新していく。

【００３９】この結果、前記Ｎラインシフトレジスタ１
１３には、ＳＲＡＭ１０５よりのデータ転送により順次
その内容を更新しながら基準画素（中心ビット）の前後
１若しくは複数ライン、左右３ビットのビットマップ
（Ｎ×７）が格納配列される事となり、該ビットマップ
を利用して後記する平滑化処理回路１２０内での平滑化
処理が可能となる。

【００４０】平滑化処理回路１２０は、前記参照画素を
セレタトするセレタタ１２１Ａ、１２１Ｂとアンド回路
１２２Ａ、１２２Ｂ（図１０）からなるアンドロジッ
ク、各画素の単位素ラインを選択するラインカウンタ１
２４、前記論理和もしくは論理積により得られた付加
（削除）単位素と境界画素との間に１ビット空いてる場
合に該ビットを埋める（削除する）ディレイ回路１２５
Ａ、１２５Ｂ、いずれの単位素ラインかを選択するライ
ンカウンタ１２４及び前記付加単位素と論理和若しくは
削除単位素と論理積を取りながら平滑処理後の分割画素
ビデオデータをＬＥＤヘッド回路側にシリアル送信する
ＯＲゲート１２７とＡＮＤゲート１２８とから構成され
る。

【００４１】次に平滑化処理回路１２０の作用を図１０
に基づいて説明するに、先ずＮライン走査レジスタの対
応する走査ラインＭで白画素（０）から黒画素（１）に
切換わる境界画素（Ａ）を抽出し、次にラインカウンタ
１２４よりのカウンタ信号（i〜iv）に基づいて前記Ｎ
ラインシフトレジスタ１１３内の前位Ｐー１〜次位Ｐ＋
１の走査ライン上に位置する画素（Ｂ〜Ｍ）の内、境界
画素Ａと隣接する１又は複数の参照画素をセレクタ１２
１Ａ，１２１Ｂで選択し、即ちカウンタ信号がi,iiの場
合は前位Ｐー１の走査ライン上に位置する画素（Ｂ〜
Ｇ）を、又カウンタ信号がiii,ivの場合は次位Ｐ＋１の
走査ライン上に位置する画素（Ｈ〜Ｍ）より参照画素を
選択する。

【００４２】そして前記参照画素と境界画素とをＡＮＤ
回路１２２Ａ、１２２Ｂで論理積を取って必要な付加
（削除）単位素信号を生成すると共に、そして必要な場
合ディレイ回路１２５Ａ、１２５Ｂにて前記ＡＮＤ回路
１２２Ａ、１２２Ｂより得られた付加（削除）単位素信
号を基準画素との間に更に一ビット付加させて二ビット
の連続した付加（削除）単位素信号を生成することは前
記した通りである。そして前記の様にして得られた平滑
処理用の付加（削除）単位素信号はＯＲ回路１２９Ａ、
１２９Ｂを介してＮラインシフトレジスタ１１３より出
力されるビデオデータとＯＡゲート１２７により論理和
（付加の場合）を取るかＡＮＤゲート１２８により論理
積（削除）を取って分割した単位素ライン単位でＬＥＤ
ヘッド回路側にシリアル送信される。

【００４３】かかる実施例によれば前記した本発明の作
用が円滑に達成し得る。尚本発明においては平滑用単位
素を付加する場合と削除する場合で別異の平滑処理動作
を行なうために、セレクタ１２１Ａ、１２１Ｂ、ＡＮＤ
回路１２２Ａ、１２２Ｂ、ディレイ回路１２５Ａ、１２
５Ｂ、ＯＲ回路１２９Ａ、１２９Ｂ夫々を各一対づつ設
けている。

【００４４】

【効果】以上記載の如く本発明によれば、一つの画素を
副走査方向に複数の単位素に分割して画像出力を行なう
ラインアレイ状の記録ヘッドを有するサーマルプリンタ
やＬＥＤプリンタにおいて、請求項１記載の発明におい
ては前記単位素を副走査方向にシフト若しくは増減させ
る事により、又請求項４記載の発明においては、前記境
界画素と参照画素とを論理積を取ることにより回路構成
を煩雑化させることなく、而も簡単な判定動作で容易に
且つ精度よく平滑化処理を行なう事の出来る。等の種々
の著効を有す。

【図面の簡単な説明】

【図１】（ａ）（ｂ）は本発明の平滑処理用の印字配列
状態を示す基本構成図

【図２】（ａ）（ｂ）は平滑用単位素を隣接する画素域
までシフトさせた平滑処理用の印字配列状態を示す

【図３】請求項１記載の発明の実施例に係る平滑化処理
回路のブロック図である。

【図４】本発明が適用される時分割方式を採用するＬＥ
ＤプリンタのＬＥＤヘッド回路図

【図５】図４のＬＥＤヘッド回路により出力されるドッ
トパターンを示す。

【図６】請求項４記載の発明の平滑処理動作を行なうた
めに動作手順を示し、特に本図は単位素の付加のみにて
平滑処理を行なう手順を示す。

【図７】請求項４記載の発明の平滑処理動作を行なうた
めに動作手順を示し、特に本図は単位素の付加／削除に
て平滑処理を行なう手順を示す。

【図８】請求項４記載の発明の平滑処理動作を行なうた
めに動作手順を示し、特に本図は隣接する単位素ライン
に着目して平滑処理を行なう手順を示す。

【図９】請求項１記載の発明の実施例に係る平滑化処理
用コントローラの全体ブロック図である。

【図１０】図９中の平滑処理回路部分の要部ブロック図
である

フロントページの続き (56)参考文献 特開 昭61−45675（ＪＰ，Ａ) 特開 昭64−24568（ＪＰ，Ａ) 特開 平１−321578（ＪＰ，Ａ) 特開 平３−142260（ＪＰ，Ａ) 特開 平３−265875（ＪＰ，Ａ) 特開 昭62−200976（ＪＰ，Ａ) 特開 昭54−153515（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) B41J 2/485 G06T 5/30 G09G 5/28 610

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 一画素を副走査方向に複数の単位素Ｐ
   （Ｐ≧３）に分割し、該分割した単位素に適宜、対応す
   る画素信号を印加しながら一走査ライン若しくはｎビッ
   ト単位で画素パターンを出力させる画像平滑化処理方法
   において、 前記分割した単位素Ｐより少ない単位素群Ｎ（Ｎ＜Ｐ）
   に、対応する画素信号を印加しながら画素パターンを形
   成するとともに、平滑化処理時に、隣接する画素情報に
   対応させて平滑化処理を行うべき基準画素を選択し、該
   選択した基準画素の単位素に画素信号を印加した後該印
   加された単位素群Ｎを副走査方向前後に増減または移動
   させて前記画素パターンの出力を行う事を特徴とする画
   像平滑化処理方法。
2. 【請求項２】 前記画素信号を印加する単位素を、一画
   素の範囲内で増減させる事を特徴とする請求項１記載の
   画像平滑化処理方法。
3. 【請求項３】 前記画素信号を印加する単位素を、一画
   素を越えて隣接する他の画素の単位素に付加させる事を
   特徴とする請求項１記載の画像平滑化処理方法。
4. 【請求項４】 一画素ドットを副走査方向に複数の単位
   素群に分割し、該分割した単位素群に適宜、対応する画
   素信号を印加しながら一走査ライン若しくはｎビット単
   位で画素パターンを出力させる画像平滑化処理方法にお
   いて、前記分割した単位素全てに対応する画像信号を印加しな
   がら画素パターンを形成するとともに、 平滑化処理時に、 一走査方向に沿って画素信号が印加さ
   れない画素（以下白画素という）から画素信号を印加す
   る画素（以下黒画素という）に、若しくは前記黒画素か
   ら白画素に切り換わる境界画素と、該境界画素に隣接す
   る前位若しくは次位の走査ライン上に位置する１又は複
   数の参照画素と論理計算しながら、前記境界画素の走査
   ライン上で、且つ前記参照画素の副走査ライン上に位置
   する１叉は複数の画素ドットの黒単位素を適宜付加若し
   くは、前記付加及び前記境界画素の単位素を削減して平
   滑化処理を行なう事を特徴とする画像平滑化処理方法。