JP2812344B2 - 画像平滑化処理方法 - Google Patents
画像平滑化処理方法Info
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- JP2812344B2 JP2812344B2 JP3185530A JP18553091A JP2812344B2 JP 2812344 B2 JP2812344 B2 JP 2812344B2 JP 3185530 A JP3185530 A JP 3185530A JP 18553091 A JP18553091 A JP 18553091A JP 2812344 B2 JP2812344 B2 JP 2812344B2
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Description
【0001】
【産業上の利用分野】本発明は、LEDプリンクやサー
マルプリンクの様にほぼ主走査方向に沿って画素形成素
子を配列したライン状のドットプリンクにおける画像平
滑化処理方法に係り、特にドット状に形成した画素パタ
ーンに含まれる斜線若しくは曲線部分を平滑化して高品
質の画像を得る事の出来る画像平滑化処理方法に関す
る。
マルプリンクの様にほぼ主走査方向に沿って画素形成素
子を配列したライン状のドットプリンクにおける画像平
滑化処理方法に係り、特にドット状に形成した画素パタ
ーンに含まれる斜線若しくは曲線部分を平滑化して高品
質の画像を得る事の出来る画像平滑化処理方法に関す
る。
【0002】
【従来の技術】従来よりLEDプリンタやサーマルプリ
ンタの様に、主走査方向に1列状に配列したアレイ状の
画素形成手段を、ビデオデータに基づいて1ライン同時
に若しくはブロック単位で駆動(点灯)制御しながら副
走査方向に相対移動する感光体ドラム等の記録材上にマ
トリックス状の画素パターンを形成するドットプリンタ
も公知である。
ンタの様に、主走査方向に1列状に配列したアレイ状の
画素形成手段を、ビデオデータに基づいて1ライン同時
に若しくはブロック単位で駆動(点灯)制御しながら副
走査方向に相対移動する感光体ドラム等の記録材上にマ
トリックス状の画素パターンを形成するドットプリンタ
も公知である。
【0003】この種のプリンタはいずれもn×mのマト
リックス状に画素パターンを配列して任意の文字若しく
は図形を形成する方式を取るために、Vや〇の様に曲線
若しくは斜線を形成する場合、その印字境界部分が段差
状に形成されてしまい、又Xの様に交差する部分におい
ては複数の画素が近接配置されているためにその部分が
肉太となり、必然的に印字品質が低下する。
リックス状に画素パターンを配列して任意の文字若しく
は図形を形成する方式を取るために、Vや〇の様に曲線
若しくは斜線を形成する場合、その印字境界部分が段差
状に形成されてしまい、又Xの様に交差する部分におい
ては複数の画素が近接配置されているためにその部分が
肉太となり、必然的に印字品質が低下する。
【0004】かかる欠点を解消する為に、例えば変調ビ
ームを主走査方向に光走査しながら画素パターンを形成
するレーザプリンタにおいては、目的画素に対応するビ
ームを遅延させて前記画素形成位置を主走査方向にシフ
トするか、若しくはビーム出力を変化させて前記画素直
径を変化させる事により印字境界部分の段差部や肉太の
解消を図ってきたが、ライン状に画素形成素子を配列し
たサーマルプリンタやLEDプリンタにおいては主走査
方向に前記画素形成素子の配列間隔が固定されており、
而もLEDプリンタにおいてはライン状に配列したLE
D素子をnビット単位若しくは一走査ライン単位でしか
駆動制御出来ないために、前記の様にレーザプリンタに
用いる平滑化処理手段を取る事が困難である。
ームを主走査方向に光走査しながら画素パターンを形成
するレーザプリンタにおいては、目的画素に対応するビ
ームを遅延させて前記画素形成位置を主走査方向にシフ
トするか、若しくはビーム出力を変化させて前記画素直
径を変化させる事により印字境界部分の段差部や肉太の
解消を図ってきたが、ライン状に画素形成素子を配列し
たサーマルプリンタやLEDプリンタにおいては主走査
方向に前記画素形成素子の配列間隔が固定されており、
而もLEDプリンタにおいてはライン状に配列したLE
D素子をnビット単位若しくは一走査ライン単位でしか
駆動制御出来ないために、前記の様にレーザプリンタに
用いる平滑化処理手段を取る事が困難である。
【0005】この為LEDプリンタの様に一走査ライン
単位で画像情報を出力する装置において、異なる走査ラ
イン毎に各画素を主走査方向に一定量づつシフトさせて
副走査方向に各画素が斜め配列になるように画素の座標
変換を行って出力させるように構成した平滑化処理方式
が提案されている。(特公昭62ー24987号他)
単位で画像情報を出力する装置において、異なる走査ラ
イン毎に各画素を主走査方向に一定量づつシフトさせて
副走査方向に各画素が斜め配列になるように画素の座標
変換を行って出力させるように構成した平滑化処理方式
が提案されている。(特公昭62ー24987号他)
【0006】しかしながら前記従来技術においてはライ
ン単位の座標移動であるために、文字単位で平滑化処理
を図るのが中々困難であるのみならず、前記技術は主走
査方向のみのシフトであるために、傾きが急峻な段差部
等の場合には例え論理和を取っても円滑なスムージング
処理を図るのが中々困難である。
ン単位の座標移動であるために、文字単位で平滑化処理
を図るのが中々困難であるのみならず、前記技術は主走
査方向のみのシフトであるために、傾きが急峻な段差部
等の場合には例え論理和を取っても円滑なスムージング
処理を図るのが中々困難である。
【0007】かかる欠点を解消する為に、注目画素自体
を狭小化(偏平化)した画素と置換するように構成する
と共に、前記注目画素の偏平化を主走査(水平)方向の
みならず、副走査(垂直)方向にも、言換えれば左右上
下の二軸方向に行なうように構成した技術手段(特開平
2ー112966号)が提案されている。
を狭小化(偏平化)した画素と置換するように構成する
と共に、前記注目画素の偏平化を主走査(水平)方向の
みならず、副走査(垂直)方向にも、言換えれば左右上
下の二軸方向に行なうように構成した技術手段(特開平
2ー112966号)が提案されている。
【0008】
【発明が解決しようとする課題】本技術は偏平画素の置
換を、主走査方向に画素を狭小化させる四枚の補償サブ
セルと、副走査方向に画素を狭小化させる四枚の補償サ
ブセルとを用意し、これらを参照画素パターンと比較さ
せながら適宜選択して注目画素を置換するように構成し
ているが、例えばLEDプリンタの場合は、LEDアレ
イの点灯時間を制御することにより垂直方向の偏平化は
可能であるが、逆に各LED素子の配列間隔は固定され
ており、この様な場合各LED素子の光強度を調整しな
ければ水平方向の偏平化は困難である。また該素子は一
般に複数ビット単位でチップ化されている為素子単位の
強度調整は実質的に困難である。
換を、主走査方向に画素を狭小化させる四枚の補償サブ
セルと、副走査方向に画素を狭小化させる四枚の補償サ
ブセルとを用意し、これらを参照画素パターンと比較さ
せながら適宜選択して注目画素を置換するように構成し
ているが、例えばLEDプリンタの場合は、LEDアレ
イの点灯時間を制御することにより垂直方向の偏平化は
可能であるが、逆に各LED素子の配列間隔は固定され
ており、この様な場合各LED素子の光強度を調整しな
ければ水平方向の偏平化は困難である。また該素子は一
般に複数ビット単位でチップ化されている為素子単位の
強度調整は実質的に困難である。
【0009】又先行技術としてUSP4437122号
において、1つの画素を主走査方向と副走査方向に3×
3のマトリックス状の単位素に分割し、該単位素単位で
参照画素パターンと比較しながら平滑化処理を行なう技
術も存在するが、かかる技術もLEDプリンタの場合は
水平方向の単位分割が不可能であるために、その適用が
困難であり、而も2軸方向で一括して更には3×3の合
計9個の単位素に変換する為に必要な参照画素パターン
は無用に多くなり、結果として回路構成が大規模化せざ
るを得ず且つ比較動作も遅延化し、高速化に対応し得な
い。
において、1つの画素を主走査方向と副走査方向に3×
3のマトリックス状の単位素に分割し、該単位素単位で
参照画素パターンと比較しながら平滑化処理を行なう技
術も存在するが、かかる技術もLEDプリンタの場合は
水平方向の単位分割が不可能であるために、その適用が
困難であり、而も2軸方向で一括して更には3×3の合
計9個の単位素に変換する為に必要な参照画素パターン
は無用に多くなり、結果として回路構成が大規模化せざ
るを得ず且つ比較動作も遅延化し、高速化に対応し得な
い。
【0010】本発明はかかる従来技術の欠点に鑑み、サ
ーマルプリンクやLEDプリンクのようなライン状のド
ットプリンクにおいて、回路構成を煩雑化させることな
く、而も簡単な判定動作で容易に且つ精度よく平滑化処
理を行なう事の出来る画像平滑化処理方法を提供するこ
とを目的とする。本発明の他の目的は画像平滑化と共に
ドット自体の高品質化を図り、平滑化処理後のデータの
拡大に十分耐え得る高品質画像を得ることの出来るライ
ンプリンタにおける画像平滑化処理方法を提供すること
を目的とする。
ーマルプリンクやLEDプリンクのようなライン状のド
ットプリンクにおいて、回路構成を煩雑化させることな
く、而も簡単な判定動作で容易に且つ精度よく平滑化処
理を行なう事の出来る画像平滑化処理方法を提供するこ
とを目的とする。本発明の他の目的は画像平滑化と共に
ドット自体の高品質化を図り、平滑化処理後のデータの
拡大に十分耐え得る高品質画像を得ることの出来るライ
ンプリンタにおける画像平滑化処理方法を提供すること
を目的とする。
【0011】
【課題を解決する為の手段】従来より、高画質化を図る
為にLEDプリンタ等において、ドット画像を形成する
一画素を副走査方向にP個の単位素に分割し、該分割し
た単位素夫々に繰り返し同一画素信号を印加しながら一
走査ライン若しくは一走査ラインをm分割したnビット
単位で画素パターンを出力させる画像出力方式(特公昭
62ー26626号、特開昭60−134660号他)
が提案されている。本発明はかかる画素分割方式を効果
的に利用したものである。
為にLEDプリンタ等において、ドット画像を形成する
一画素を副走査方向にP個の単位素に分割し、該分割し
た単位素夫々に繰り返し同一画素信号を印加しながら一
走査ライン若しくは一走査ラインをm分割したnビット
単位で画素パターンを出力させる画像出力方式(特公昭
62ー26626号、特開昭60−134660号他)
が提案されている。本発明はかかる画素分割方式を効果
的に利用したものである。
【0012】即ち請求項1記載の発明は、平滑化処理前
若しくは平滑化処理を行なわない時点では、図1に示す
ように、前記分割した単位素を3個以上好ましくは5個
以上用意し、該分割した単位素全てに画素信号を印加す
る事なく、該単位素群Pより少ない単位素群N(N<
P)に、繰り返し画素信号を印加しながら一走査ライン
若しくはnビット単位で画素パターンを出力させる様に
構成した点、そして平滑化処理時点においては、一画素
を構成する単位素にのみ画素信号を印加するのではな
く、隣接する画素情報に対応させて前記平滑化処理を行
うべき基準画素を選択し、該選択した基準画素一又は複
数の単位素に画素信号を印加することによって前記画素
パターンの出力を行う点、を特徴とするものである。
若しくは平滑化処理を行なわない時点では、図1に示す
ように、前記分割した単位素を3個以上好ましくは5個
以上用意し、該分割した単位素全てに画素信号を印加す
る事なく、該単位素群Pより少ない単位素群N(N<
P)に、繰り返し画素信号を印加しながら一走査ライン
若しくはnビット単位で画素パターンを出力させる様に
構成した点、そして平滑化処理時点においては、一画素
を構成する単位素にのみ画素信号を印加するのではな
く、隣接する画素情報に対応させて前記平滑化処理を行
うべき基準画素を選択し、該選択した基準画素一又は複
数の単位素に画素信号を印加することによって前記画素
パターンの出力を行う点、を特徴とするものである。
【0013】この場合、図1に示すように、画素信号が
印加された黒単位素を、基準画素の範囲内で副走査方向
に黒単位素を移動または増減させてもよく、又図2に示
すように、基準画素の範囲を越えて隣接する他の画素の
範囲に黒単位素を削減若しくは付加させてもよい。
印加された黒単位素を、基準画素の範囲内で副走査方向
に黒単位素を移動または増減させてもよく、又図2に示
すように、基準画素の範囲を越えて隣接する他の画素の
範囲に黒単位素を削減若しくは付加させてもよい。
【0014】さて前記発明は実際に印加すべき画素の単
位素群Nの上下両側に平滑化処理用の空単位素を配置し
た事を特徴とするものであるが、このように構成すると
平滑化処理を行なわない実際の画素が小さくなり、いわ
ゆるべた黒の面画像が形成しにくい。
位素群Nの上下両側に平滑化処理用の空単位素を配置し
た事を特徴とするものであるが、このように構成すると
平滑化処理を行なわない実際の画素が小さくなり、いわ
ゆるべた黒の面画像が形成しにくい。
【0015】請求項4記載の発明は前記分割した単位素
群Pと実際に印加すべき基本単位素群Nが一致する画像
出力方式に有効に適用され、更に好ましくは簡単な回路
構成で円滑に平滑化処理を行なう事の出来る画像平滑化
処理方法を提供する事を目的とするもので、その特徴と
する所は、前記した単位素分割方式を採用する画像平滑
化処理方法において、図6〜図8に示すように、前記分
割した単位素全てに対応する画像信号を印加しながら画
素パターンを形成するとともに、平滑化処理時に、一走
査方向に沿って画素信号が印加されない画素(以下白画
素という)から画素信号を印加する画素(以下黒画素と
いう)に、若しくは前記黒画素から白画素に切り換わる
境界画素と、該境界画素に隣接する前位若しくは次位の
走査ライン上に位置する1又は複数の参照画素と論理計
算しながら、前記境界画素の走査ライン上で、且つ前記
参照画素の副走査ライン上に位置する1叉は複数の画素
ドットの黒単位素を適宜付加若しくは、前記付加及び前
記境界画素の単位素を削減して平滑化処理を行なう点に
ある。
群Pと実際に印加すべき基本単位素群Nが一致する画像
出力方式に有効に適用され、更に好ましくは簡単な回路
構成で円滑に平滑化処理を行なう事の出来る画像平滑化
処理方法を提供する事を目的とするもので、その特徴と
する所は、前記した単位素分割方式を採用する画像平滑
化処理方法において、図6〜図8に示すように、前記分
割した単位素全てに対応する画像信号を印加しながら画
素パターンを形成するとともに、平滑化処理時に、一走
査方向に沿って画素信号が印加されない画素(以下白画
素という)から画素信号を印加する画素(以下黒画素と
いう)に、若しくは前記黒画素から白画素に切り換わる
境界画素と、該境界画素に隣接する前位若しくは次位の
走査ライン上に位置する1又は複数の参照画素と論理計
算しながら、前記境界画素の走査ライン上で、且つ前記
参照画素の副走査ライン上に位置する1叉は複数の画素
ドットの黒単位素を適宜付加若しくは、前記付加及び前
記境界画素の単位素を削減して平滑化処理を行なう点に
ある。
【0016】この場合、前記境界画素は必ずしも黒画素
に限定する事なく、白画素の場合も含む。又本発明は単
位素群Pと実際に印加すべき基本単位素群Nが一致する
画像出力方法に有効に適用されるがこれのみに限定され
ず、請求項1記載のP>Nの出力方法にも当然適用可能
である。
に限定する事なく、白画素の場合も含む。又本発明は単
位素群Pと実際に印加すべき基本単位素群Nが一致する
画像出力方法に有効に適用されるがこれのみに限定され
ず、請求項1記載のP>Nの出力方法にも当然適用可能
である。
【0017】
【作用】次に、前記各請求項の発明の詳細を順を追って
説明する。 A、請求項1記載の発明 本発明を図1に基づいて説明するに1画素を副走査方向
に5つの単位素に分割して画像出力を行うプリンクを用
いた場合に、図(b)に示すように前記5つの単位素の
内、3つの単位素に画素信号を印加する事により対応す
る画素データ(100%直径)を形成し得るように構成
する事により、通常の状態では上端と下端を除く中央の
3つの単位素に画素信号を印加して対応する画素データ
b2を構成し、一方前記データを平滑化処理する場合に
は、隣接する画素情報に対応させて、画素信号を印加す
べき単位素を副走査方向に前後に一単位素づつ移動させ
る事により3段階の印字位置の設定が可能である。(b
1,b3)
説明する。 A、請求項1記載の発明 本発明を図1に基づいて説明するに1画素を副走査方向
に5つの単位素に分割して画像出力を行うプリンクを用
いた場合に、図(b)に示すように前記5つの単位素の
内、3つの単位素に画素信号を印加する事により対応す
る画素データ(100%直径)を形成し得るように構成
する事により、通常の状態では上端と下端を除く中央の
3つの単位素に画素信号を印加して対応する画素データ
b2を構成し、一方前記データを平滑化処理する場合に
は、隣接する画素情報に対応させて、画素信号を印加す
べき単位素を副走査方向に前後に一単位素づつ移動させ
る事により3段階の印字位置の設定が可能である。(b
1,b3)
【0018】又画素信号を印加すべき単位素P4,P5
を増減すれば、33%(b5),67%(b4),10
0%(b2)に画素サイズを可変に出来る。従って本発
明によれば前記両制御を組合せて例えばXの様な交差部
の画素は67%(2単位素)に設定し肉太を避ける事が
可能になると共に、前記画素信号を印加すべき単位素を
段階的に増減する事により、段差が目立たない曲線状若
しくは傾斜線が形成可能となる。
を増減すれば、33%(b5),67%(b4),10
0%(b2)に画素サイズを可変に出来る。従って本発
明によれば前記両制御を組合せて例えばXの様な交差部
の画素は67%(2単位素)に設定し肉太を避ける事が
可能になると共に、前記画素信号を印加すべき単位素を
段階的に増減する事により、段差が目立たない曲線状若
しくは傾斜線が形成可能となる。
【0019】さて前記単位素群Pと画素信号を印加すべ
き単位素数Nの差を大きくする事により前記制御が細密
化される訳であるが、このように構成すると、隣接する
画素同士の密度間隔が疎になり、却って平滑化の達成が
困難になる。そこで請求項2)に記載した発明において
は適正な画素密度を密度を維持しながらより緻密な制御
を可能にするために、図2(a)に示すように前記画素
信号を印加すべき単位素を同一画素内で増減するのでは
なく、該増減域を、副走査方向に前後に位置する隣接す
る他の画素の分割単位素の一部を含む位置まで単位素を
増減可能に設定した点にある。(b6〜b12)
き単位素数Nの差を大きくする事により前記制御が細密
化される訳であるが、このように構成すると、隣接する
画素同士の密度間隔が疎になり、却って平滑化の達成が
困難になる。そこで請求項2)に記載した発明において
は適正な画素密度を密度を維持しながらより緻密な制御
を可能にするために、図2(a)に示すように前記画素
信号を印加すべき単位素を同一画素内で増減するのでは
なく、該増減域を、副走査方向に前後に位置する隣接す
る他の画素の分割単位素の一部を含む位置まで単位素を
増減可能に設定した点にある。(b6〜b12)
【0020】これにより前記実施例の場合に隣接する他
の画素の上端若しくは下端の分割単位素まで増減可能に
設定する事により少なくとも7段階の段階制御が可能で
あり、又図2(b)に示すように、前記分割単位素を含
ませて増減する事により33%(b13,b14),6
7%(b15,b16),100%(b17,b1
8),133%(b19,b20),167%(b2
1,b22)と5種類の画素サイズと併せて35種類の
段階制御が可能となる。(b13〜b22)
の画素の上端若しくは下端の分割単位素まで増減可能に
設定する事により少なくとも7段階の段階制御が可能で
あり、又図2(b)に示すように、前記分割単位素を含
ませて増減する事により33%(b13,b14),6
7%(b15,b16),100%(b17,b1
8),133%(b19,b20),167%(b2
1,b22)と5種類の画素サイズと併せて35種類の
段階制御が可能となる。(b13〜b22)
【0021】A、請求項4記載の発明 例えば4つの単位素に分割した全ての単位素に画素信号
を印加する事により対応する黒画素を形成し得るように
構成した画像出力方式の場合、次の様にして平滑処理を
行なう。先ず図6は黒単位素を付加する場合の実施例
で、平滑処理前の(a)の画像から平滑の為に付加すべ
き単位素(第1、第2)の決定は、先ずその走査ライン
で白画素(0)から黒画素(1)に切換わる境界画素
(A)を抽出し、該境界画素(A)とその前位若しくは
次位の走査ライン上で隣接する参照画素(E,F)と論
理積を取って*1及び*2を決定する。尚*2は*1を
付加した時点で自動的にビットシフト(ディレイ)によ
り設定する。
を印加する事により対応する黒画素を形成し得るように
構成した画像出力方式の場合、次の様にして平滑処理を
行なう。先ず図6は黒単位素を付加する場合の実施例
で、平滑処理前の(a)の画像から平滑の為に付加すべ
き単位素(第1、第2)の決定は、先ずその走査ライン
で白画素(0)から黒画素(1)に切換わる境界画素
(A)を抽出し、該境界画素(A)とその前位若しくは
次位の走査ライン上で隣接する参照画素(E,F)と論
理積を取って*1及び*2を決定する。尚*2は*1を
付加した時点で自動的にビットシフト(ディレイ)によ
り設定する。
【0022】次に単位素(*3,*4)の決定は、先ず
黒画素(1)から白画素(0)に切換わる境界黒画素
(F)を抽出し、該境界黒画素(F)とその前位若しく
は次位の走査ライン上で隣接する参照画素(A,G)と
論理積を取って*3及び*4を決定する。尚*3は前記
と同様に*4を付加した時点で自動的にディレイにより
設定する。 *1:A(0→1)ΛEΛF *2:A(0→1)ΛEΛF *3:F(1→0)ΛAΛG *4:F(1→0)ΛAΛG
黒画素(1)から白画素(0)に切換わる境界黒画素
(F)を抽出し、該境界黒画素(F)とその前位若しく
は次位の走査ライン上で隣接する参照画素(A,G)と
論理積を取って*3及び*4を決定する。尚*3は前記
と同様に*4を付加した時点で自動的にディレイにより
設定する。 *1:A(0→1)ΛEΛF *2:A(0→1)ΛEΛF *3:F(1→0)ΛAΛG *4:F(1→0)ΛAΛG
【0023】図7は黒単位素を付加/削除する場合の実
施例で、先ず平滑処理前の画像データ(a)より白画素
(0)から黒画素(1)に切換わる境界画素(A、
A’)を抽出し、該境界画素(A、A’)と前位若しく
は次位の走査ライン上で隣接する参照画素(B)と論理
積を取って付加すべき単位素*1を決定し、又黒画素
(1)から白画素(0)に切換わる境界黒画素(B、
B’)を抽出し、該境界黒画素(B、B’)とその前位
若しくは次位の走査ライン上で隣接する参照画素(A,
A’)と論理積を取って*2を決定するまでは前記と同
様であるが、削除の場合前記境界黒画素(B、B’)を
抽出し、該境界黒画素(B、B’)とその同一走査ライ
ンと前位若しくは次位の走査ライン上で隣接する参照画
素(A、A’D)と論理積を取って削除すべき単位素*
3を決定する。 *1:A、A’(0→1)ΛB *2:B、B’(1→0)ΛA(A’) *3:B、B’(1→0)ΛD(A)ΛA(A’)
施例で、先ず平滑処理前の画像データ(a)より白画素
(0)から黒画素(1)に切換わる境界画素(A、
A’)を抽出し、該境界画素(A、A’)と前位若しく
は次位の走査ライン上で隣接する参照画素(B)と論理
積を取って付加すべき単位素*1を決定し、又黒画素
(1)から白画素(0)に切換わる境界黒画素(B、
B’)を抽出し、該境界黒画素(B、B’)とその前位
若しくは次位の走査ライン上で隣接する参照画素(A,
A’)と論理積を取って*2を決定するまでは前記と同
様であるが、削除の場合前記境界黒画素(B、B’)を
抽出し、該境界黒画素(B、B’)とその同一走査ライ
ンと前位若しくは次位の走査ライン上で隣接する参照画
素(A、A’D)と論理積を取って削除すべき単位素*
3を決定する。 *1:A、A’(0→1)ΛB *2:B、B’(1→0)ΛA(A’) *3:B、B’(1→0)ΛD(A)ΛA(A’)
【0024】図8は、他の実施例で、その走査ラインの
下位の2つの単位素ライン(iii,iv)次位の走査ライン
の上位2つの単位素ライン(i,ii)に関係づけて付加単
位素(a〜g)を設定する手順について説明する。先
ず、I走査ラインで白画素(0)から黒画素(1)に切
換わる境界画素(A)を抽出し、該境界画素(A)とII
走査ライン上で隣接する参照画素(E,F)と論理積を
取って,iii単位素ラインでは1ビット先行させてbを
設定し、次にI走査ラインで黒画素(1)から白画素
(0)に切換わる境界黒画素(C)を抽出し、該境界黒
画素CとII走査ライン上で隣接する参照画素(G,H)
と論理積を取って,iii単位素ラインでは1ビット遅延
させてb2を設定し、次にiv単位素ラインの場合は夫々
2ビット先行若しくは遅延させてa1,a2とg1,g
2を設定する。
下位の2つの単位素ライン(iii,iv)次位の走査ライン
の上位2つの単位素ライン(i,ii)に関係づけて付加単
位素(a〜g)を設定する手順について説明する。先
ず、I走査ラインで白画素(0)から黒画素(1)に切
換わる境界画素(A)を抽出し、該境界画素(A)とII
走査ライン上で隣接する参照画素(E,F)と論理積を
取って,iii単位素ラインでは1ビット先行させてbを
設定し、次にI走査ラインで黒画素(1)から白画素
(0)に切換わる境界黒画素(C)を抽出し、該境界黒
画素CとII走査ライン上で隣接する参照画素(G,H)
と論理積を取って,iii単位素ラインでは1ビット遅延
させてb2を設定し、次にiv単位素ラインの場合は夫々
2ビット先行若しくは遅延させてa1,a2とg1,g
2を設定する。
【0025】II走査ラインも同様に境界画素(F、G)
を抽出し、該境界画素(F、G)とI走査ライン上で隣
接する参照画素(A,B若しくはB,C)と論理積を取
って,前記と同様にii単位素ラインでは1ビット先行
(遅延)させてd、fを設定し、i単位素ラインの場合
は夫々2ビット先行(遅延)させてc/eを設定する訳
であるが、この際cとeがダブル為に論理和を取って黒
画素とする。従ってかかる方式においても境界画素
(F、G)と参照画素(A、B、C)との論理和を取る
事により容易に平滑化処理が可能となる。
を抽出し、該境界画素(F、G)とI走査ライン上で隣
接する参照画素(A,B若しくはB,C)と論理積を取
って,前記と同様にii単位素ラインでは1ビット先行
(遅延)させてd、fを設定し、i単位素ラインの場合
は夫々2ビット先行(遅延)させてc/eを設定する訳
であるが、この際cとeがダブル為に論理和を取って黒
画素とする。従ってかかる方式においても境界画素
(F、G)と参照画素(A、B、C)との論理和を取る
事により容易に平滑化処理が可能となる。
【0026】
【実施例】以下、図面に基づいて本発明の実施例を例示
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。図4
は本発明が適用される画素分割された単位素を取込んで
nビット単位でLED素子を順次駆動制御するようにし
た時分割方式のLEDヘッド回路で、1はnビットのL
ED素子1aを組込んだ複数のLEDチップ1A…を列
状に配列してなるLEDアレイ、10は該LEDアレイ
の駆動ICで、前記チップ毎のLED素子数nと対応す
る数のメモリ容量を有するシフトレジスタ11、ラッチ
回路12、LED素子数nに対応する数のスイッチ素子
を含むスイッチ回路13からなり、マトリッタス状の配
線パターンを介して前記チップ1AのLED素子1aと
スイッチ素子13間を接続させている。
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。図4
は本発明が適用される画素分割された単位素を取込んで
nビット単位でLED素子を順次駆動制御するようにし
た時分割方式のLEDヘッド回路で、1はnビットのL
ED素子1aを組込んだ複数のLEDチップ1A…を列
状に配列してなるLEDアレイ、10は該LEDアレイ
の駆動ICで、前記チップ毎のLED素子数nと対応す
る数のメモリ容量を有するシフトレジスタ11、ラッチ
回路12、LED素子数nに対応する数のスイッチ素子
を含むスイッチ回路13からなり、マトリッタス状の配
線パターンを介して前記チップ1AのLED素子1aと
スイッチ素子13間を接続させている。
【0027】4は前記単位素をnビットづつシフトレジ
スタ11側に転送制御毎に、前記スイッチ回路13とL
EDチップ1A…との接続を順次選択的に切換えるブロ
ック指定回路である。
スタ11側に転送制御毎に、前記スイッチ回路13とL
EDチップ1A…との接続を順次選択的に切換えるブロ
ック指定回路である。
【0028】次にかかるヘッド回路の動作を簡単に説明
するに、先ずクロックに基づいて最初のnビットの単位
素をコントロール回路53(図3参照)よりシフトレジ
スタ11にシリアルに取込んで格納した後、制御回路5
よりのラッチ信号に基づいて該nビット単位素をパラレ
ルにラッチ回路12にラッチさせると共に、該ラッチデ
ータに基づく出力信号をスイッチ回路13側に転送する
事により対応するLEDチップ1Aの各LED素子1a
の駆動制御を行う。
するに、先ずクロックに基づいて最初のnビットの単位
素をコントロール回路53(図3参照)よりシフトレジ
スタ11にシリアルに取込んで格納した後、制御回路5
よりのラッチ信号に基づいて該nビット単位素をパラレ
ルにラッチ回路12にラッチさせると共に、該ラッチデ
ータに基づく出力信号をスイッチ回路13側に転送する
事により対応するLEDチップ1Aの各LED素子1a
の駆動制御を行う。
【0029】そして前記シフトレジスタ11には前記ラ
ッチ回路12にデータ転送後、引続いて次位のnビット
単位素をシリアルに格納し続け、該nビットデータ格納
後にラッチ信号に基づいてラッチ回路12側に該データ
をラッチさせるとともに制御回路5より切換え信号をブ
ロック指定回路4に送信し、前記スイッチ回路13の接
続を次位のLEDチップ1B…に切換え、LEDチップ
1Bの各LED素子1aの駆動制御し、以下同様な動作
をm回続けて行い、1走査ライン分の単位素のデータ出
力を行う。
ッチ回路12にデータ転送後、引続いて次位のnビット
単位素をシリアルに格納し続け、該nビットデータ格納
後にラッチ信号に基づいてラッチ回路12側に該データ
をラッチさせるとともに制御回路5より切換え信号をブ
ロック指定回路4に送信し、前記スイッチ回路13の接
続を次位のLEDチップ1B…に切換え、LEDチップ
1Bの各LED素子1aの駆動制御し、以下同様な動作
をm回続けて行い、1走査ライン分の単位素のデータ出
力を行う。
【0030】以下同様な方法でLEDチップ1A〜1N
の駆動制御をm回(N×m回)×5回行うことにより図
5に示すような5分割若しくは4分割した単位素群とし
ての1走査ラインの画素データが展開される事になる。
の駆動制御をm回(N×m回)×5回行うことにより図
5に示すような5分割若しくは4分割した単位素群とし
ての1走査ラインの画素データが展開される事になる。
【0031】図3は請求項1〜3記載の実施例を示し、
図3において、ビデオ出力側に設けられた制御回路で、
複数の主走査ラインに対応する画像情報を取込んで平滑
化処理を行った後、該処理後の分割画素データを前記プ
リントエンジン内に設けられたLEDヘッド回路にシリ
アル送信可能に構成されている。
図3において、ビデオ出力側に設けられた制御回路で、
複数の主走査ラインに対応する画像情報を取込んで平滑
化処理を行った後、該処理後の分割画素データを前記プ
リントエンジン内に設けられたLEDヘッド回路にシリ
アル送信可能に構成されている。
【0032】その構成を簡単に説明するに、51はパタ
ーンメモリで、例えば不図示のビデオメモリ内に展開さ
れた一走査ライン分の画素信号を基準クロック信号に基
づいてシリアルに前記メモリ51内に入力させつつ前記
メモリ51内に前記出力しようとする画素信号ラインと
共に、常にその前後の一又は複数の走査ラインに相当す
る画素信号ラインを格納しておく。52は論理回路兼用
のデコーダで、図3(b)の拡大部分に示す如く前記パ
ターンメモリ51内の注目画素に隣接する画像情報、よ
り具体的には主走査方向にRドット、副走査方向にχド
ット分のマトリックスRχ1内の画像情報を参酌し、コ
ントロール回路53より採り入れた情報に対応する分割
単位素P1〜P5を示すセレクタ信号SLに基づいて夫
々の単位素P1からP5に対応する分割画素信号を所定
の論理回路に基づいて生成する。
ーンメモリで、例えば不図示のビデオメモリ内に展開さ
れた一走査ライン分の画素信号を基準クロック信号に基
づいてシリアルに前記メモリ51内に入力させつつ前記
メモリ51内に前記出力しようとする画素信号ラインと
共に、常にその前後の一又は複数の走査ラインに相当す
る画素信号ラインを格納しておく。52は論理回路兼用
のデコーダで、図3(b)の拡大部分に示す如く前記パ
ターンメモリ51内の注目画素に隣接する画像情報、よ
り具体的には主走査方向にRドット、副走査方向にχド
ット分のマトリックスRχ1内の画像情報を参酌し、コ
ントロール回路53より採り入れた情報に対応する分割
単位素P1〜P5を示すセレクタ信号SLに基づいて夫
々の単位素P1からP5に対応する分割画素信号を所定
の論理回路に基づいて生成する。
【0033】そして前記デコーダ52により生成された
分割画素信号は基準クロックCLKに基づいて、コント
ロール回路53を介してプリントエンジン側のシフトレ
ジスタに転送する。一方前記1の分割信号をシフトレジ
スタに転送の都度、基準クロックCLKに基づいて、前
記パターンメモリ51内の参照すべき画素情報(Rχ
n)を一ビットづつ主走査方向にずらしながら注目画素
*2*3…を順次生成し、例えば分割した単位素P1に
対応する一走査ライン分の分割画素信号をコントロール
回路53を介してシフトレジスタ11にシリアルに転送
し、該転送後セレクト信号SLを切換えて単位素P2に
対応する分割画素信号を前記デコーダ52に組込んだ論
理回路に基づいて転送し、以下前記動作を繰返す。
分割画素信号は基準クロックCLKに基づいて、コント
ロール回路53を介してプリントエンジン側のシフトレ
ジスタに転送する。一方前記1の分割信号をシフトレジ
スタに転送の都度、基準クロックCLKに基づいて、前
記パターンメモリ51内の参照すべき画素情報(Rχ
n)を一ビットづつ主走査方向にずらしながら注目画素
*2*3…を順次生成し、例えば分割した単位素P1に
対応する一走査ライン分の分割画素信号をコントロール
回路53を介してシフトレジスタ11にシリアルに転送
し、該転送後セレクト信号SLを切換えて単位素P2に
対応する分割画素信号を前記デコーダ52に組込んだ論
理回路に基づいて転送し、以下前記動作を繰返す。
【0034】即ちより具体的には副走査方向に分割した
例えば5個の単位素群の内、不図示の制御回路よりのセ
レクタ信号SLに基づいて上下端の単位素P1,P5を
除く3個の単位素群P2〜P4に繰り返し前記画素信号
を印加しながら画像データを生成するわけであるが、こ
の際隣接する他の走査ラインの画素情報に対応させて前
記平滑化処理を行うべき注目画素については、前記デコ
ーダ52に組込まれた論理回路に基づいて印加すべき単
位素群P1〜P5を前記発明の作用の項で詳細に説明し
たように副走査方向に印加すべき単位素を増減させなが
ら分割画素パターンの展開を行う。
例えば5個の単位素群の内、不図示の制御回路よりのセ
レクタ信号SLに基づいて上下端の単位素P1,P5を
除く3個の単位素群P2〜P4に繰り返し前記画素信号
を印加しながら画像データを生成するわけであるが、こ
の際隣接する他の走査ラインの画素情報に対応させて前
記平滑化処理を行うべき注目画素については、前記デコ
ーダ52に組込まれた論理回路に基づいて印加すべき単
位素群P1〜P5を前記発明の作用の項で詳細に説明し
たように副走査方向に印加すべき単位素を増減させなが
ら分割画素パターンの展開を行う。
【0035】53は前記デコーダ52より出力される単
位画素データを、基準クロックに基づいて前記したプリ
ントエンジン側のLEDヘッド回路のシフトレジスタ1
1にシリアルに送信するコントロール回路である。そし
て該コントロール回路53よりシリアルに転送された単
位素を取込んで前記LEDヘッド回路1側でnビット単
位でLED素子が順次駆動制御される。かかる回路によ
れば前記した請求項1記載の発明に基づく平滑化処理を
円滑に行う事が出来る。
位画素データを、基準クロックに基づいて前記したプリ
ントエンジン側のLEDヘッド回路のシフトレジスタ1
1にシリアルに送信するコントロール回路である。そし
て該コントロール回路53よりシリアルに転送された単
位素を取込んで前記LEDヘッド回路1側でnビット単
位でLED素子が順次駆動制御される。かかる回路によ
れば前記した請求項1記載の発明に基づく平滑化処理を
円滑に行う事が出来る。
【0036】図9及び図10は請求項4記載の発明の実
施例を示す平滑化処理回路を示す。図9は本発明の平滑
化処理回路の全体構成図を示すブロックダイヤグラム
で、例えば不図示の画像RAMその他にビデオ展開され
たビデオデータ(以下、VDATA)は、VCLK生成
回路101で生成したVCLKに同期してシリアルにシ
フトレジスタ104に転送され、該シフトレジスタ10
4でN+1ビットパラレルデータに変換した後、SRA
M105の第1バンク、第1アドレスに格納する。続く
N+1ビットの変換パラレルデータは第2アドレスへと
格納し、以下これを繰返しながら1ライン分のVDAT
AをSRAM105の第1バンクに格納する。
施例を示す平滑化処理回路を示す。図9は本発明の平滑
化処理回路の全体構成図を示すブロックダイヤグラム
で、例えば不図示の画像RAMその他にビデオ展開され
たビデオデータ(以下、VDATA)は、VCLK生成
回路101で生成したVCLKに同期してシリアルにシ
フトレジスタ104に転送され、該シフトレジスタ10
4でN+1ビットパラレルデータに変換した後、SRA
M105の第1バンク、第1アドレスに格納する。続く
N+1ビットの変換パラレルデータは第2アドレスへと
格納し、以下これを繰返しながら1ライン分のVDAT
AをSRAM105の第1バンクに格納する。
【0037】以下同様に、第2ラインのVDATAは第
2バンクへ、第3ラインのVDATAは第3バンクへと
順次格納していく。そしてNライン分のVDATAがS
RAMIO5の第1〜Nバンクに格納されるとSRAM
制御回路103は、第N+1バンクの第1アドレスに格
納するためのVDATAが揃うまでの時間を利用して、
第1〜Nバンクの各第1アドレスに格納されているVD
ATAをラッチ信号に基づいて順次読み出し、ラッチア
ンドシフトレジスタ106〜112に、それぞれストア
するとともに、SRAM制御回路103よりの信号に基
づいて、第Nバンク、第1アドレスに変換パラレルデー
タを格納すると同時に、ラッチアンドシフトレジスタ1
06〜112にストアされているデータをNラインシフ
トレジスタ113にロードする。
2バンクへ、第3ラインのVDATAは第3バンクへと
順次格納していく。そしてNライン分のVDATAがS
RAMIO5の第1〜Nバンクに格納されるとSRAM
制御回路103は、第N+1バンクの第1アドレスに格
納するためのVDATAが揃うまでの時間を利用して、
第1〜Nバンクの各第1アドレスに格納されているVD
ATAをラッチ信号に基づいて順次読み出し、ラッチア
ンドシフトレジスタ106〜112に、それぞれストア
するとともに、SRAM制御回路103よりの信号に基
づいて、第Nバンク、第1アドレスに変換パラレルデー
タを格納すると同時に、ラッチアンドシフトレジスタ1
06〜112にストアされているデータをNラインシフ
トレジスタ113にロードする。
【0038】以下同様に前記動作を繰返す事により、第
N+1ラインのVDATAをSRAM105の第N+1
バンクに格納しつつ該SRAM105に格納されている
第1〜NラインのVDATAをラッチアンドシフトレジ
スタ106〜112を介して連続的にNラインシフトレ
ジスタ113に供給していく。そして、SRAM105
側では第NラインのVDATAを第Nバンクに格納し終
ると、SRAM制御回路103よりの制御信号に基づい
て第9ラインのVDATAを第1バンクに、更に第10
ラインのVDATAを第2バンクへ格納することによ
り、以下順次第1〜Nバンクの内容を更新していく。
N+1ラインのVDATAをSRAM105の第N+1
バンクに格納しつつ該SRAM105に格納されている
第1〜NラインのVDATAをラッチアンドシフトレジ
スタ106〜112を介して連続的にNラインシフトレ
ジスタ113に供給していく。そして、SRAM105
側では第NラインのVDATAを第Nバンクに格納し終
ると、SRAM制御回路103よりの制御信号に基づい
て第9ラインのVDATAを第1バンクに、更に第10
ラインのVDATAを第2バンクへ格納することによ
り、以下順次第1〜Nバンクの内容を更新していく。
【0039】この結果、前記Nラインシフトレジスタ1
13には、SRAM105よりのデータ転送により順次
その内容を更新しながら基準画素(中心ビット)の前後
1若しくは複数ライン、左右3ビットのビットマップ
(N×7)が格納配列される事となり、該ビットマップ
を利用して後記する平滑化処理回路120内での平滑化
処理が可能となる。
13には、SRAM105よりのデータ転送により順次
その内容を更新しながら基準画素(中心ビット)の前後
1若しくは複数ライン、左右3ビットのビットマップ
(N×7)が格納配列される事となり、該ビットマップ
を利用して後記する平滑化処理回路120内での平滑化
処理が可能となる。
【0040】平滑化処理回路120は、前記参照画素を
セレタトするセレタタ121A、121Bとアンド回路
122A、122B(図10)からなるアンドロジッ
ク、各画素の単位素ラインを選択するラインカウンタ1
24、前記論理和もしくは論理積により得られた付加
(削除)単位素と境界画素との間に1ビット空いてる場
合に該ビットを埋める(削除する)ディレイ回路125
A、125B、いずれの単位素ラインかを選択するライ
ンカウンタ124及び前記付加単位素と論理和若しくは
削除単位素と論理積を取りながら平滑処理後の分割画素
ビデオデータをLEDヘッド回路側にシリアル送信する
ORゲート127とANDゲート128とから構成され
る。
セレタトするセレタタ121A、121Bとアンド回路
122A、122B(図10)からなるアンドロジッ
ク、各画素の単位素ラインを選択するラインカウンタ1
24、前記論理和もしくは論理積により得られた付加
(削除)単位素と境界画素との間に1ビット空いてる場
合に該ビットを埋める(削除する)ディレイ回路125
A、125B、いずれの単位素ラインかを選択するライ
ンカウンタ124及び前記付加単位素と論理和若しくは
削除単位素と論理積を取りながら平滑処理後の分割画素
ビデオデータをLEDヘッド回路側にシリアル送信する
ORゲート127とANDゲート128とから構成され
る。
【0041】次に平滑化処理回路120の作用を図10
に基づいて説明するに、先ずNライン走査レジスタの対
応する走査ラインMで白画素(0)から黒画素(1)に
切換わる境界画素(A)を抽出し、次にラインカウンタ
124よりのカウンタ信号(i〜iv)に基づいて前記N
ラインシフトレジスタ113内の前位Pー1〜次位P+
1の走査ライン上に位置する画素(B〜M)の内、境界
画素Aと隣接する1又は複数の参照画素をセレクタ12
1A,121Bで選択し、即ちカウンタ信号がi,iiの場
合は前位Pー1の走査ライン上に位置する画素(B〜
G)を、又カウンタ信号がiii,ivの場合は次位P+1の
走査ライン上に位置する画素(H〜M)より参照画素を
選択する。
に基づいて説明するに、先ずNライン走査レジスタの対
応する走査ラインMで白画素(0)から黒画素(1)に
切換わる境界画素(A)を抽出し、次にラインカウンタ
124よりのカウンタ信号(i〜iv)に基づいて前記N
ラインシフトレジスタ113内の前位Pー1〜次位P+
1の走査ライン上に位置する画素(B〜M)の内、境界
画素Aと隣接する1又は複数の参照画素をセレクタ12
1A,121Bで選択し、即ちカウンタ信号がi,iiの場
合は前位Pー1の走査ライン上に位置する画素(B〜
G)を、又カウンタ信号がiii,ivの場合は次位P+1の
走査ライン上に位置する画素(H〜M)より参照画素を
選択する。
【0042】そして前記参照画素と境界画素とをAND
回路122A、122Bで論理積を取って必要な付加
(削除)単位素信号を生成すると共に、そして必要な場
合ディレイ回路125A、125Bにて前記AND回路
122A、122Bより得られた付加(削除)単位素信
号を基準画素との間に更に一ビット付加させて二ビット
の連続した付加(削除)単位素信号を生成することは前
記した通りである。そして前記の様にして得られた平滑
処理用の付加(削除)単位素信号はOR回路129A、
129Bを介してNラインシフトレジスタ113より出
力されるビデオデータとOAゲート127により論理和
(付加の場合)を取るかANDゲート128により論理
積(削除)を取って分割した単位素ライン単位でLED
ヘッド回路側にシリアル送信される。
回路122A、122Bで論理積を取って必要な付加
(削除)単位素信号を生成すると共に、そして必要な場
合ディレイ回路125A、125Bにて前記AND回路
122A、122Bより得られた付加(削除)単位素信
号を基準画素との間に更に一ビット付加させて二ビット
の連続した付加(削除)単位素信号を生成することは前
記した通りである。そして前記の様にして得られた平滑
処理用の付加(削除)単位素信号はOR回路129A、
129Bを介してNラインシフトレジスタ113より出
力されるビデオデータとOAゲート127により論理和
(付加の場合)を取るかANDゲート128により論理
積(削除)を取って分割した単位素ライン単位でLED
ヘッド回路側にシリアル送信される。
【0043】かかる実施例によれば前記した本発明の作
用が円滑に達成し得る。尚本発明においては平滑用単位
素を付加する場合と削除する場合で別異の平滑処理動作
を行なうために、セレクタ121A、121B、AND
回路122A、122B、ディレイ回路125A、12
5B、OR回路129A、129B夫々を各一対づつ設
けている。
用が円滑に達成し得る。尚本発明においては平滑用単位
素を付加する場合と削除する場合で別異の平滑処理動作
を行なうために、セレクタ121A、121B、AND
回路122A、122B、ディレイ回路125A、12
5B、OR回路129A、129B夫々を各一対づつ設
けている。
【0044】
【効果】以上記載の如く本発明によれば、一つの画素を
副走査方向に複数の単位素に分割して画像出力を行なう
ラインアレイ状の記録ヘッドを有するサーマルプリンタ
やLEDプリンタにおいて、請求項1記載の発明におい
ては前記単位素を副走査方向にシフト若しくは増減させ
る事により、又請求項4記載の発明においては、前記境
界画素と参照画素とを論理積を取ることにより回路構成
を煩雑化させることなく、而も簡単な判定動作で容易に
且つ精度よく平滑化処理を行なう事の出来る。等の種々
の著効を有す。
副走査方向に複数の単位素に分割して画像出力を行なう
ラインアレイ状の記録ヘッドを有するサーマルプリンタ
やLEDプリンタにおいて、請求項1記載の発明におい
ては前記単位素を副走査方向にシフト若しくは増減させ
る事により、又請求項4記載の発明においては、前記境
界画素と参照画素とを論理積を取ることにより回路構成
を煩雑化させることなく、而も簡単な判定動作で容易に
且つ精度よく平滑化処理を行なう事の出来る。等の種々
の著効を有す。
【図1】(a)(b)は本発明の平滑処理用の印字配列
状態を示す基本構成図
状態を示す基本構成図
【図2】(a)(b)は平滑用単位素を隣接する画素域
までシフトさせた平滑処理用の印字配列状態を示す
までシフトさせた平滑処理用の印字配列状態を示す
【図3】請求項1記載の発明の実施例に係る平滑化処理
回路のブロック図である。
回路のブロック図である。
【図4】本発明が適用される時分割方式を採用するLE
DプリンタのLEDヘッド回路図
DプリンタのLEDヘッド回路図
【図5】図4のLEDヘッド回路により出力されるドッ
トパターンを示す。
トパターンを示す。
【図6】請求項4記載の発明の平滑処理動作を行なうた
めに動作手順を示し、特に本図は単位素の付加のみにて
平滑処理を行なう手順を示す。
めに動作手順を示し、特に本図は単位素の付加のみにて
平滑処理を行なう手順を示す。
【図7】請求項4記載の発明の平滑処理動作を行なうた
めに動作手順を示し、特に本図は単位素の付加/削除に
て平滑処理を行なう手順を示す。
めに動作手順を示し、特に本図は単位素の付加/削除に
て平滑処理を行なう手順を示す。
【図8】請求項4記載の発明の平滑処理動作を行なうた
めに動作手順を示し、特に本図は隣接する単位素ライン
に着目して平滑処理を行なう手順を示す。
めに動作手順を示し、特に本図は隣接する単位素ライン
に着目して平滑処理を行なう手順を示す。
【図9】請求項1記載の発明の実施例に係る平滑化処理
用コントローラの全体ブロック図である。
用コントローラの全体ブロック図である。
【図10】図9中の平滑処理回路部分の要部ブロック図
である
である
フロントページの続き (56)参考文献 特開 昭61−45675(JP,A) 特開 昭64−24568(JP,A) 特開 平1−321578(JP,A) 特開 平3−142260(JP,A) 特開 平3−265875(JP,A) 特開 昭62−200976(JP,A) 特開 昭54−153515(JP,A) (58)調査した分野(Int.Cl.6,DB名) B41J 2/485 G06T 5/30 G09G 5/28 610
Claims (4)
- 【請求項1】 一画素を副走査方向に複数の単位素P
(P≧3)に分割し、該分割した単位素に適宜、対応す
る画素信号を印加しながら一走査ライン若しくはnビッ
ト単位で画素パターンを出力させる画像平滑化処理方法
において、 前記分割した単位素Pより少ない単位素群N(N<P)
に、対応する画素信号を印加しながら画素パターンを形
成するとともに、平滑化処理時に、隣接する画素情報に
対応させて平滑化処理を行うべき基準画素を選択し、該
選択した基準画素の単位素に画素信号を印加した後該印
加された単位素群Nを副走査方向前後に増減または移動
させて前記画素パターンの出力を行う事を特徴とする画
像平滑化処理方法。 - 【請求項2】 前記画素信号を印加する単位素を、一画
素の範囲内で増減させる事を特徴とする請求項1記載の
画像平滑化処理方法。 - 【請求項3】 前記画素信号を印加する単位素を、一画
素を越えて隣接する他の画素の単位素に付加させる事を
特徴とする請求項1記載の画像平滑化処理方法。 - 【請求項4】 一画素ドットを副走査方向に複数の単位
素群に分割し、該分割した単位素群に適宜、対応する画
素信号を印加しながら一走査ライン若しくはnビット単
位で画素パターンを出力させる画像平滑化処理方法にお
いて、前記分割した単位素全てに対応する画像信号を印加しな
がら画素パターンを形成するとともに、 平滑化処理時に、 一走査方向に沿って画素信号が印加さ
れない画素(以下白画素という)から画素信号を印加す
る画素(以下黒画素という)に、若しくは前記黒画素か
ら白画素に切り換わる境界画素と、該境界画素に隣接す
る前位若しくは次位の走査ライン上に位置する1又は複
数の参照画素と論理計算しながら、前記境界画素の走査
ライン上で、且つ前記参照画素の副走査ライン上に位置
する1叉は複数の画素ドットの黒単位素を適宜付加若し
くは、前記付加及び前記境界画素の単位素を削減して平
滑化処理を行なう事を特徴とする画像平滑化処理方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3185530A JP2812344B2 (ja) | 1990-08-28 | 1991-06-29 | 画像平滑化処理方法 |
US07/741,605 US5404233A (en) | 1990-08-28 | 1991-08-07 | Method for smoothing image |
EP91114470A EP0473142B1 (en) | 1990-08-28 | 1991-08-28 | Method for smoothing an image |
DE69129721T DE69129721T2 (de) | 1990-08-28 | 1991-08-28 | Verfahren zur Bildglättung |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22436990 | 1990-08-28 | ||
JP2-224369 | 1990-08-28 | ||
JP3185530A JP2812344B2 (ja) | 1990-08-28 | 1991-06-29 | 画像平滑化処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0564922A JPH0564922A (ja) | 1993-03-19 |
JP2812344B2 true JP2812344B2 (ja) | 1998-10-22 |
Family
ID=26503158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3185530A Expired - Fee Related JP2812344B2 (ja) | 1990-08-28 | 1991-06-29 | 画像平滑化処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2812344B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3294071B2 (ja) * | 1995-08-01 | 2002-06-17 | 京セラ株式会社 | 画像形成方法及び画像形成装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPS6424568A (en) * | 1987-07-20 | 1989-01-26 | Sanyo Electric Co | Interpolating circuit for picture data |
JP2578170B2 (ja) * | 1988-06-23 | 1997-02-05 | シャープ株式会社 | 画像表示装置 |
-
1991
- 1991-06-29 JP JP3185530A patent/JP2812344B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0564922A (ja) | 1993-03-19 |
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