JP2811913B2 - 光電変換素子のシェーディング補正回路 - Google Patents
光電変換素子のシェーディング補正回路Info
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- JP2811913B2 JP2811913B2 JP2129677A JP12967790A JP2811913B2 JP 2811913 B2 JP2811913 B2 JP 2811913B2 JP 2129677 A JP2129677 A JP 2129677A JP 12967790 A JP12967790 A JP 12967790A JP 2811913 B2 JP2811913 B2 JP 2811913B2
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- H04N1/40—Picture signal circuits
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- Multimedia (AREA)
- Signal Processing (AREA)
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- Image Input (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CCDラインセンサ等の光電変換素子のシェ
ーディング補正を行うための光電変換素子のシェーディ
ング補正回路に関する。
ーディング補正を行うための光電変換素子のシェーディ
ング補正回路に関する。
本発明は、複数個の受光素子が配置されて成る光電変
換素子のシェーディング歪みを補正するための光電変換
素子のシェーディング補正回路において、光電変換素子
により複数回撮像された所定レベルの画像信号の各画素
毎の出力特性データを撮像回毎にそれぞれ記憶する記憶
手段とを備え、この記憶手段に記憶された出力特性デー
タを、各画素毎に記憶時の撮像回を任意に切り換えて読
み出してシェーディング補正用データとすることによ
り、シェーディング補正後の出力画像に現れ易いノイズ
やむら等を軽減するものである。
換素子のシェーディング歪みを補正するための光電変換
素子のシェーディング補正回路において、光電変換素子
により複数回撮像された所定レベルの画像信号の各画素
毎の出力特性データを撮像回毎にそれぞれ記憶する記憶
手段とを備え、この記憶手段に記憶された出力特性デー
タを、各画素毎に記憶時の撮像回を任意に切り換えて読
み出してシェーディング補正用データとすることによ
り、シェーディング補正後の出力画像に現れ易いノイズ
やむら等を軽減するものである。
例えばファクシミリやスキャナ等の画像読み取り機能
部においては、受光セルが１次元配列されたCCD撮像素
子等を用いて成る光電変換素子、いわゆるラインセンサ
を、上記受光セルの配列方向（主走査配向）に対して直
交する方向（副走査方向）に移動（スキャン）させるこ
とで２次元的な画像読み取りを行っている。
部においては、受光セルが１次元配列されたCCD撮像素
子等を用いて成る光電変換素子、いわゆるラインセンサ
を、上記受光セルの配列方向（主走査配向）に対して直
交する方向（副走査方向）に移動（スキャン）させるこ
とで２次元的な画像読み取りを行っている。
このような画像読み取り機能部においては、画像原稿
に光を照射する光源の光量のむらやラインセンサの感度
のむら等の原因により生じる階調表現特性のむら、いわ
ゆるシェーディング歪みを除去するために、シェーディ
ング補正を行っているものが多い。
に光を照射する光源の光量のむらやラインセンサの感度
のむら等の原因により生じる階調表現特性のむら、いわ
ゆるシェーディング歪みを除去するために、シェーディ
ング補正を行っているものが多い。
一般にこのシェーディング補正には、黒レベル補正と
白レベル補正とがあり、CCDラインセンサ等の光電変換
素子から出力される黒レベル及び白レベル、すなわち光
源を遮断したときのセンサ暗レベル及び画像原稿の位置
に設けられた白規準板に光を照射して撮像したときの白
レベルを、各画素毎に求めてそれぞれメモリに記憶さ
せ、これらのメモリに記憶されている黒基準レベル及び
白基準レベルを基に、センサからの出力を補正すること
によりシェーディング補正を行っている。
白レベル補正とがあり、CCDラインセンサ等の光電変換
素子から出力される黒レベル及び白レベル、すなわち光
源を遮断したときのセンサ暗レベル及び画像原稿の位置
に設けられた白規準板に光を照射して撮像したときの白
レベルを、各画素毎に求めてそれぞれメモリに記憶さ
せ、これらのメモリに記憶されている黒基準レベル及び
白基準レベルを基に、センサからの出力を補正すること
によりシェーディング補正を行っている。
ところで、このようなシェーディング補正を行うため
の黒基準レベルや白基準レベルを求める際に、量子化む
らや外来ノズル等が生じると、これらの成分も含めた黒
レベルや白レベルがメモリに記憶されてしまい、これら
の黒レベルや白レベルを基準レベルとしてシェーディン
グ補正を行うと、補正による量子化むら等が出力画像に
上記副走査方向の線状のノイズ（横すじ）が現れる。
の黒基準レベルや白基準レベルを求める際に、量子化む
らや外来ノズル等が生じると、これらの成分も含めた黒
レベルや白レベルがメモリに記憶されてしまい、これら
の黒レベルや白レベルを基準レベルとしてシェーディン
グ補正を行うと、補正による量子化むら等が出力画像に
上記副走査方向の線状のノイズ（横すじ）が現れる。
これは、特に黒補正について顕著に現れるものであ
る。すなわち、黒補正は、センサからの暗時の出力むら
を補正するためのものであるが、補正による量子化むら
が横すじになるという欠点があり、特に黒い画像原稿を
シェーディング補正した場合に目立つ。
る。すなわち、黒補正は、センサからの暗時の出力むら
を補正するためのものであるが、補正による量子化むら
が横すじになるという欠点があり、特に黒い画像原稿を
シェーディング補正した場合に目立つ。
本発明はこのような点に鑑みてなされたものであり、
シェーディング補正の際に出力画像に現れる横すじ等の
悪影響を軽減し得るような光電変換素子のシェーディン
グ補正回路の提供を目的とするものである。
シェーディング補正の際に出力画像に現れる横すじ等の
悪影響を軽減し得るような光電変換素子のシェーディン
グ補正回路の提供を目的とするものである。
本発明に係る光電変換素子の駆動回路は、複数個の受
光素子が配置されて成る光電変換素子のシェーディング
歪みを補正するための光電変換素子のシェーディング補
正回路において、上記光電変換素子により複数回撮像さ
れた所定基準レベルの画像信号の各画素毎の出力特性デ
ータを撮像回毎にそれぞれ記憶する記憶手段と、上記記
憶手段に記憶された上記複数の撮像回数分の上記出力特
性データを上記各画素毎に撮像回を任意に切り換えて読
み出すためのアドレスを発生するアドレス発生手段と、
上記記憶手段から読み出された出力特性データをシェー
ディング補正用データとして用いて上記光電変換素子か
らの撮像出力信号のシェーディング補正を行う補正手段
とを有することにより、上述の課題を解決する。
光素子が配置されて成る光電変換素子のシェーディング
歪みを補正するための光電変換素子のシェーディング補
正回路において、上記光電変換素子により複数回撮像さ
れた所定基準レベルの画像信号の各画素毎の出力特性デ
ータを撮像回毎にそれぞれ記憶する記憶手段と、上記記
憶手段に記憶された上記複数の撮像回数分の上記出力特
性データを上記各画素毎に撮像回を任意に切り換えて読
み出すためのアドレスを発生するアドレス発生手段と、
上記記憶手段から読み出された出力特性データをシェー
ディング補正用データとして用いて上記光電変換素子か
らの撮像出力信号のシェーディング補正を行う補正手段
とを有することにより、上述の課題を解決する。
複数回の撮像により得られた出力特性データを画素毎
に撮像回を任意に切り換えてシェーディング補正に用い
ているため、シェーディング補正時の補正むらをランダ
ム化でき、固定パターンによる横すじ等の発生を防止す
ることができる。
に撮像回を任意に切り換えてシェーディング補正に用い
ているため、シェーディング補正時の補正むらをランダ
ム化でき、固定パターンによる横すじ等の発生を防止す
ることができる。
第１図は発明に係る光電変換素子のシェーディング補
正回路の一実施例を示すブロック回路図であり、光電変
換素子としては、いわゆるCCDラインセンサを用いてい
る。第２図は該実施例の動作を説明するための出力特性
図である。
正回路の一実施例を示すブロック回路図であり、光電変
換素子としては、いわゆるCCDラインセンサを用いてい
る。第２図は該実施例の動作を説明するための出力特性
図である。
第１図において、CCDラインセンサ４は主走査方向
（ライン方向）に複数個（例えば1728個）の受光セルが
配列されて構成されており、このラインセンサ４からの
撮像出力信号は、増幅器５で増幅され、A/D変換器６に
送られてデジタル信号に変換され、シェーディング補正
回路30に送られている。このシェーディング補正回路30
は、黒基準レベルを記憶するためのメモリ31と加算器
（減算器）32とにより黒補正が行われ、白基準レベルを
記憶するためのメモリ33と割り算器34とにより白補正が
行われて、シェーディング補正後のデータが出力端子37
から取り出されるように構成されている。これらのメモ
リ31及び33は、不規則アドレス発生回路35により書込／
読出アドレスが制御されており、不規則アドレス発生回
路35はクロック発生器39からのクロックに応じて動作す
る。また、クロック発生器39からのクロックはラインセ
ンサ４にも供給されている。
（ライン方向）に複数個（例えば1728個）の受光セルが
配列されて構成されており、このラインセンサ４からの
撮像出力信号は、増幅器５で増幅され、A/D変換器６に
送られてデジタル信号に変換され、シェーディング補正
回路30に送られている。このシェーディング補正回路30
は、黒基準レベルを記憶するためのメモリ31と加算器
（減算器）32とにより黒補正が行われ、白基準レベルを
記憶するためのメモリ33と割り算器34とにより白補正が
行われて、シェーディング補正後のデータが出力端子37
から取り出されるように構成されている。これらのメモ
リ31及び33は、不規則アドレス発生回路35により書込／
読出アドレスが制御されており、不規則アドレス発生回
路35はクロック発生器39からのクロックに応じて動作す
る。また、クロック発生器39からのクロックはラインセ
ンサ４にも供給されている。
このような構成において、画像原稿に照射する光源を
遮断したとき（暗時）にラインセンサ４から得られるい
わゆる暗電流出力は、A/D変換器６でデジタルデータに
変換されて、黒基準レベルの画像データとしてメモリ31
に送られて記憶される。この場合、ラインセンサ31によ
る撮像は複数回（例えば４回）行われ、これらの各回の
黒レベルデータがそれぞれメモリ31に記憶される。具体
的には、CCDラインセンサ４の主走査方向に配列される
受光素子の数（画素数）を1728個とし、主走査方向に直
交する副走査方向にCCDラインセンサ４を移動させなが
ら４ライン分の黒レベル画像データを読み取るものとす
るとき、メモリ31に記憶されるデータは、次の第１表の
ようなものとなる。
遮断したとき（暗時）にラインセンサ４から得られるい
わゆる暗電流出力は、A/D変換器６でデジタルデータに
変換されて、黒基準レベルの画像データとしてメモリ31
に送られて記憶される。この場合、ラインセンサ31によ
る撮像は複数回（例えば４回）行われ、これらの各回の
黒レベルデータがそれぞれメモリ31に記憶される。具体
的には、CCDラインセンサ４の主走査方向に配列される
受光素子の数（画素数）を1728個とし、主走査方向に直
交する副走査方向にCCDラインセンサ４を移動させなが
ら４ライン分の黒レベル画像データを読み取るものとす
るとき、メモリ31に記憶されるデータは、次の第１表の
ようなものとなる。
この第１表において、データＤn,mは、第ｎライン
（ｎ＝1,2,3,4）の第ｍ画素目（ｍ＝１〜1728）の黒基
準レベル画像データを示している。なお、ラインセンサ
４についての上記副走査方向の移動は行わなくてもよ
く、同じ位置で４回撮像を行わせてもよい。
（ｎ＝1,2,3,4）の第ｍ画素目（ｍ＝１〜1728）の黒基
準レベル画像データを示している。なお、ラインセンサ
４についての上記副走査方向の移動は行わなくてもよ
く、同じ位置で４回撮像を行わせてもよい。
次に、白規準板等に光源からの光を照射したときのラ
インセンサ４からの出力、すなわち白基準レベル画像デ
ータを、メモリ33に記憶する。この場合も、必要に応じ
て複数回（複数ライン分）の白レベルデータを求め、そ
れぞれメモリ33に記憶するようにしてもよい。
インセンサ４からの出力、すなわち白基準レベル画像デ
ータを、メモリ33に記憶する。この場合も、必要に応じ
て複数回（複数ライン分）の白レベルデータを求め、そ
れぞれメモリ33に記憶するようにしてもよい。
これらの黒レベル及び白レベルのデータの記憶動作
は、実際の画像原稿の読み取りに先立って行われるもの
であり、例えば画像原稿読み取り開始位置よりも手前側
に白規準板等を設けておき、ラインセンサ４がこの白規
準板の位置から画像原稿読み取り開始位置に達する間
に、上記黒レベル及び白レベルのデータの読み取り及び
記憶を行わせるようにすればよい。
は、実際の画像原稿の読み取りに先立って行われるもの
であり、例えば画像原稿読み取り開始位置よりも手前側
に白規準板等を設けておき、ラインセンサ４がこの白規
準板の位置から画像原稿読み取り開始位置に達する間
に、上記黒レベル及び白レベルのデータの読み取り及び
記憶を行わせるようにすればよい。
次に、実際の画像原稿の読み取りの際には、各メモリ
31、33に記憶された黒レベル及び白レベルのデータに基
づいてシェーディング補正処理を行うわけであるが、少
なくとも黒レベルデータについては上述したように複数
ライン分（４ライン分）がメモリ31に記憶されており、
各画素毎にラインを任意に切り換えてメモリ31から読み
出してシェーディング補正のための黒基準レベルのデー
タを得るようにしている。すなわち、不規則アドレス発
生回路35は、クロック発生器39からのクロックに応じて
読出アドレスを発生する際に、画素毎にライン数が不規
則に選択されるようなアドレスを発生している。これ
は、例えば乱数発生器により１〜４の間の数値をランダ
ムに発生させ、画素アドレスがインクリメントされる毎
に上記ランダムに発生された１〜４の間の数値をライン
のアドレスとすればよい。あるいは、疑似乱数テーブル
等に基づいてラインアドレスをランダム化してもよい。
この場合、上記副走査方向にラインセンサ４を移動させ
ながら画像読み取りを行う際に、４ライン周期で巡回的
に黒レベルデータを読み出すときの出力データの一例を
次の第２表に示す。
31、33に記憶された黒レベル及び白レベルのデータに基
づいてシェーディング補正処理を行うわけであるが、少
なくとも黒レベルデータについては上述したように複数
ライン分（４ライン分）がメモリ31に記憶されており、
各画素毎にラインを任意に切り換えてメモリ31から読み
出してシェーディング補正のための黒基準レベルのデー
タを得るようにしている。すなわち、不規則アドレス発
生回路35は、クロック発生器39からのクロックに応じて
読出アドレスを発生する際に、画素毎にライン数が不規
則に選択されるようなアドレスを発生している。これ
は、例えば乱数発生器により１〜４の間の数値をランダ
ムに発生させ、画素アドレスがインクリメントされる毎
に上記ランダムに発生された１〜４の間の数値をライン
のアドレスとすればよい。あるいは、疑似乱数テーブル
等に基づいてラインアドレスをランダム化してもよい。
この場合、上記副走査方向にラインセンサ４を移動させ
ながら画像読み取りを行う際に、４ライン周期で巡回的
に黒レベルデータを読み出すときの出力データの一例を
次の第２表に示す。
ここで、原稿画像の読み取り開始位置の第１ラインか
ら第４ラインまでの読み取り画像データに対して第２表
に示す第１〜第４の各ラインの黒基準レベル画像データ
による補正演算がそれぞれ行われ、画像読み取りの次の
第５ラインの画像データに対しては再び第２表の第１ラ
インのデータを用いた黒補正が行われるように、巡回的
に４ライン周期で互いに異なる黒レベルデータが用いら
れるわけである。これは、黒レベルデータの各画素単位
でのライン間シャッフルを４ラインの範囲内で行ったこ
とに相当し、このようにシャッフルすることによってラ
イン上の固定パターンがなくなり、横すじの発生が軽減
される。また、メモリ33に複数ライン分の白レベルデー
タを記憶しておき、各画素毎にライン間シャッフルして
読み出して白補正用の白基準レベル画像データとして用
いることにより、補正後の出力画像への悪影響をさらに
軽減することができる。なお、上記第１表及び第２表の
具体例では、補正用基準データの書き込み時には正規の
ラインアドレスによるメモリアクセスを行い、メモリ読
み出し時に不規則なラインアドレスによりライン間シャ
ッフルを行わせているが、データ書き込み時にライン間
シャッフルを行い、読み出し時のラインアドレスは正規
の順序でインクリメントするようにしてもよい。
ら第４ラインまでの読み取り画像データに対して第２表
に示す第１〜第４の各ラインの黒基準レベル画像データ
による補正演算がそれぞれ行われ、画像読み取りの次の
第５ラインの画像データに対しては再び第２表の第１ラ
インのデータを用いた黒補正が行われるように、巡回的
に４ライン周期で互いに異なる黒レベルデータが用いら
れるわけである。これは、黒レベルデータの各画素単位
でのライン間シャッフルを４ラインの範囲内で行ったこ
とに相当し、このようにシャッフルすることによってラ
イン上の固定パターンがなくなり、横すじの発生が軽減
される。また、メモリ33に複数ライン分の白レベルデー
タを記憶しておき、各画素毎にライン間シャッフルして
読み出して白補正用の白基準レベル画像データとして用
いることにより、補正後の出力画像への悪影響をさらに
軽減することができる。なお、上記第１表及び第２表の
具体例では、補正用基準データの書き込み時には正規の
ラインアドレスによるメモリアクセスを行い、メモリ読
み出し時に不規則なラインアドレスによりライン間シャ
ッフルを行わせているが、データ書き込み時にライン間
シャッフルを行い、読み出し時のラインアドレスは正規
の順序でインクリメントするようにしてもよい。
次にシェーディング補正の基本原理について、第２図
Ａ〜Ｄを参照しながら簡単に説明する。
Ａ〜Ｄを参照しながら簡単に説明する。
先ず第２図Ａは、シェーディング補正前のラインセン
サ４からの出力画像信号を示しており、前記光源を遮断
したときのセンサ出力である黒レベル信号BL、白規準板
等を読み取ったときのセンサ出力である白レベル信号W
H、及び通常の画像原稿を読み取ったときのセンサ出力
の一例としての画像信号SIGを示している。これらの黒
レベル信号BL及び白レベル信号WHには、画像読み取り領
域ARGDの全体に亘って変化する低周波歪み成分と、数画
素程度の短い範囲で変化する高周波歪み成分とが重なっ
て現れている。この黒レベル信号BLを上記メモリ31に記
憶し、白レベル信号WHを上記メモリ33に記憶する。これ
らの各メモリ31、33に記憶される黒レベルデータBL及び
白レベルデータWHをそれぞれ第２図Ｂ及びＣに示す。シ
ェーディング補正は、撮像されて得られた画像信号の各
画素データ毎にそれぞれ対応する黒レベルデータを減算
し、減算結果を対応する白レベルデータで割り算するこ
とにより行っている。第ｋ番目（ｋ＝１〜1728）の画素
についての画像データSk、黒レベルデータをBk、白レベ
ルデータをWkとするとき、補正後の同じ第ｋ番目の画像
データVk（８ビット）は、 の式を計算することで求められる。ただし、少なくとも
黒レベルデータBkについては、各画素毎に複数ライン間
でシャッフリングされたデータが用いられる。
サ４からの出力画像信号を示しており、前記光源を遮断
したときのセンサ出力である黒レベル信号BL、白規準板
等を読み取ったときのセンサ出力である白レベル信号W
H、及び通常の画像原稿を読み取ったときのセンサ出力
の一例としての画像信号SIGを示している。これらの黒
レベル信号BL及び白レベル信号WHには、画像読み取り領
域ARGDの全体に亘って変化する低周波歪み成分と、数画
素程度の短い範囲で変化する高周波歪み成分とが重なっ
て現れている。この黒レベル信号BLを上記メモリ31に記
憶し、白レベル信号WHを上記メモリ33に記憶する。これ
らの各メモリ31、33に記憶される黒レベルデータBL及び
白レベルデータWHをそれぞれ第２図Ｂ及びＣに示す。シ
ェーディング補正は、撮像されて得られた画像信号の各
画素データ毎にそれぞれ対応する黒レベルデータを減算
し、減算結果を対応する白レベルデータで割り算するこ
とにより行っている。第ｋ番目（ｋ＝１〜1728）の画素
についての画像データSk、黒レベルデータをBk、白レベ
ルデータをWkとするとき、補正後の同じ第ｋ番目の画像
データVk（８ビット）は、 の式を計算することで求められる。ただし、少なくとも
黒レベルデータBkについては、各画素毎に複数ライン間
でシャッフリングされたデータが用いられる。
このようなシェーディング補正演算が行われることに
より、第２図Ｄに示すような出力が得られる。この第２
図Ｄの信号VSIGがシェーディング補正された画像信号を
示しており、この補正後における上記黒レベルVBLは00H
（Ｈは16進数であることを示す）で、白レベルVWHはFFH
でそれぞれ表されることになる。
より、第２図Ｄに示すような出力が得られる。この第２
図Ｄの信号VSIGがシェーディング補正された画像信号を
示しており、この補正後における上記黒レベルVBLは00H
（Ｈは16進数であることを示す）で、白レベルVWHはFFH
でそれぞれ表されることになる。
なお、この例では、シェーディング補正された出力画
素データを８ビットとしているが、任意のビット数とし
てもよいことは勿論である。
素データを８ビットとしているが、任意のビット数とし
てもよいことは勿論である。
次に、本発明に係る光電変換素子のシェーディング補
正回路の上記実施例が用いられる画像読み取り装置の一
具体例について、第３図を参照しながら説明する。第３
図は、画像原稿を読み取って画像メモリに記憶させ、こ
の画像メモリから所定フォーマットのテレビジョン信
号、例えばいわゆるNTSC方式のテレビジョン信号の水平
走査信号や垂直走査信号に同期をとって繰り返し読み出
すことにより、静止画表示用の映像信号として出力する
ような画像読み取り装置の基本構成を示しており、この
画像読み取り装置は、本件出願人が例えば特願平１−83
330号、特願平１−83696号、特願平１−83697号の各明
細書及び図面等において提案しているものである。この
ような画像読み取り装置によれば、短時間で応答性良く
画像原稿を映像化して表示することができる。
正回路の上記実施例が用いられる画像読み取り装置の一
具体例について、第３図を参照しながら説明する。第３
図は、画像原稿を読み取って画像メモリに記憶させ、こ
の画像メモリから所定フォーマットのテレビジョン信
号、例えばいわゆるNTSC方式のテレビジョン信号の水平
走査信号や垂直走査信号に同期をとって繰り返し読み出
すことにより、静止画表示用の映像信号として出力する
ような画像読み取り装置の基本構成を示しており、この
画像読み取り装置は、本件出願人が例えば特願平１−83
330号、特願平１−83696号、特願平１−83697号の各明
細書及び図面等において提案しているものである。この
ような画像読み取り装置によれば、短時間で応答性良く
画像原稿を映像化して表示することができる。
この第３図に示す画像読み取り装置において、原稿載
置台１上に載置された画像原稿GDを読み取る画像読み取
りヘッド２には、光源３、マルチレンズアレイRL及びCC
Dラインセンサ４が設けられており、光源３が画像原稿G
Dを照射し、画像原稿GDからの反射光がマルチレンズア
レイRLを介してラインセンサ４により受光されるように
なっている。このラインセンサ４は、例えば1728個のCC
D受光セルが直線上に主走査方向に沿って配置されて構
成されており、例えば画像原稿GDに対して主走査方向
（表示画面上では垂直方向）の１ラインを読み取る際に
上記光源２がカラー３原色のＲ、Ｇ、Ｂに対応する光で
順次発光することにより、カラー３原色の画像信号がラ
イン順次（ただし、この場合のラインは画面の垂直方
向）で得られるようになっている。画像読み取りヘッド
２のラインセンサ４からの出力は増幅器５で増幅され、
A/D変換器６に送られてデジタル画像データに変換さ
れ、第１図と共に先に説明したようなシェーディング補
正回路30に送られて、シェーディング補正が施される。
このとき、少なくとも黒レベルデータについては、各画
素毎に複数ライン間でシャッフルされたデータが用いら
れてシェーディング補正されることは前述した通りであ
る。
置台１上に載置された画像原稿GDを読み取る画像読み取
りヘッド２には、光源３、マルチレンズアレイRL及びCC
Dラインセンサ４が設けられており、光源３が画像原稿G
Dを照射し、画像原稿GDからの反射光がマルチレンズア
レイRLを介してラインセンサ４により受光されるように
なっている。このラインセンサ４は、例えば1728個のCC
D受光セルが直線上に主走査方向に沿って配置されて構
成されており、例えば画像原稿GDに対して主走査方向
（表示画面上では垂直方向）の１ラインを読み取る際に
上記光源２がカラー３原色のＲ、Ｇ、Ｂに対応する光で
順次発光することにより、カラー３原色の画像信号がラ
イン順次（ただし、この場合のラインは画面の垂直方
向）で得られるようになっている。画像読み取りヘッド
２のラインセンサ４からの出力は増幅器５で増幅され、
A/D変換器６に送られてデジタル画像データに変換さ
れ、第１図と共に先に説明したようなシェーディング補
正回路30に送られて、シェーディング補正が施される。
このとき、少なくとも黒レベルデータについては、各画
素毎に複数ライン間でシャッフルされたデータが用いら
れてシェーディング補正されることは前述した通りであ
る。
このシェーディング補正されたデジタル画像データ
は、いわゆるFIFO等のラインバッファ７によりタイミン
グ合わせがなされて出力され、画像メモリ８に記憶され
るようになっている。ここで、読取タイミング制御回路
９は、モータ駆動回路26、光源駆動回路28、ラインセン
サ駆動回路29等を制御するものであり、モータ駆動回路
26は画像読み取りヘッド２を上記副走査方向に移動させ
るヘッド送りモータ27を回転駆動し、光源駆動回路28は
光源３のＲ、Ｇ、Ｂ点灯駆動制御を行い、ラインセンサ
駆動回路29は上記画像読み取りヘッド２内のラインセン
サ４を読み取り駆動制御する。上記第１図のクロック発
生器39は、読取タイミング制御回路９（及びラインセン
サ駆動回路29）に略々相当する。
は、いわゆるFIFO等のラインバッファ７によりタイミン
グ合わせがなされて出力され、画像メモリ８に記憶され
るようになっている。ここで、読取タイミング制御回路
９は、モータ駆動回路26、光源駆動回路28、ラインセン
サ駆動回路29等を制御するものであり、モータ駆動回路
26は画像読み取りヘッド２を上記副走査方向に移動させ
るヘッド送りモータ27を回転駆動し、光源駆動回路28は
光源３のＲ、Ｇ、Ｂ点灯駆動制御を行い、ラインセンサ
駆動回路29は上記画像読み取りヘッド２内のラインセン
サ４を読み取り駆動制御する。上記第１図のクロック発
生器39は、読取タイミング制御回路９（及びラインセン
サ駆動回路29）に略々相当する。
次に、上記Ｒ、Ｇ、Ｂの各色毎のデジタル画像データ
が記憶される画像メモリ８は、メモリ制御回路10からの
制御信号により書込／読出制御されるようになってい
る。すなわち、先ず書き込み時には、上記ラインセンサ
４の受光セル配列方向（主走査方向）が画面の垂直方向
であるから、この垂直方向の１ライン毎にラインセンサ
LSの水平方向（副走査方向）の移動（スキャン）に応じ
てＲ、Ｇ、Ｂの各ラインが順次書き込まれる。画像メモ
リ８からの読み出しの際には、メモリ制御回路10が所定
のテレビジョン信号フォーマット（例えばNTSCフォーマ
ット）の水平（Ｈ）同期信号や垂直（Ｖ）同期信号に応
じたタイミングで、水平方向のライン走査を繰り返し行
いながら垂直方向に移動するようなアドレスアクセスを
行うことにより、上記Ｒ、Ｇ、Ｂのデジタル画像データ
を並列的に読み出して出力する。
が記憶される画像メモリ８は、メモリ制御回路10からの
制御信号により書込／読出制御されるようになってい
る。すなわち、先ず書き込み時には、上記ラインセンサ
４の受光セル配列方向（主走査方向）が画面の垂直方向
であるから、この垂直方向の１ライン毎にラインセンサ
LSの水平方向（副走査方向）の移動（スキャン）に応じ
てＲ、Ｇ、Ｂの各ラインが順次書き込まれる。画像メモ
リ８からの読み出しの際には、メモリ制御回路10が所定
のテレビジョン信号フォーマット（例えばNTSCフォーマ
ット）の水平（Ｈ）同期信号や垂直（Ｖ）同期信号に応
じたタイミングで、水平方向のライン走査を繰り返し行
いながら垂直方向に移動するようなアドレスアクセスを
行うことにより、上記Ｒ、Ｇ、Ｂのデジタル画像データ
を並列的に読み出して出力する。
画像メモリ８から読み出されたＲ、Ｇ、Ｂの各デジタ
ル画像データは、D/A変換器19でそれぞれアナログ信号
に変換されて重畳回路12に送られる。この重畳回路12に
は、画像読み取り装置の各種操作に関連した機能を英文
字、数字、記号等により表示するためのキャラクタ表示
信号がキャラクタ発生回路25から供給されている。な
お、キャラクタ発生回路25は、例えばポインタマークや
トリミング枠等を表示するためのキャラクタ等も発生可
能となっている。重畳回路12においては、キャラクタ発
生回路25からのキャラクタ表示信号が、上記アナログ画
像信号に対して重畳されて出力される。重畳回路12から
のＲ、Ｇ、Ｂ画像信号、いわゆるカラーコンポーネント
信号は、出力端子13R、13G、13Bを介して取り出され、
カラーCRT（陰極線管）14等の表示装置に送られる。な
お、上記重畳回路12からのＲ、Ｇ、Ｂ画像信号は、Ｙ
（輝度）信号マトリクス回路15及びＣ（クロマ）信号マ
トリクス回路16にそれぞれ送られてＹ信号及びＣ信号と
なり、出力端子13Y及び13Cからそれぞれ出力される。こ
れらのＹ信号及びＣ信号は、混合回路17でミックスされ
て、いわゆる複合（コンポジット）カラー映像信号SVと
なり、出力端子13Vを介して出力される。
ル画像データは、D/A変換器19でそれぞれアナログ信号
に変換されて重畳回路12に送られる。この重畳回路12に
は、画像読み取り装置の各種操作に関連した機能を英文
字、数字、記号等により表示するためのキャラクタ表示
信号がキャラクタ発生回路25から供給されている。な
お、キャラクタ発生回路25は、例えばポインタマークや
トリミング枠等を表示するためのキャラクタ等も発生可
能となっている。重畳回路12においては、キャラクタ発
生回路25からのキャラクタ表示信号が、上記アナログ画
像信号に対して重畳されて出力される。重畳回路12から
のＲ、Ｇ、Ｂ画像信号、いわゆるカラーコンポーネント
信号は、出力端子13R、13G、13Bを介して取り出され、
カラーCRT（陰極線管）14等の表示装置に送られる。な
お、上記重畳回路12からのＲ、Ｇ、Ｂ画像信号は、Ｙ
（輝度）信号マトリクス回路15及びＣ（クロマ）信号マ
トリクス回路16にそれぞれ送られてＹ信号及びＣ信号と
なり、出力端子13Y及び13Cからそれぞれ出力される。こ
れらのＹ信号及びＣ信号は、混合回路17でミックスされ
て、いわゆる複合（コンポジット）カラー映像信号SVと
なり、出力端子13Vを介して出力される。
次に、上記読み取りタイミング制御回路９及びメモリ
制御回路10は、システム制御回路（いわゆるシステムコ
ントローラ）21により制御されており、このシステム制
御回路21は、CPU22との間でデータや制御信号の送受が
行われるようになっている。このシステム制御回路21と
CPU22とは一体的な構成としてもよい。キー入力装置23
からは、画像読み取り開始操作や、表示画像内容をスク
ロールさせたり、表示画像内の任意の箇所を指示するた
めのポインタマークを表示させたり、表示画像内の任意
の範囲を指定して再度読み取りを行わせるためのトリミ
ング枠を表示させたりするためのキー入力信号をCPU22
に供給するようになっている。このCPU22は、キャラク
タ発生回路25を制御して、所望のキャラクタ、例えばポ
インタマークやトリミング枠等を表示するためのキャラ
クタを発生させ、これらのキャラクタに基づくキャラク
タ表示信号を上記重畳回路12に送っている。
制御回路10は、システム制御回路（いわゆるシステムコ
ントローラ）21により制御されており、このシステム制
御回路21は、CPU22との間でデータや制御信号の送受が
行われるようになっている。このシステム制御回路21と
CPU22とは一体的な構成としてもよい。キー入力装置23
からは、画像読み取り開始操作や、表示画像内容をスク
ロールさせたり、表示画像内の任意の箇所を指示するた
めのポインタマークを表示させたり、表示画像内の任意
の範囲を指定して再度読み取りを行わせるためのトリミ
ング枠を表示させたりするためのキー入力信号をCPU22
に供給するようになっている。このCPU22は、キャラク
タ発生回路25を制御して、所望のキャラクタ、例えばポ
インタマークやトリミング枠等を表示するためのキャラ
クタを発生させ、これらのキャラクタに基づくキャラク
タ表示信号を上記重畳回路12に送っている。
なお、システム制御回路21からは、水平同期信号HD、
垂直同期信号VD及びこれらの同期信号が混合されたコン
ポジット同期信号SYNCがそれぞれ出力端子18H、18V、18
Sに送られている。
垂直同期信号VD及びこれらの同期信号が混合されたコン
ポジット同期信号SYNCがそれぞれ出力端子18H、18V、18
Sに送られている。
このような構成の画像読み取り装置によれば、短時間
で応答性良く画像原稿を映像化してCRTモニタ表示装置
等に表示させることができ、例えば展示会や講演会等で
のプレゼンテーション等に用いるのに好適である。
で応答性良く画像原稿を映像化してCRTモニタ表示装置
等に表示させることができ、例えば展示会や講演会等で
のプレゼンテーション等に用いるのに好適である。
このような画像読み取り装置に、本発明に係る光電変
換素子のシェーディング補正回路を使用した場合には、
少なくとも黒レベルデータのライン上での固定パターン
がなくなり、出力画像上での横すじ等の悪影響を低減す
ることができる。また、白レベルデータについても複数
ライン間でシャフリングすることにより、出力画像への
悪影響をさらに軽減することができる。
換素子のシェーディング補正回路を使用した場合には、
少なくとも黒レベルデータのライン上での固定パターン
がなくなり、出力画像上での横すじ等の悪影響を低減す
ることができる。また、白レベルデータについても複数
ライン間でシャフリングすることにより、出力画像への
悪影響をさらに軽減することができる。
以上説明したことからも明らかなように、本発明に係
る光電変換素子のシェーディング補正回路によれば、光
電変換素子により複数回撮像された所定レベルの画像信
号の各画素毎の出力特性データを上記撮像回毎にそれぞ
れ記憶させ、これらの撮像回数分の各画素毎の出力特性
データを、各画素毎に上記撮像回を任意に切り換えて読
み出してシェーディング補正用データとすることによ
り、１回の撮像により得られるシェーディング補正デー
タを用いてシェーディング補正を行う場合に生じる固定
パターン、例えば線状のノイズ（横すじ）等の悪影響
を、複数撮像回分のシェーディング補正データを画素毎
に撮像回を任意に切り換えて用いてシェーディング補正
することにより、複数ラインに分散させ、目立たなくす
ることができる。
る光電変換素子のシェーディング補正回路によれば、光
電変換素子により複数回撮像された所定レベルの画像信
号の各画素毎の出力特性データを上記撮像回毎にそれぞ
れ記憶させ、これらの撮像回数分の各画素毎の出力特性
データを、各画素毎に上記撮像回を任意に切り換えて読
み出してシェーディング補正用データとすることによ
り、１回の撮像により得られるシェーディング補正デー
タを用いてシェーディング補正を行う場合に生じる固定
パターン、例えば線状のノイズ（横すじ）等の悪影響
を、複数撮像回分のシェーディング補正データを画素毎
に撮像回を任意に切り換えて用いてシェーディング補正
することにより、複数ラインに分散させ、目立たなくす
ることができる。
さらに、本発明によれば、複数回の撮像により得られ
た出力特性データを平均化する場合に比べて、回路が簡
単であり、平均化処理時間が不要で高速応答に適してい
る。
た出力特性データを平均化する場合に比べて、回路が簡
単であり、平均化処理時間が不要で高速応答に適してい
る。
第１図は本発明に係る光電変換素子のシェーディング補
正回路の一実施例及びその周辺を示すブロック回路図、
第２図Ａ〜Ｄは該実施例の動作を説明するための波形
図、第３図は該実施例が用いられる画像読み取り装置の
全体の概略構成を示すブロック回路図である。 GD……画像原稿 １……原稿載置台 ２……画像読み取りヘッド ３……光源 ４……CCDラインセンサ ６……A/D変換器 ８……画像メモリ ９……タイミング制御回路 10……メモリ制御回路 11……D/A変換器 12……重畳回路 21……システム制御回路 22……CPU 28……光源駆動回路 29……ラインセンサ駆動回路 30……シェーディング補正回路 31……黒レベル用メモリ 32……加算器（減算器） 33……白レベル用メモリ 34……割り算器 35……不規則アドレス発生回路 37……出力端子 39……クロック発生器
正回路の一実施例及びその周辺を示すブロック回路図、
第２図Ａ〜Ｄは該実施例の動作を説明するための波形
図、第３図は該実施例が用いられる画像読み取り装置の
全体の概略構成を示すブロック回路図である。 GD……画像原稿 １……原稿載置台 ２……画像読み取りヘッド ３……光源 ４……CCDラインセンサ ６……A/D変換器 ８……画像メモリ ９……タイミング制御回路 10……メモリ制御回路 11……D/A変換器 12……重畳回路 21……システム制御回路 22……CPU 28……光源駆動回路 29……ラインセンサ駆動回路 30……シェーディング補正回路 31……黒レベル用メモリ 32……加算器（減算器） 33……白レベル用メモリ 34……割り算器 35……不規則アドレス発生回路 37……出力端子 39……クロック発生器
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 1/40 - 1/409 G06T 1/00
Claims (1)
- 【請求項１】複数個の受光素子が配置されて成る光電変
換素子のシェーディング歪みを補正するための光電変換
素子のシェーディング補正回路において、 上記光電変換素子により複数回撮像された所定基準レベ
ルの画像信号の各画素毎の出力特性データを撮像回毎に
それぞれ記憶する記憶手段と、 上記記憶手段に記憶された上記複数の撮像回数分の上記
出力特性データを上記各画素毎に撮像回を任意に切り換
えて読み出すためのアドレスを発生するアドレス発生手
段と、 上記記憶手段から読み出された出力特性データをシェー
ディング補正用データとして用いて上記光電変換素子か
らの撮像出力信号のシェーディング補正を行う補正手段
と を有すること特徴とする光電変換素子のシェーディング
補正回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129677A JP2811913B2 (ja) | 1990-05-19 | 1990-05-19 | 光電変換素子のシェーディング補正回路 |
| US07/691,870 US5398119A (en) | 1990-05-19 | 1991-04-26 | Photoelectric conversion device's shading correction circuit |
| KR1019910007022A KR100195318B1 (ko) | 1990-05-19 | 1991-05-01 | 광전변환소자의 셰이딩보정회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2129677A JP2811913B2 (ja) | 1990-05-19 | 1990-05-19 | 光電変換素子のシェーディング補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0425285A JPH0425285A (ja) | 1992-01-29 |
| JP2811913B2 true JP2811913B2 (ja) | 1998-10-15 |
Family
ID=15015442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2129677A Expired - Lifetime JP2811913B2 (ja) | 1990-05-19 | 1990-05-19 | 光電変換素子のシェーディング補正回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5398119A (ja) |
| JP (1) | JP2811913B2 (ja) |
| KR (1) | KR100195318B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3281489B2 (ja) * | 1994-08-19 | 2002-05-13 | キヤノン株式会社 | 画像読み取り処理装置 |
| KR100193795B1 (ko) * | 1995-07-21 | 1999-06-15 | 윤종용 | 쉐이딩 보정회로 및 방법 |
| GB2316259B (en) * | 1996-08-12 | 2000-09-06 | Alps Electric Co Ltd | Image sensing apparatus and shading correction method |
| JP3351704B2 (ja) * | 1997-04-09 | 2002-12-03 | ペンタックス株式会社 | 画像信号補正装置 |
| US6108442A (en) * | 1997-06-27 | 2000-08-22 | Minnesota Mining And Manufacturing Company | Characterization of color imaging systems |
| JP3897520B2 (ja) * | 2000-07-11 | 2007-03-28 | キヤノン株式会社 | 撮像装置および撮像装置の制御方法 |
| JP2002077614A (ja) | 2000-08-25 | 2002-03-15 | Seiko Epson Corp | 黒基準データ算出方法および画像読み取り装置 |
| JP4485087B2 (ja) * | 2001-03-01 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置の動作方法 |
| JP4329409B2 (ja) * | 2003-05-23 | 2009-09-09 | 株式会社ニコン | 電子カメラのシェーディング補正回路 |
| JP4476955B2 (ja) * | 2006-03-17 | 2010-06-09 | 富士通マイクロエレクトロニクス株式会社 | シェーディング補正回路とその制御方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4051458A (en) * | 1976-05-24 | 1977-09-27 | Bausch & Lomb Incorporated | Video amplitude related measurements in image analysis |
| DE2810430C3 (de) * | 1978-03-10 | 1981-04-30 | 2300 Kiel Dr.-Ing. Rudolf Hell Gmbh | Verfahren und Schaltung zur selektiven Korrektur derFarben eines zu reproduzierenden Bildes |
| DE3527301A1 (de) * | 1984-07-31 | 1986-02-13 | Canon K.K., Tokio/Tokyo | Bildleseeinrichtung |
-
1990
- 1990-05-19 JP JP2129677A patent/JP2811913B2/ja not_active Expired - Lifetime
-
1991
- 1991-04-26 US US07/691,870 patent/US5398119A/en not_active Expired - Lifetime
- 1991-05-01 KR KR1019910007022A patent/KR100195318B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910021111A (ko) | 1991-12-20 |
| KR100195318B1 (ko) | 1999-06-15 |
| US5398119A (en) | 1995-03-14 |
| JPH0425285A (ja) | 1992-01-29 |
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