JP2810617B2 - 多重シリアル信号の伝送方法 - Google Patents
多重シリアル信号の伝送方法Info
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Description
送方法に関する。
ータにおいては、モータ主軸の位置データの検出が行わ
れている。このデータの検出は、モータ主軸端部にA,
B,Z相検出用の磁気記録媒体とU,V,W相検出用の
磁極検出用マグネットとを設け、磁気記録媒体から位置
データパルス信号を、磁極検出用マグネットから駆動用
位置データ信号をそれぞれ得ることにより行われてい
る。但し、A,B相とは、回転方向に応じて位相進み遅
れが変化する主軸1回転当たりnパルスの90°位相パ
ルスを発生するパルス発生器の出力信号と、Z相とはモ
ータ主軸1回転当たり1つのパルスを発生する原点パル
ス発生器の出力信号とそれぞれ定義する。また、U,
V,W相とは、モータの界磁マグネットの磁極位置に応
じたパルスを発生する磁極検出信号発生器の出力信号と
定義する。これらデータは、それぞれの伝送路を束ねた
ケーブルを介して制御装置に伝送され、これらデータに
基づいてフィードバック制御等の様々な処理がなされて
いる。
装置においては、以下の問題点があった。すなわち、位
置検出器をモータ主軸の絶対位置を検出する所謂アブソ
リュートエンコーダとした場合には、A相、B相、シリ
アル相(Z,U,V,W相)及びアブソリュートカウン
タ値の4チャンネルの信号を伝送するので、伝送線数が
多く、それを束ねるケーブルも太くしなければならない
ので、高コストとなるという問題がある。しかも制御装
置が比較的遠くに配置されている場合には、伝送路を長
くしなければならないので、さらにその問題は大きくな
る。また、ケーブルが太くなると、そのケーブルが機械
本体内にも配線されている場合には、そのケーブルの占
有部分が大きく、また機械本体外においては、ケーブル
の振り回し等が制約され、さらに機械本体内外の何れに
おいてもケーブルを支持する支持部材を比較的剛性の高
い構造としなければならないので、設計の自由度が制限
されるという問題もある。
5−96629号において、上記問題点を解決した。こ
の特願平5−96629号の方法は、A,B相より得た
一定時間内の回転体、すなわちモータの回転した回転量
及びZ相並びにU,V,W相からなる位置データをメイ
ンパラレル・シリアル変換器にてシリアル信号にすると
共に、アブソリュートカウンタの出力をサブパラレル・
シリアル変換器にてシリアル信号にし、このサブパラレ
ル・シリアル変換器のシリアル信号をメインパラレル・
シリアル変換器のシリアル信号に重畳して、1チャンネ
ルの伝送路で制御装置(受信側)に伝送するというもの
であり、受信側においては、これらシリアル信号はメイ
ンシリアル・パラレル変換器にてパラレル変換され、
A,B相の位置データはA,B相再生器により再生さ
れ、Z相並びにU,V,W相からなる位置データはその
まま後続の処理に回され、アブソリュートカウンタ値は
サブシリアル・パラレル変換器にてさらにパラレル変換
されて再生されるようになっている。
特願平5−96629号においては、以下の問題点があ
る。すなわち、サブ変換器とメイン変換器との間の伝送
フォーマットと、送信側と受信側との間の伝送フォーマ
ットとが違うために、サブ変換器及びその周辺部とメイ
ン変換器及びその周辺部を2種類設計してPCB(プリ
ント基板)上に搭載しなければならず、設計、部品、管
理等のコストが高くなるといった問題がある。特に、サ
ブ変換器の段数が増えるとその増加分、設計、部品、管
理等のコストが高くなるので、問題である。
変換器及びその周辺部を合体したICとした場合には、
ICの単価が高くなり、サブ変換器を必要としないユー
ザーにとっては余分なコストを費やすことになるので好
ましくない。
(安価に入手できる)を用いることもできないこともあ
って、設計、部品、管理等のコストが高くなるといった
問題もある。
る多重シリアル信号の伝送方法を提供することを目的と
する。
信号の伝送方法は上記目的を達成するために、送信側に
設けられた前段及び後段のパラレル・シリアル変換回路
の各々によりパラレル信号をシリアル信号に変換すると
ともに、前記前段のパラレル・シリアル変換回路からの
シリアル信号を後段のパラレル・シリアル変換回路に入
力し、受信側に設けられた前段及び後段のシリアル・パ
ラレル変換回路の各々によりシリアル信号をパラレル信
号に変換するとともに、前記前段のシリアル・パラレル
変換回路からのパラレル信号を後段のシリアル・パラレ
ル変換回路に入力し、前記送信側における後段のパラレ
ル・シリアル変換回路と前記受信側における前段のシリ
アル・パラレル変換回路との間に接続した伝送路を介し
て多重シリアル信号を伝送する方法であって、前記前段
及び後段のパラレル・シリアル変換回路、並びに前段及
び後段のシリアル・パラレル変換回路をそれぞれ直列に
接続しでデータを伝送すると共に、前記伝送路上のシリ
アル信号のフォーマットと、前記伝送路に対し送信側に
おける前段のパラレル・シリアル変換回路から後段のパ
ラレル・シリアル変換器へのフォーマットと、前記伝送
路に対して受信側における前段のシリアル・パラレル変
換回路から後段のシリアル・パラレル変換回路へのフォ
ーマットとを同一としたことを特徴としている。
上記目的を達成するために、上記第1の手段に加えて、
パラレル・シリアル変換回路を送信伝送速度が切り換え
可能なICとし、これを複数個接続してデータの伝送を
行うようにしたことを特徴としている。
上記目的を達成するために、上記第1の手段に加えて、
シリアル・パラレル変換回路を受信伝送速度が切り換え
可能なICとし、これを複数個接続してデータの伝送を
行うようにしたことを特徴としている。
上記目的を達成するために、送信側に設けられた前段及
び後段のパラレル・シリアル変換回路の各々によりパラ
レル信号をシリアル信号に変換するとともに、前記前段
のパラレル・シリアル変換回路からのシリアル信号を後
段のパラレル・シリアル変換回路に入力し、受信側に設
けられた前段及び後段のシリアル・パラレル変換回路の
各々によりシリアル信号をパラレル信号に変換するとと
もに、前記前段のシリアル・パラレル変換回路からのパ
ラレル信号を後段のシリアル・パラレル変換回路に入力
し、前記送信側における後段のパラレル・シリアル変換
回路と前記受信側における前段のシリアル・パラレル変
換回路との間に接続した伝送路を介して多重シリアル信
号を伝送する方法であって、前記前段及び後段のパラレ
ル・シリアル変換回路、並びに前段及び後段のシリアル
・パラレル変換回路をそれぞれ直列に接続しでデータを
伝送すると共に、前記伝送路に対し送信側における前段
のパラレル・シリアル変換回路から後段のへパラレル・
シリアル変換器へのフォーマットと、前記伝送路に対し
て受信側における前段のシリアル・パラレル変換回路か
ら後段のシリアル・パラレル変換回路へのフォーマット
とを調歩同期式の同一フォーマットとしたことを特徴と
している。
上記目的を達成するために、上記第4の手段に加えて、
伝送路上におけるシリアル信号のフォーマットの1フレ
ームの伝送時間を、1/[(300×n(nは有限の自
然数))×(0.9〜1.1)]秒としたことを特徴と
している。
の伝送方法によれば、伝送路上のシリアル信号のフォー
マットと、伝送路に対し前段のパラレル・シリアル変換
回路のフォーマットと、伝送路に対して後段のシリアル
・パラレル変換回路のフォーマットとが同一にされるこ
とから、サブ変換器及びその周辺部とメイン変換器及び
その周辺部とが同一にされ得るようになる。
リアル信号の伝送方法によれば、パラレル・シリアル変
換回路、シリアル・パラレル変換回路が伝送速度切り換
え可能な個々のICとされ、変換器同士は別体で搭載さ
れ得るようになる。
シリアル信号の伝送方法によれば、伝送路に対し前段の
パラレル・シリアル変換回路のフォーマットと、伝送路
に対して後段のシリアル・パラレル変換回路のフォーマ
ットとが調歩同期式の同一フォーマットにされることか
ら、サブ変換器として市販の汎用ICが用いられ得るよ
うになる。
明する。図1は本発明の第1の実施例を示す多重シリア
ル信号の伝送方法を適用した信号伝送装置の概略斜視
図、図2はエンコーダ内の構成図、図3は制御装置内の
構成図をそれぞれ示しており、この信号伝送装置は、例
えばロボットのアーム部に適用されている。図1におい
て、符号1は、例えばブラシレスモータを示しており、
モータ1の主軸1aの端面には、円盤状の磁極検出用マ
グネット2が設けられている。この磁極検出用マグネッ
ト2は、N極とS極とが周方向に交互に着磁されてお
り、U,V,W相の駆動用位置データを送出するもので
ある。この磁極検出用マグネット2の手前には、円盤状
の磁気記録媒体3が設けられている。この磁気記録媒体
3は、N極とS極とが円周上に1極づつ並んで着磁され
る上段部と、N極とS極とが円周上に交互に着磁される
下段部とを備えており、Z,A,B相の位置データを送
出するものである。
W相の位置データ及びモータの絶対位置データをそれぞ
れ検出するためのアブソリュートエンコーダ4が付設さ
れている。このエンコーダ4のケース44(図が煩雑に
なるのを避けるために点線で示されている)内で磁極検
出用マグネット2、磁気記録媒体3の着磁部に対向する
位置には、ホール素子4a、MRセンサ4bがそれぞれ
配置されており、ホール素子4aは、後述の第1、第2
の波形整形回路4c,4d、4てい倍+方向検出回路4
0、アップダウンカウンタ5、メインパラレル・シリア
ル変換器6、メイン通信制御部50、第1のCRCbi
t付加器51、アブソリュートカウンタ43、全電源電
圧低下検出器70、温度異常検出器71、26ビットラ
ッチ72、サブパラレル・シリアル変換器130、サブ
通信制御部74、第2のCRCbit付加器52、フレ
ーム番号発生部73、ラインドライバ8、5V電源端子
18a、バックアップ電源端子18b、グランド電源1
9より構成される信号処理回路17のベース裏面に取り
付けられている。
は、図2に示されるように、矩形波に波形整形するため
の第1、第2の波形整形回路4c,4dにそれぞれ接続
されている。この第2の波形整形回路4dのA,B相の
出力線は、メイン送信部における4てい倍パルスとアッ
プダウン信号にそれぞれ変換する4てい倍パルス+方向
検出回路40に接続されており、この4てい倍パルス+
方向検出回路40の出力線及びクリヤ、サンプリングの
指示信号を送出するメイン通信制御部50の出力線は、
AB相の位相の進み遅れに対応してアップまたはダウン
をカウントする6ビットのアップダウンカウンタ5に接
続されている。このアップダウンカウンタ5の出力線
は、メイン(後段)パラレル・シリアル変換器6に接続
されており、他の相(Z,U,V,W相)の出力線は第
1の波形整形回路4cを介して直接上記メインパラレル
・シリアル変換器6にそれぞれ接続されている。
サブ送信部における24ビットのアブソリュートカウン
タ43にも接続されており、このアブソリュートカウン
タ43とバックアップ電源を含む電源電圧が低下した時
に異常を知らしめる全電源電圧低下検出器70とモータ
温度が異常に上昇したことを知らしめる温度異常検出器
71のそれぞれの出力線と、サブ通信制御部74の上記
データを選択するための信号線は26ビットラッチ72
にそれぞれ接続されている。サブ通信制御部74のイン
クリメント信号線は2ビットのフレーム番号を発生する
フレーム番号発生部73に接続されており、このフレー
ム番号発生部73と26ビットラッチ72とサブ通信制
御部74とエラー検出用の第2のCRCビット付加器5
2の出力線及びメイン通信制御部50のアブソリュート
シリアル信号入力用クロック線は、サブ(前段)パラレ
ル・シリアル変換器130にそれぞれ接続されている。
この前段側のサブパラレル・シリアル変換器130の出
力線は、上記後段側のメインパラレル・シリアル変換器
6に接続されており、この後段側のメインパラレル・シ
リアル変換器6には、エラー検出用の第1のCRCビッ
ト付加器51の出力線も接続されている。そして、後段
側のメインパラレル・シリアル変換器6からのシリアル
信号線7は、ラインドライバ8に接続されている。
反転BUS線11は、図3に示されるように、制御装置
16内のラインレシーバ14にそれぞれ接続されてい
る。信号処理回路17及び制御装置16にはグランド電
源19,42がそれぞれ設けられており、これらグラン
ド電源19,42同士はグランド電源線13によりそれ
ぞれ接続されている。制御装置16には、商用電源76
に接続され5V程度の直流電源を形成する5V定電圧回
路77及び停電時のバックアップを行うための電池から
なるバックアップ電源80がそれぞれ設けられており、
5V定電圧回路77からの5V電源線81は信号処理回
路17内の5V電源端子18aに、バックアップ電源8
0からのバックアップ電源線82はバックアップ電源端
子18bにそれぞれ接続されている。5V電源線81、
バックアップ電源線82、グランド電源線13は、上記
BUS線10及び反転BUS線11と共にエンコーダケ
ーブル9内に束ねられており、このエンコーダケーブル
9は図示されない支持部材により適宜支持されている。
れない電源)には信号処理回路17内の全ての回路が接
続されており(バックアップ電源系統へはダイオードを
経由して接続されており)、バックアップ電源端子18
b(バックアップされる電源)にはMRセンサ4b、第
2の波形整形回路4d、アブソリュートカウンタ43、
全電源電圧低下検出器70等が接続されている。図2に
おいては、各回路の上に示された黒塗り三角印によりバ
ックアップ電源端子18bが各回路に接続されているこ
とを示している。なお、図が煩雑となるのを避けるため
に、5V電源端子18a,18bから各回路に接続され
る電源線は省略されている。
力線は、図3に示されるように、メイン受信部における
シリアル信号線30を介してメイン(前段)シリアル・
パラレル変換器15に接続されており、この前段側のメ
インシリアル・パラレル変換器15から上記Z,U,
V,W相の位置データとA,B相のカウンタ値及びエラ
ー検出用のCRCビット並びにアブソリュートシリアル
信号をパラレルに出力できるようになっている。この前
段側のメインシリアル・パラレル変換器15のカウンタ
値の出力線は、正の値か負の値かを判別し、負の値の場
合には正の値に変更する絶対値回路45に、Z,U,
V,W相の位置データ及びカウンタ値及びアブソリュー
トシリアル信号並びにCRCビットの全出力線は、エラ
ー検出を行う第1のエラー検出器48にそれぞれ接続さ
れており、この第1のエラー検出器48のホールド指示
を行う出力線は絶対値回路45及びラッチ49にそれぞ
れ接続されている。
回エラーアラームとして出力され、また、3回連続検出
回路83にも接続されている。3回連続検出回路83の
出力は外部へ3回連続エラーアラームとして出力されて
いる。伝送路の品質のよい場合は、1回エラーアラーム
出力は図示されていないモータ通電停止回路へ接続され
ている。逆に、伝送路の品質の良くない場合は、3回連
続アラームかモータ通電停止回路に接続されている。
の1フレームのシリアル信号に対応したリセット信号の
出力線は、10MHzの基本クロックを入力とし、(2
n −1)個のパルスを発生させる1/12分周器43に
接続されており、この1/12分周器43の出力線は、
5種類の粗密の異なるパルス列をそれぞれ発生する1/
2n 分周器44に接続されている。この1/2n 分周器
44の出力線及び上記絶対値回路45の出力線は、絶対
値に応じてパルスを選択するパルス発生器46に接続さ
れており、このパルス発生器46の出力線は、カウンタ
値b5 の値(詳しくは後述)に従ってアップダウンの切
り換えを行い、A相、B相の矩形波の再生を行うA,B
相発生回路47に接続されている。
換器15からのアブソリュートシリアル信号線はサブ
(後段)シリアル・パラレル変換器131に接続されて
おり、この後段側のサブシリアル・パラレル変換器13
1には、上記10MHzの基本クロックを38分の1に
分周する1/38分周器84の出力線が接続されてい
る。
31のアブソリュートカウンタ値及びフレーム番号及び
全電源電圧低下エラーデータ及び温度異常エラーデータ
並びにCRCビットの全出力線は、エラー検出を行う第
2のエラー検出器87に接続されており、第2のエラー
検出器87の出力は外部へ1回エラーアラームとして出
力され、伝送路の品質のよい場合は、1回エラーアラー
ム出力は図示されていないモータ通電停止回路へ接続さ
れている。
31の2ビットのフレーム番号を出力する出力線はフレ
ーム番号判別器85に、8ビットのアブソリュートカウ
ンタデータを含む全データを出力する出力線はデマルチ
プレクサ86にそれぞれ接続されており、フレーム番号
判別器85からのフレーム選択信号線はデマルチプレク
サ86に接続されている。デマルチプレクサ86には8
ビットのフレームラッチ88〜91がそれぞれ接続され
ており、第0フレームラッチ88からは全電源電圧が低
下したか否かの情報とモータ温度が異常に上昇したか否
かの情報が、第1フレームラッチ89からはアブソリュ
ートカウンタの上位8ビット(ad23’〜ad1
6’)が、第2フレームラッチ90からはアブソリュー
トカウンタの中位8ビット(ad15’〜ad8’)
が、第3フレームラッチ91からはアブソリュートカウ
ンタの下位8ビット(ad7’〜ad0’)がそれぞれ
得られるようになっている。
・シリアル変換器6とサブ(前段)パラレル・シリアル
変換器130、第1のCRCビット付加器51と第2の
CRCビット付加器52、メイン通信制御部50とサブ
通信制御部74はそれぞれ同一の回路より構成されてお
り、また受信側のメイン(前段)シリアル・パラレル変
換器15とサブ(後段)パラレル・シリアル変換器13
1、第1のエラー検出器48と第2のエラー検出器87
もそれぞれ同一の回路より構成されている(理由につい
ては後述)。
以下説明する。モータ1を稼働すべく、制御装置16か
らモータケーブル31を介して駆動電力がモータ1に供
給されると、主軸1aが回転を始め、磁極検出用マグネ
ット2及び磁気記録媒体3により磁界が変化する。この
磁界の変化は、ホール素子4aにおいてはU,V,W相
の駆動用位置データとしてそれぞれ検出される。また、
MRセンサ4bにおいてはZ,A,B相の位置データと
してそれぞれ検出され、A,B相は正弦波として検出さ
れる。これらデータ信号Vu,Vv,Vw,Vz,V
a,Vb(図2参照)は、第1、第2の波形整形回路4
c,4dに入力されて矩形波に波形整形される。これら
矩形波に整形されたA,B相の信号を示したのが、図4
の(b),(c)である。これら矩形波に整形された信
号(インクリメンタル信号)A,Bは、メイン送信部に
おける4てい倍パルス+方向検出回路40において4て
い倍パルス並びにアップダウン信号に変換され、これら
4てい倍パルス並びにアップダウン信号は6ビットのア
ップダウンカウンタ5に入力され、アップダウンカウン
タ5においてアップまたはダウンがカウントされる。
て、以下説明する。モータ1を稼働すべく、制御装置1
6からモータケーブル31を介して駆動電力がモータ1
に供給されると、主軸1aが回転を始め、磁極検出用マ
グネット2及び磁気記録媒体3により磁界が変化する。
この磁界の変化は、ホール素子4aにおいてはU,V,
W相の駆動用位置データとしてそれぞれ検出される。ま
た、MRセンサ4bにおいてはZ,A,B相の位置デー
タとしてそれぞれ検出され、A,B相は正弦波として検
出される。これらデータ信号Vu,Vv,Vw,Vz,
Va,Vb(図2参照)は、第1、第2の波形整形回路
4c,4dに入力されて矩形波に波形整形される。これ
ら矩形波に整形されたA,B相の信号を示したのが、図
4の(b),(c)である。これら矩形波に整形された
信号(インクリメンタル信号)A,Bは、4てい倍パル
ス+方向検出回路40において4てい倍パルス並びにア
ップダウン信号に変換され、これら4てい倍パルス並び
にアップダウン信号は6ビットのアップダウンカウンタ
5に入力され、アップダウンカウンタ5においてアップ
カウントまたはダウンカウントされる。
路40及びアップダウンカウンタ5の動作の一例を示し
たのが図6である。同図に示されるように、4てい倍パ
ルス(a)は信号A,Bのエッジ(信号の切り換わり部
分)に従って発生し、アップダウン信号(b)は信号
A,Bの位相の進み遅れに従って、B相が進んでいる場
合にはアップを、A相が進んでいる場合にはダウンを指
示するようになっており、アップダウンカウンタのカウ
ンタ値(c)は、これら4てい倍パルス(a)及びアッ
プダウン信号(b)に従って、階段状のカウントがなさ
れるようになっている。
ウンカウンタ5は、メイン通信制御部50からの図4
(e)に示されるサンプリング信号に従って、一定時間
毎にカウンタ値のサンプリングを行うようになってお
り、このサンプリングされたカウンタ値をメインパラレ
ル・シリアル変換器6にロードすると、メイン通信制御
部50からの図4(f)に示されるクリヤ信号に従って
カウンタ値をクリヤするようになっている。ここで、本
実施例においては、信号A,Bの位相の進み具合はB相
が常に進んでいるので、アップダウンカウンタ5のカウ
ンタ値は、図4の(d)に示されるようになる。
号b0 〜b5 としてメインパラレル・シリアル変換器6
に入力され、一方、上記矩形波に整形された位置データ
信号U,V,W,Zは、直接このメインパラレル・シリ
アル変換器6にそれぞれ入力される。なお、カウンタ値
のb5 をMSB、b0 をLSBとしており、B相の位相
が進んでいる場合にはb5 =0、A相の位相が進んでい
る場合にはb5 =1となるように設定している。また、
図4の(b),(c)における丸印で囲まれた数字は、
図4の(d)におけるそれらに対応している。つまり
(b),(c)のAB相の変化点がカウンタ値の変化に
対応していることを示している。また、(d)の丸印で
囲まれていない数字はカウンタ値を示している。
ビットとした理由を説明する。メインパラレル・シリア
ル変換器6から出力するシリアル信号の伝送速度を、例
えば500kbps、またシリアル信号のフォーマット
を図4(a)とすると1フレームのサンプリングに当た
り38μsかかることになる。AB相が主軸1aの1回
転当たり2048パルス出力され、主軸が最高5000
rpmで回転すると仮定すると、4てい倍パルスの周波
数は 5000rpm÷60秒×2048パルス×4てい倍=
682.7kHz となる。サンプリング周期は上述の如く38μsである
から、この間に 682.7kHz×38μs=25.9パルス/周期 のパルスが入ることになる。ここで、25.9<31=
25 −1であるから、カウント方向を考慮してアップダ
ウンカウンタ5のカウンタ値は6ビットで充分となる。
号はアブソリュートカウンタ43にも入力されており、
このアブソリュートカウンタ43からのカウント値は2
4ビットの信号ad0〜ad23として出力され、この
24ビットの信号ad0〜ad23及び全電源電圧低下
検出器70、温度異常検出器71からのそれぞれ1ビッ
トのエラー信号は26ビットラッチ72に入力され、サ
ブ通信制御部74からのデータ選択信号に従って26ビ
ットのラッチがなされ、8ビット毎のサブパラレル・シ
リアル変換器へのデータの送出が行われる。ここで、全
電源電圧低下検出器70においては、5V電源電圧及び
バックアップ電源電圧が所定電圧より低下した際に異常
信号として0が送出され、温度異常検出器71において
は、モータの巻線温度あるいはエンコーダ室内温度が所
定値に達したら異常信号として0が送出されるようにな
っている。
ットのデータはサブパラレル・シリアル変換器130に
入力され、さらに2ビットのフレーム番号も入力され、
このサブパラレル・シリアル変換器130からは図7
(a)〜(d)に示されるようなフォーマットのシリア
ル信号adが送出される。このシリアル信号は、(a)
〜(d)に示される4つフレームで1回分のデータとな
っている。なお、符号としてはマンチェスタ符号が使用
されており、このマンチェスタ符号は、図9(a)に示
されるように、例えば0の時ビットの真ん中で立ち上が
り、1の時立ち下がるようになっている(以降このフォ
ーマットをフォーマットBと記し、このフォーマットB
についての詳細は後述する)。
及び上記6ビットのアップダウンカウンタ値及び位置デ
ータ信号U,V,W,Zは共に、メインパラレル・シリ
アル変換器6に入力され、このメインパラレル・シリア
ル変換器6からは図4(a)に示されるようなフォーマ
ットのシリアル信号が送出される(以降このフォーマッ
トをフォーマットAと記す)。
速度を500kbpsとしており、1フレーム当たりの
伝送時間を38μsとしている。符号20は各種データ
送信前の3ビットの休みスペースを、21はスペース2
0に続き送信開始を知らしめる1ビットの0のスタート
ビットを、22はスタートビット21に続きアップダウ
ンカウンタ5から伝送される6ビットのアップダウンカ
ウンタ値を、23はカウンタ値22に続き波形整形回路
4cから伝送されるU,V,W,Zの各1ビットの位置
データ信号を、24はU,V,W,Zの位置データ信号
23に続きサブパラレル・シリアル変換器130から伝
送されるアブソリュートカウンタ値24ビット、異常信
号2ビットのアブソリュートシリアル信号のうちの1ビ
ットのadを、25は一連のデータを検査する4ビット
のCRCビットをそれぞれ示している。ここで、このC
RCビット25は、エラー検出用の第1のCRCビット
付加器51からの信号によりデータ信号に付加されるよ
うになっており、休みスペース20,スタートビット2
1,アップダウンカウンタ値22,位置データ信号2
3,アブソリュートシリアル信号のうちの1ビットad
24,CRCビット25からなる19ビットにより1フ
レームが構成されている。従って、1ビット当たりの伝
送時間は38μs÷19ビット=2μsとなっている。
符号としては、サブパラレル・シリアル変換器130の
場合と同様にマンチェスタ符号が使用されており、この
マンチェスタ符号は、上述の如く、0の時ビットの真ん
中で立ち上がり、1の時立ち下がるようになっている。
素子4a及びMRセンサ4bからの検出信号に従って、
伝送データを更新しながら繰り返しラインドライバ8、
エンコーダケーブル9を介して制御装置16に伝送され
る。この信号は、上述の如く、メイン通信制御部50か
らのサンプリング信号、クリヤ信号に従って一定時間毎
にサンプリングされた信号である。
9を介して制御装置16内のラインレシーバ14に受信
される。このシリアル信号は、メインシリアル・パラレ
ル変換器15においてパラレル信号に変換され、CRC
ビット25を確認した時点、すなわち図5の(g)に示
されるタイミングでデータが発生する。
置データU’,V’,W’,Z’はそのまま後続の処理
に回され、一方6ビットのカウンタ値は絶対値回路45
に入力され、絶対値回路45において、b5 の値に基づ
いて正の値か負の値かが判別される。ここで、b5 =0
の場合に正の値、b5 =1の場合に負の値と判別するよ
うになっており、b5 =1の場合には、100000
(2)−b4 b3 b2b1 b0 (2)の計算をして出力
する。この出力は5ビットとなり、b4 ’b3’b2 ’
b1 ’b0 ’と符号化される。なお、括弧内の数字は進
数を表しており、(2)は2進法の数であることを示し
ている。
る。上述のカウンタの必要ビット数の計算によれば、後
段のパルス発生器46において38μs間に最高26個
のパルスを発生すれば良いが、本実施例においてはA,
B相の信号のジッタを少なくするために、38μs間に
31パルスを発生し得るクロックが必要となる(詳しく
は後述)。すなわち、 31パルス÷38μs=815.8kHz のクロックが必要となる。これは基本クロックを10M
Hzとすると、 10MHz÷815.8kHz=12.3分周 すれば良い。従って、本実施例においては、1/12分
周器43を用いている。
出力、すなわち10/12MHzクロックの31パルス
が38μsにぴたりと一致しないので、メインシリアル
・パラレル変換器15から1フレームのシリアル信号に
対応したリセット信号を受信して帳じり合わせを行って
いる。このリセット信号を示したのが図5の(h)であ
り、図5の(i)に示される10/12MHzクロック
の31パルス目を発生させた後、1/12分周器43を
リセット、停止させ、図5の(g)のデータ確定のタイ
ミングで1/12分周器43のリセットを解除するよう
にしている。従って1パルスは1.2μs毎に発生し、
31パルス目と次の1パルス目との間のインターバルは
2.0μsとなっている。
器44に入力され、この1/2n 分周器44において5
種類の粗密の異なるパルス列に分けられる。この1/2
n 分周器44及び後述のパルス発生器46の考え方につ
いては、『ディジタル回路−基礎と応用−』(昭和57
年10月15日発行,著者:河原田 弘,発行社:株式
会社 昭晃堂)第154頁から第157頁に記載されて
おり、このMIT方式のパルス分配原理に従って、10
/12MHzクロックは図5(j)〜(n)に示される
クロックに分配される。CLK16は奇数番目のパルス
を、CLK8は4で割って余りが2のパルスを、CLK
4は8で割って余りが4のパルスを、CLK2は16で
割って余りが8のパルスを、CLK1は32で割って余
りが16のパルスをそれぞれ有している。これらCLK
16、CLK8、CLK4、CLK2、CLK1及び上
記絶対値回路45からの出力信号b4 ’b3 ’b2 ’b
1 ’b0 ’はパルス発生器46にそれぞれ入力される。
AND回路46aとOR回路46bより構成されてお
り、b4 ’b3 ’b2 ’b1 ’b0 ’の信号に従ってC
LK16、CLK8、CLK4、CLK2、CLK1を
選択し、論理和を出力するようになっている。従って、
b4 ’b3 ’b2 ’b1 ’b0 ’が図5の(o)の中央
に示されるような01101(2)の場合には、CLK
8、CLK4、CLK1が選択され、すなわち10/1
2MHzクロックの2,4,6,10,12,14,1
6,18,20,22,26,28,30番目のパルス
が選択され、加算され、図5の(p)に示されるパルス
が出力される。このパルスは図5の(p)より明らかな
ように、ほぼ均等になっており、ジッタが少なくなるよ
うになっている。従って、後述のAB相発生回路47の
出力A’B’もジッタが少なくなっている。
B相発生回路47に入力され、このAB相発生回路47
においてインクリメンタル信号A’,B’の再生が行わ
れる。このAB相発生回路47は、上記伝送されてきた
6ビットのカウンタ値のb5の値に応じて、パルス発生
器46からの出力をアップまたはダウン入力に切り換え
るようになっており、b5 =0の時にアップに、b5 =
1の時にダウンに切り換えるよう設定されている。そし
てA,B2相の矩形波は、パルス発生器46からの出力
に1パルス加算するとB相の位相が進むというように、
発生するようになっており、アップ入力の時にはB相の
位相を進ませ、ダウン入力の時にはA相を進ませるよう
になっている。このAB相発生回路47からの出力信号
を示したのが図5の(q),(r)であり、この図から
も明らかなようにB相の位相が進んでいることが判る。
なお、図4の(b),(c)におけるエッジ符号,
・・・は、図5の(q),(r)におけるエッジ符号
,・・・に対応しており、タイムラグが発生してい
る。これはシリアル伝送遅れやデータ確定待ちに起因す
るものであるが、その時間差は64μsであり、A,B
相の伝送遅れとしては特に問題とならないレベルであ
る。しかも伝送速度を500kbpsから1Mbpsに
上げれば、さらにこの伝送遅れを小さくすることができ
る。
ては、伝送されてくるCRCビット25からエラーを検
出することが可能となっており、エラーが検出された場
合には、一回エラーアラームを出力し、また絶対値回路
45とラッチ49にホールド信号を送出し、1回前に受
信したブロックのデータb5 〜b0 ,U,V,W,Z,
adを再度使用するようにしている。データb5 〜b0
は再度使用されても等速回転していることと等価なので
モータの回転としては全く問題とならず、データU,
V,W,Zに関しては周波数が低いので問題とならな
い。また、adについては、第2のエラー検出器87に
てCRCビットによるエラー検出或はマンチェスタ符号
でないことによるエラー検出等により誤りが検出され
る。また、3回連続してエラーが発生した場合は3回連
続検出回路83から3回連続エラーアラームが出力され
る。
アラームが発生した場合には、ここでモータを停止し、
使用者に知らしめるようになっている。また、1回エラ
ーアラームは無視して、3回連続エラーアラームでモー
タを停止し、使用者に知らせるようにすれば、1回前に
受信したブロックのデータb5 〜b0 を使用するように
しているので、ノイズによる頻繁なモータ停止及び誤動
作が回避されるようになっている。しかしながら、3回
続けてエラーが発生した場合には、通信路の品質レベル
が低下した等の真のエラーだと判定し、3回連続エラー
アラームを発生し知らしめるようになっている。なお、
図3において再生される信号はA’,B’,U’,
V’,W’,Z’,ad’というように ’が付してあ
るが、これは信号A,B,U,V,W,Z,adに対し
て伝送遅れがあるために区別する意味で付してある。
如く、シリアル信号にされフォーマットAに搭載されて
伝送され、このシリアル信号の再生がなされるわけであ
るが、本実施例においては、送信側のメイン(後段)パ
ラレル・シリアル変換器6とサブ(前段)パラレル・シ
リアル変換器130、第1のCRCビット付加器51と
第2のCRCビット付加器52、メイン通信制御部50
とサブ通信制御部74、受信側のメイン(前段)シリア
ル・パラレル変換器15とサブ(後段)パラレル・シリ
アル変換器131、第1のエラー検出器48と第2のエ
ラー検出器87をそれぞれ同一の回路にすべく、フォー
マットAとフォーマットBとメインシリアル・パラレル
変換器15からのフォーマット(以降フォーマットB’
と記す)とを全て同一にしている。
フォーマットBについて説明する。このフォーマットB
は、上述のように、(a)〜(d)に示される4つフレ
ームで1回分のデータとなっている。これは、フォーマ
ットAのデータ部(アップダウンカウンタ値22、U,
V,W,Zの位置データ信号23、アブソリュートシリ
アル信号の1ビットad24)が11ビットしかないた
めに24ビットのアブソリュートデータと2ビットの異
常信号を1フレームで全部送ることができないからであ
る。図7(a)に示される第0フレームを説明すると、
符号92はデータ送信前の3ビットの休みスペースを示
しており、この休みスペース92はそれぞれハイレベル
となっている。符号93はスペース92に続き送信開始
を知らしめる1ビットの0のスタートビットを、94は
スタートビット93に続く1ビットの空きスペースを、
95は空きスペース94に続き何番目のフレームかを知
らしめるフレーム番号発生部73より入力される2ビッ
トのフレーム番号ビットを、96はフレーム番号ビット
95に続く6ビットの空きスペースを、97は空きスペ
ース96に続き温度異常検出器71より入力される1ビ
ットの温度異常ビットを、98は温度異常ビット97に
続き全電源電圧低下検出器70より入力される1ビット
の全電源電圧異常ビットを、99は全電源電圧異常ビッ
ト98に続き一連のデータを検査する(エラーチェック
を行うための)4ビットのCRCビットをそれぞれ示し
ており、CRCビット99は第2のCRCビット付加器
52からの信号によりデータ信号に付加される。
れている。フォーマットBはマンチェスタ符号を用いて
いるために、2つのレベルで1つの信号とする必要があ
り、従って1ビット当たりの伝送時間は、 38μs(フォーマットAの伝送時間)×2倍=76μ
s 伝送速度は、 500kbps(フォーマットAの伝送速度)÷[19
(フォーマットAの1フレームのビット数)×2倍]=
500/38kbps 1フレームの伝送時間は、76μs×19ビット=1.
444msとなっている。因に、マンチェスタ符号を用
いていない場合には、上記各式の×2倍がなくなり、例
えばフォーマットBの伝送速度は500/19kbps
となるというのはいうまでもない。
ットAと同一となっている、すなわち休み92のビット
数が3ビットでそれぞれハイレベル、スタートビット9
3のビット数が1ビットで“0”、データビット94〜
98のビット数が11ビット、CRCビット99のビッ
ト数が4ビット、CRCビット99を作成するためのル
ール(生成多項式)、マンチェスタ符号の約束事(例え
ば0の時ビットの真ん中で立ち上がり、1の時立ち下が
る)等全てが同一となっている。
る第1フレームにおいては、図7(b)に示されるよう
に、空きスペース96及び温度異常ビット97、全電源
電圧異常ビット98よりなる8ビットに代えて、アブソ
リュートカウンタの上位8ビットad 23 ’〜a
d 16 ’が、第1フレームに続いて出力される第2フレ
ームにおいては、図7(c)に示されるように、アブソ
リュートカウンタの中位8ビットad 15 ’〜ad 8 ’
が、第2フレームに続いて出力される第3フレームにお
いては、図7(d)に示されるように、アブソリュート
カウンタの下位8ビットad 7 ’〜ad 0 ’の情報がそ
れぞれ載せられるようになっており、以降図7(a)〜
(d)に示される第0フレーム〜第3フレームが繰り返
し送出されるようになっている。このように、第1フレ
ーム〜第3フレームも第0フレームと同様にフォーマッ
トAと同じとなっており、これら4フレームで1回分の
データとなっている。なお、第1フレーム〜第3フレー
ムにおいては、フレーム番号ビット95の内容がそれぞ
れフレーム番号を知らしめるべく図示の如く変えられて
いる。
ブソリュートシリアル信号の送出タイミングについて説
明する。該アブソリュートシリアル信号は、メイン通信
制御部50から入力され、図8(c),(g),(k)
に示されるアブソリュートシリアル信号入力用クロック
(基本クロック500kHzの1/19)の図中のZの
タイミングで次に送るデータが確定される。メインパラ
レル・シリアル変換器6はメイン通信制御部50より、
図8(b),(f),(j)に示される入力サンプリン
グ信号を受けており、このタイミングで上記確定された
図8(d),(h),(l)に示されるアブソリュート
シリアル信号を取り込んで図8(a),(e),(i)
に示されるadシリアルビットに搭載し、受信側に伝送
するようになっている。
おいては、図9(b),(d),(f)に示されるCR
Cビット25を受信した後、エラーなしの場合に受信デ
ータを確定し、フォーマットAの休0のタイミングでデ
ータを変化させ、図9(c),(e),(g)に示され
るようなアブソリュートシリアル信号をサブパラレル・
シリアル変換器131に送出する。このアブソリュート
シリアル信号のフォーマットB’はadシリアルビット
からマンチェスタ符号を再生するために2つのレベルが
必要であり、従って送信側のサブパラレル・シリアル変
換器130と同様に、1ビット当たりの伝送時間は38
μs(フォーマットAの伝送時間)×2倍=76μs、
伝送速度は500kbps(フォーマットAの伝送速
度)÷[19(フォーマットAの1フレームのビット
数)×2倍]=500/38kbpsとなる。マンチェ
スタ符号を用いていない場合には、フォーマットB’の
伝送速度は500/19kbpsとなるというのはいう
までもない。
ら出力されたフォーマットB’は、上述の如く、図7に
示したフォーマットBと同じ(勿論フォーマットAとも
同じ)であり、その一部を示したのが図9(c),
(e),(g)である。これは勿論送信側と同じであ
り、先頭から38μs毎に1,1,1,1,1,1が6
回続いて出力され、76μsを1ビットとして休みが3
回として再生される(1,1で休み1回とする)。次の
0,1はスタートビットの0(立上り)を、更にその次
の0,1,0,1はデータが0,0と続いていることを
示している。なお、紙面の都合上、この後に続く9ビッ
トのデータ及びCRCビットは省略されている。このよ
うに、重畳されているアブソリニートシリアル信号は、
伝送速度を500kbps、1フレームの伝送時間を3
8μsとしたフォーマットAに対し、伝送速度500/
38kbpsのマンチェスタ符号になっている。
対応すべく、この実施例においては、10MHzの基本
クロックを1/38する1/38分周器84を設けてお
り、この出力をサブシリアル・パラレル変換器131に
入力するようにしている。因に、アブソリュートデータ
はフォーマットB’が4個で1回分のデータとなるの
で、所要時間は、 19ビット×76μs×4回=5.776ms となるが、このアブソリュートカウンタ値は現在位置を
確認するものであり、フィードバック制御には使用しな
いので、問題はない。
からの出力はデマクチプレクサ86に入力され、フレー
ム番号判別器85から出力されるフレーム番号に従って
第0〜第3フレームラッチ88〜91にそれぞれラッチ
され、第0フレームラッチ88からは、全電源電圧が低
下したか否かの情報及びモータ温度が異常に上昇したか
否かの情報が、第1フレームラッチ89からはアブソリ
ュートカウンタの上位8ビット(ad23’〜ad16’)
が、第2フレームラッチ90からはアブソリュートカウ
ンタの中位8ビット(ad15’〜ad8 ’)が、第3フ
レームラッチ91からはアブソリュートカウンタの下位
8ビット(ad7 ’〜ad0 ’)がそれぞれ送出される
ことになる。
ては、伝送されてくるCRCビット99(図7参照)か
らエラーを検出することが可能となっており、エラーが
検出された場合には、一回エラーアラームを出力して使
用者に知らしめるようになっている。
マットA(メイン(後段)パラレル・シリアル変換器6
からのフォーマット)と、フォーマットB(サブ(前
段)パラレル・シリアル変換器130からのフォーマッ
ト)と、フォーマットB’(メイン(前段)シリアル・
パラレル変換器15からのフォーマット)とを全て同一
にしているので、送信側のメイン(後段)パラレル・シ
リアル変換器6とサブ(前段)パラレル・シリアル変換
器130、第1のCRCビット付加器51と第2のCR
Cビット付加器52、メイン通信制御部50とサブ通信
制御部74、受信側のメイン(前段)シリアル・パラレ
ル変換器15とサブ(後段)パラレル・シリアル変換器
131、第1のエラー検出器48と第2のエラー検出器
87をそれぞれ同一の回路とすることができるようにな
っており、設計、部品、管理等のコスト低減を図ること
が可能となっている。但し、フォーマットB及びB’の
伝送速度はフォーマットAの伝送速度に対して1/38
となっているので、サブパラレル・シリアル変換器13
0及びサブシリアル・パラレル変換器131のクロック
入力を1/38とする必要がある。
シリアル信号の伝送方法を適用した信号伝送装置の要部
の構成図である。この第2の実施例では、送信側におい
ては、メインパラレル・シリアル変換器100の入力端
子にサブパラレル・シリアル変換器101,102の出
力端子をそれぞれ接続し、該サブパラレル・シリアル変
換器101の入力端子にさらにサブパラレル・シリアル
変換器103の出力端子を接続し、受信側においては、
メインシリアル・パラレル変換器104の出力端子にサ
ブシリアル・パラレル変換器105,106の入力端子
をそれぞれ接続し、該サブシリアル・パラレル変換器1
05の出力端子にさらにサブシリアル・パラレル変換器
107の入力端子を接続している。
100〜103は11入力、1出力、また全てのシリア
ル・パラレル変換器104〜107は1入力、11出力
というように共通化されたICとなっており、個々の変
換器100〜107には切り換え入力が設けられ、パラ
レル・シリアル変換器100〜103においては送信伝
送速度が、またシリアル・パラレル変換器104〜10
7においては受信伝送速度がそれぞれ切り換えられるよ
うになっている。
101と103との間のフォーマットをフォーマット
D、サブパラレル・シリアル変換器102とメインパラ
レル・シリアル変換器100との間のフォーマットをフ
ォーマットC、サブパラレル・シリアル変換器101と
メインパラレル・シリアル変換器100との間のフォー
マットをフォーマットB、メインパラレル・シリアル変
換器100とメインシリアル・パラレル変換器104と
の間のフォーマットをフォーマットA、メインシリアル
・パラレル変換器104とサブシリアル・パラレル変換
器105との間のフォーマットをフォーマットB’、メ
インシリアル・パラレル変換器104とサブシリアル・
パラレル変換器106との間のフォーマットをフォーマ
ットC’、サブシリアル・パラレル変換器105とサブ
シリアル・パラレル変換器107との間のフォーマット
をフォーマットD’とすると、全てのフォーマットA,
B,B’,C,C’D,D’は、第1の実施例と同様
に、休みのビット数が3ビットでそれぞれハイレベル、
スタートビットのビット数が1ビットで“0”、データ
ビットのビット数が11ビット、CRCビットのビット
数が4ビット、CRCビットを作成するためのルール
(生成多項式)、マンチェスタ符号の約束事(例えば0
の時ビットの真ん中で立ち上がり、1の時立ち下がる)
等全てが同一となっている。
を介す毎に、図11に示されるように、1/38(1フ
レームのビット数×2)倍となっていくので、各変換器
には伝送速度を変え得るように、上述の伝送速度の切り
換え入力が設けられている。
な効果を得ることができるというのはいうまでもなく、
さらにパラレル・シリアル変換器100〜103、シリ
アル・パラレル変換器104〜107を伝送速度切り換
え可能な個々のICとしたので、変換器同士を別体で搭
載できるようになり、従ってサブ変換器を不要なユーザ
ー、例えば図3の側でアブソリュートデータを不要なユ
ーザーにとっては該サブ変換器を搭載しなければ良く、
余分なコストを費やすことがないようになっている。ま
た、切換入力付きパラレル・シリアル変換器IC及び切
換入力付きシリアル・パラレル変換器ICをそれぞれ1
種類設計すれば、ICの組合せにより自由に多重データ
伝送システムを構築できる。なお、サブ変換器をさらに
直列に接続したり、3つ股、4つ股等に接続することも
勿論可能である。
示すものであり、図12は第1の実施例で示したメイン
パラレル・シリアル変換器6からメインシリアル・パラ
レル変換器15に伝送されるフォーマットA0 と、メイ
ンシリアル・パラレル変換器15からサブシリアル・パ
ラレル変換器131に伝送されるフォーマットB0 ’
(サブパラレル・シリアル変換器130からメインパラ
レル・シリアル変換器6に伝送されるフォーマットB0
はフォーマットB0 ’と同じ)との関係を示す図、図1
3は図12の時間軸を圧縮した図である。この第3の実
施例においては、フォーマットA0 とフォーマットB
0 ,B0 ’とは異なっており、フォーマットB0 ,B
0 ’とを調歩同期式の同一フォーマットとしている。
は、図12に示されるように、9ビットの休みスペース
110と、この休みスペース110に続く8ビットのス
タートビット111と、このスタートビット111に続
きアップダウンカウンタ5から伝送される6ビットのア
ップダウンカウンタ値112と、このアップダウンカウ
ンタ値112に続き波形整形回路4cから伝送される
U,V,W,Zの各1ビットの位置データ信号113
と、この位置データ信号113に続きサブパラレル・シ
リアル変換器130から伝送されるアブソリュートカウ
ンタ値及び異常信号のアブソリュートシリアル信号のう
ちの1ビットのad114と、このアブソリュートシリ
アル信号の1ビットad114に続き一連のデータを検
査する4ビットのCRCビットとから構成されている。
1フレーム当たり(32ビット)の伝送時間は約52.
08μs(正確には1/19200Hz)となってお
り、1ビット当たりの伝送時間は約1.6275μs
(1/[19200Hz×32ビット])となってい
る。
B0’の1フレームは、図13(b)に示されるよう
に、3ビットの休みスペース120と、この休みスペー
ス120に続く1ビットのローレベル(0)固定のスタ
ートビット121と、このスタートビット121に続く
7ビットのデータビット122と、このデータビット1
22に続く1ビットのパリティビット123と、このパ
リティビット123に続くハイレベル(1)固定のスト
ップビット124とから構成されており(第0キャラク
タ参照)、1フレーム当たり13ビットでその伝送時間
は約677μsとなっている。なお、本フォーマットの
各ビットはレベルで情報を表現しており、マンチェスタ
符号ではない。データビットはASCIIコードを使用
しており、計8個のASCIIコードで1つのアブソリ
ュートカウンタ値と2ビットの異常信号を送るようにな
っている。従って、第0キャラクタから第7キャラクタ
という名前を各データに与えており、各キャラクタの内
容を示すと表1のようになる。
ートを、第1キャラクタは図7(a)の第0フレームに
相当する2ビット分のエラー情報を、第2キャラクタは
アブソリュートカウンタ値のad23’〜ad20’
を、第3キャラクタはad19’〜ad16’を、第4
キャラクタはad15’〜ad12’を、第5キャラク
タはad11’〜ad8’を、第6キャラクタはa
d7’〜ad4’を、第7キャラクタはad3’〜ad
0’をそれぞれ表しており、1つのアブソリュートカウ
ンタの伝送、再生時間は約5.4ms(8キャラクタ×
13ビット/19200Hz)となっている。
(b)に示される調歩同期式のフォーマットを用いてサ
ブパラレル・シリアル変換器130からメインパラレル
・シリアル変換器6へアブソリュートシリアル信号を伝
送しており、しかもフォーマットA0の1フレームの伝
送速度をパソコンのRS232C通信で良く用いられる
通信速度の一つである19200bpsとしているの
で、サブシリアル・パラレル変換器131として、該伝
送速度に対応した一般に市販されているUARTのIC
若しくはUART付マイクロプロセッサ等の汎用ICを
用いることができるようになっている。
A0の伝送速度を19200bpsとしているが、パソ
コンのRS232C通信で良く用いられる通信速度とし
ては、他にも300、600、1200、4800、9
600等、300bps×n(nは有限の自然数)の伝
送速度が用いられており、これら伝送速度に対応したU
ARTのIC若しくはUART付マイクロプロセッサも
一般に市販されているので、フォーマットA0の伝送速
度を上記に代えることも可能である。因に、市販のUA
RTのICは25%位の周波数誤差があっても受信でき
るが、誤差が10%以上になると受信エラーを発生する
可能性があるので、誤差を10%以内とすることが望ま
しい。
は、フォーマットB0,B0’を調歩同期式の同一フォ
ーマットとし、しかもフォーマットA0の1フレームの
伝送時間を、1/[(300×n(nは有限の自然
数))×(0.9〜1.1)]秒とするようにしたの
で、現在市販されているUARTのIC若しくはUAR
T付マイクロプロセッサをサブシリアル・パラレル変換
器131として用いることができるようになっており、
設計、部品、管理等のコスト低減を図ることが可能とな
っている。なお、上記式中の“(0.9〜1.1)”は
±10%の許容誤差を考慮したものである。
換器130もメイン通信制御部50から19200Hz
(300×n)のクロックを受けているので、サブパラ
レル・シリアル変換器130として一般に市販されてい
るクロック同期式のシリアルコミュニケーションインタ
ーフェイスICを用いることができるようになってお
り、送信側においても同様にコスト低減を図ることが可
能となっている。なお、第3の実施例のようにした場合
には、図3に示される1/12分周器43を1/16分
周器に変更する必要がある。
施例に基づき具体的に説明したが、本発明は上記各実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変形可能であるというのはいうまでもなく、例
えば、第2の実施例で示した図11において、フォーマ
ットAを図13(a)に示されるフォーマットA0 に、
フォーマットC,C’を調歩同期式のフォーマットと
し、第2の実施例のフォーマットに混在させることも可
能である。この場合には、フォーマットAの1フレーム
当たりのビット数は32ビット、伝送速度は19200
Hz×32ビット=614.4kbpsとなり、フォー
マットB,B’はその伝送速度が614.4kbps/
(32ビット×2倍)のマンチェスタ符号、フォーマッ
トC,C’の伝送速度は19200bpsとなる。
ュートエンコーダのデータをサブ変換器により伝送、再
生する例が述べられているが、他のデータをサブ変換器
により伝送、再生する場合にも同様に適用可能である。
ル信号の伝送方法によれば、複数のパラレル・シリアル
変換回路及びシリアル・パラレル変換回路をそれぞれ直
列に接続してデータを伝送すると共に、伝送路上のシリ
アル信号のフォーマットと、伝送路に対し送信側におけ
る前段から後段へのパラレル・シリアル変換回路のフォ
ーマットと、伝送路に対して受信側における前段から後
段へのシリアル・パラレル変換回路のフォーマットとを
同一としたので、サブ変換器及びその周辺部とメイン変
換器及びその周辺部とを同一にすることができるように
なり、設計、部品、管理等のコスト低減を図ることが可
能となる。また、第2、第3発明の多重シリアル信号の
伝送方法によれば、パラレル・シリアル変換回路、シリ
アル・パラレル変換回路を伝送速度切り換え可能な個々
のICとしたので、変換器同士を別体で搭載できるよう
になり、従ってサブ変換器を不要なユーザーにとっては
該サブ変換器を搭載しなければ良く、余分なコストを費
やすことがない。また、第4、第5発明の多重シリアル
信号の伝送方法によれば、複数のパラレル・シリアル変
換回路及びシリアル・パラレル変換回路をそれぞれ直列
に接続してデータを伝送すると共に、伝送路に対し送信
側における前段から後段へのパラレル・シリアル変換回
路のフォーマットと、伝送路に対して受信側における前
段から後段へのシリアル・パラレル変換回路のフオーマ
ットとを調歩同期式の同一フォーマットとしたので、サ
ブ変換器として市販の汎用ICを用いることができるよ
うになり、設計、部品、管理等のコスト低減を図ること
が可能となる。
の伝送方法を適用した信号伝送装置の概略斜視図であ
る。
ミングチャートである。
ミングチャートである。
ンタの動作の一例を説明するためのタイミングチャート
である。
る。
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
号の伝送方法を適用した信号伝送装置の要部の構成図で
ある。
号の伝送方法を適用した信号伝送装置におけるフォーマ
ットA0 とB0 ’(B0 )との関係を表した図である。
回路 9 伝送路 15,104〜107,131 シリアル・パラレル変
換回路
Claims (5)
- 【請求項1】 送信側に設けられた前段及び後段のパラ
レル・シリアル変換回路の各々によりパラレル信号をシ
リアル信号に変換するとともに、前記前段のパラレル・
シリアル変換回路からのシリアル信号を後段のパラレル
・シリアル変換回路に入力し、 受信側に設けられた前段及び後段のシリアル・パラレル
変換回路の各々によりシリアル信号をパラレル信号に変
換するとともに、前記前段のシリアル・パラレル変換回
路からのパラレル信号を後段のシリアル・パラレル変換
回路に入力し、 前記送信側における後段のパラレル・シリアル変換回路
と前記受信側における前段のシリアル・パラレル変換回
路との間に接続した伝送路を介して多重シリアル信号を
伝送する方法であって、 前記前段及び後段のパラレル・シリアル変換回路、並び
に前段及び後段のシリアル・パラレル変換回路をそれぞ
れ直列に接続してデータを伝送すると共に、 前記伝送路上のシリアル信号のフォーマットと、前記伝
送路に対し送信側における前段のパラレル・シリアル変
換回路から後段のパラレル・シリアル変換器へのフォー
マットと、前記伝送路に対して受信側における前段のシ
リアル・パラレル変換回路から後段のシリアル・パラレ
ル変換回路へのフォーマットとを同一としたことを特徴
とする多重シリアル信号の伝送方法。 - 【請求項2】 パラレル・シリアル変換回路を送信伝送
速度が切り換え可能なICとし、これを複数個接続して
データの伝送を行うようにした請求項1記載の多重シリ
アル信号の伝送方法。 - 【請求項3】 シリアル・パラレル変換回路を受信伝送
速度が切り換え可能なICとし、これを複数個接続して
データの伝送を行うようにした請求項1記載の多重シリ
アル信号の伝送方法。 - 【請求項4】 送信側に設けられた前段及び後段のパラ
レル・シリアル変換回路の各々によりパラレル信号をシ
リアル信号に変換するとともに、前記前段のパラレル・
シリアル変換回路からのシリアル信号を後段のパラレル
・シリアル変換回路に入力し、 受信側に設けられた前段及び後段のシリアル・パラレル
変換回路の各々によりシリアル信号をパラレル信号に変
換するとともに、前記前段のシリアル・パラレル変換回
路からのパラレル信号を後段のシリアル・パラレル変換
回路に入力し、前記送信側における後段のパラレル・シ
リアル変換回路と前記受信側における前段のシリアル・
パラレル変換回路との間に接続した伝送路を介しで多重
シリアル信号を伝送する方法であって、 前記前段及び後段のパラレル・シリアル変換回路、並び
に前段及び後段のシリアル・パラレル変換回路をそれぞ
れ直列に接続してデータを伝送すると共に、 前記伝送路に対し送信側における前段のパラレル・シリ
アル変換回路から後段のへパラレル・シリアル変換器へ
のフォーマットと、前記伝送路に対して受信側における
前段のシリアル・パラレル変換回路から後段のシリアル
・パラレル変換回路へのフォーマットとを調歩同期式の
同一フォーマットとしたことを特徴とする多重シリアル
信号の伝送方法。 - 【請求項5】 伝送路上におけるシリアル信号のフォー
マットの1フレームの伝送時間を、1/[(300×n
(nは有限の自然数))×(0.9〜1.1)]秒とし
た請求項4記載の多重シリアル信号の伝送方法。
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