JP2810617B2 - 多重シリアル信号の伝送方法 - Google Patents

多重シリアル信号の伝送方法

Info

Publication number
JP2810617B2
JP2810617B2 JP5176021A JP17602193A JP2810617B2 JP 2810617 B2 JP2810617 B2 JP 2810617B2 JP 5176021 A JP5176021 A JP 5176021A JP 17602193 A JP17602193 A JP 17602193A JP 2810617 B2 JP2810617 B2 JP 2810617B2
Authority
JP
Japan
Prior art keywords
serial
parallel
signal
conversion circuit
transmission
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5176021A
Other languages
English (en)
Other versions
JPH0714091A (ja
Inventor
崇 片桐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nidec Sankyo Corp
Original Assignee
Nidec Sankyo Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nidec Sankyo Corp filed Critical Nidec Sankyo Corp
Priority to JP5176021A priority Critical patent/JP2810617B2/ja
Priority to DE4422056A priority patent/DE4422056A1/de
Publication of JPH0714091A publication Critical patent/JPH0714091A/ja
Priority to US08/606,680 priority patent/US5760707A/en
Application granted granted Critical
Publication of JP2810617B2 publication Critical patent/JP2810617B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02K—DYNAMO-ELECTRIC MACHINES
    • H02K29/00—Motors or generators having non-mechanical commutating devices, e.g. discharge tubes or semiconductor devices
    • H02K29/06—Motors or generators having non-mechanical commutating devices, e.g. discharge tubes or semiconductor devices with position sensing devices
    • H02K29/08—Motors or generators having non-mechanical commutating devices, e.g. discharge tubes or semiconductor devices with position sensing devices using magnetic effect devices, e.g. Hall-plates, magneto-resistors
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P6/00—Arrangements for controlling synchronous motors or other dynamo-electric motors using electronic commutation dependent on the rotor position; Electronic commutators therefor
    • H02P6/14—Electronic commutators
    • H02P6/16—Circuit arrangements for detecting position
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P6/00—Arrangements for controlling synchronous motors or other dynamo-electric motors using electronic commutation dependent on the rotor position; Electronic commutators therefor
    • H02P6/34—Modelling or simulation for control purposes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
    • H04L25/40—Transmitting circuits; Receiving circuits
    • H04L25/45—Transmitting circuits; Receiving circuits using electronic distributors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Arrangements For Transmission Of Measured Signals (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、多重シリアル信号の伝
送方法に関する。
【０００２】
【従来の技術】 従来、例えばブラシレスモータ等のモ
ータにおいては、モータ主軸の位置データの検出が行わ
れている。このデータの検出は、モータ主軸端部にＡ，
Ｂ，Ｚ相検出用の磁気記録媒体とＵ，Ｖ，Ｗ相検出用の
磁極検出用マグネットとを設け、磁気記録媒体から位置
データパルス信号を、磁極検出用マグネットから駆動用
位置データ信号をそれぞれ得ることにより行われてい
る。但し、Ａ，Ｂ相とは、回転方向に応じて位相進み遅
れが変化する主軸１回転当たりｎパルスの９０°位相パ
ルスを発生するパルス発生器の出力信号と、Ｚ相とはモ
ータ主軸１回転当たり１つのパルスを発生する原点パル
ス発生器の出力信号とそれぞれ定義する。また、Ｕ，
Ｖ，Ｗ相とは、モータの界磁マグネットの磁極位置に応
じたパルスを発生する磁極検出信号発生器の出力信号と
定義する。これらデータは、それぞれの伝送路を束ねた
ケーブルを介して制御装置に伝送され、これらデータに
基づいてフィードバック制御等の様々な処理がなされて
いる。
【０００３】しかしながら、上記データ信号を伝送する
装置においては、以下の問題点があった。すなわち、位
置検出器をモータ主軸の絶対位置を検出する所謂アブソ
リュートエンコーダとした場合には、Ａ相、Ｂ相、シリ
アル相（Ｚ，Ｕ，Ｖ，Ｗ相）及びアブソリュートカウン
タ値の４チャンネルの信号を伝送するので、伝送線数が
多く、それを束ねるケーブルも太くしなければならない
ので、高コストとなるという問題がある。しかも制御装
置が比較的遠くに配置されている場合には、伝送路を長
くしなければならないので、さらにその問題は大きくな
る。また、ケーブルが太くなると、そのケーブルが機械
本体内にも配線されている場合には、そのケーブルの占
有部分が大きく、また機械本体外においては、ケーブル
の振り回し等が制約され、さらに機械本体内外の何れに
おいてもケーブルを支持する支持部材を比較的剛性の高
い構造としなければならないので、設計の自由度が制限
されるという問題もある。
【０００４】そこで、本出願人は、先に出願した特願平
５−９６６２９号において、上記問題点を解決した。こ
の特願平５−９６６２９号の方法は、Ａ，Ｂ相より得た
一定時間内の回転体、すなわちモータの回転した回転量
及びＺ相並びにＵ，Ｖ，Ｗ相からなる位置データをメイ
ンパラレル・シリアル変換器にてシリアル信号にすると
共に、アブソリュートカウンタの出力をサブパラレル・
シリアル変換器にてシリアル信号にし、このサブパラレ
ル・シリアル変換器のシリアル信号をメインパラレル・
シリアル変換器のシリアル信号に重畳して、１チャンネ
ルの伝送路で制御装置（受信側）に伝送するというもの
であり、受信側においては、これらシリアル信号はメイ
ンシリアル・パラレル変換器にてパラレル変換され、
Ａ，Ｂ相の位置データはＡ，Ｂ相再生器により再生さ
れ、Ｚ相並びにＵ，Ｖ，Ｗ相からなる位置データはその
まま後続の処理に回され、アブソリュートカウンタ値は
サブシリアル・パラレル変換器にてさらにパラレル変換
されて再生されるようになっている。
【０００５】
【発明が解決しようとする課題】 しかしながら、上記
特願平５−９６６２９号においては、以下の問題点があ
る。すなわち、サブ変換器とメイン変換器との間の伝送
フォーマットと、送信側と受信側との間の伝送フォーマ
ットとが違うために、サブ変換器及びその周辺部とメイ
ン変換器及びその周辺部を２種類設計してＰＣＢ（プリ
ント基板）上に搭載しなければならず、設計、部品、管
理等のコストが高くなるといった問題がある。特に、サ
ブ変換器の段数が増えるとその増加分、設計、部品、管
理等のコストが高くなるので、問題である。
【０００６】また、サブ変換器及びその周辺部とメイン
変換器及びその周辺部を合体したＩＣとした場合には、
ＩＣの単価が高くなり、サブ変換器を必要としないユー
ザーにとっては余分なコストを費やすことになるので好
ましくない。
【０００７】また、サブ変換器として市販の汎用ＩＣ
（安価に入手できる）を用いることもできないこともあ
って、設計、部品、管理等のコストが高くなるといった
問題もある。
【０００８】そこで本発明は、装置の低コスト化が図れ
る多重シリアル信号の伝送方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】第１発明の多重シリアル
信号の伝送方法は上記目的を達成するために、送信側に
設けられた前段及び後段のパラレル・シリアル変換回路
の各々によりパラレル信号をシリアル信号に変換すると
ともに、前記前段のパラレル・シリアル変換回路からの
シリアル信号を後段のパラレル・シリアル変換回路に入
力し、受信側に設けられた前段及び後段のシリアル・パ
ラレル変換回路の各々によりシリアル信号をパラレル信
号に変換するとともに、前記前段のシリアル・パラレル
変換回路からのパラレル信号を後段のシリアル・パラレ
ル変換回路に入力し、前記送信側における後段のパラレ
ル・シリアル変換回路と前記受信側における前段のシリ
アル・パラレル変換回路との間に接続した伝送路を介し
て多重シリアル信号を伝送する方法であって、前記前段
及び後段のパラレル・シリアル変換回路、並びに前段及
び後段のシリアル・パラレル変換回路をそれぞれ直列に
接続しでデータを伝送すると共に、前記伝送路上のシリ
アル信号のフォーマットと、前記伝送路に対し送信側に
おける前段のパラレル・シリアル変換回路から後段のパ
ラレル・シリアル変換器へのフォーマットと、前記伝送
路に対して受信側における前段のシリアル・パラレル変
換回路から後段のシリアル・パラレル変換回路へのフォ
ーマットとを同一としたことを特徴としている。
【００１０】第２発明の多重シリアル信号の伝送方法は
上記目的を達成するために、上記第１の手段に加えて、
パラレル・シリアル変換回路を送信伝送速度が切り換え
可能なＩＣとし、これを複数個接続してデータの伝送を
行うようにしたことを特徴としている。
【００１１】第３発明の多重シリアル信号の伝送方法は
上記目的を達成するために、上記第１の手段に加えて、
シリアル・パラレル変換回路を受信伝送速度が切り換え
可能なＩＣとし、これを複数個接続してデータの伝送を
行うようにしたことを特徴としている。
【００１２】第４発明の多重シリアル信号の伝送方法は
上記目的を達成するために、送信側に設けられた前段及
び後段のパラレル・シリアル変換回路の各々によりパラ
レル信号をシリアル信号に変換するとともに、前記前段
のパラレル・シリアル変換回路からのシリアル信号を後
段のパラレル・シリアル変換回路に入力し、受信側に設
けられた前段及び後段のシリアル・パラレル変換回路の
各々によりシリアル信号をパラレル信号に変換するとと
もに、前記前段のシリアル・パラレル変換回路からのパ
ラレル信号を後段のシリアル・パラレル変換回路に入力
し、前記送信側における後段のパラレル・シリアル変換
回路と前記受信側における前段のシリアル・パラレル変
換回路との間に接続した伝送路を介して多重シリアル信
号を伝送する方法であって、前記前段及び後段のパラレ
ル・シリアル変換回路、並びに前段及び後段のシリアル
・パラレル変換回路をそれぞれ直列に接続しでデータを
伝送すると共に、前記伝送路に対し送信側における前段
のパラレル・シリアル変換回路から後段のへパラレル・
シリアル変換器へのフォーマットと、前記伝送路に対し
て受信側における前段のシリアル・パラレル変換回路か
ら後段のシリアル・パラレル変換回路へのフォーマット
とを調歩同期式の同一フォーマットとしたことを特徴と
している。
【００１３】第５発明の多重シリアル信号の伝送方法は
上記目的を達成するために、上記第４の手段に加えて、
伝送路上におけるシリアル信号のフォーマットの１フレ
ームの伝送時間を、１／［（３００×ｎ（ｎは有限の自
然数））×（０．９〜１．１）］秒としたことを特徴と
している。
【００１４】
【作用】このような第１手段における多重シリアル信号
の伝送方法によれば、伝送路上のシリアル信号のフォー
マットと、伝送路に対し前段のパラレル・シリアル変換
回路のフォーマットと、伝送路に対して後段のシリアル
・パラレル変換回路のフォーマットとが同一にされるこ
とから、サブ変換器及びその周辺部とメイン変換器及び
その周辺部とが同一にされ得るようになる。
【００１５】このような第２、第３手段における多重シ
リアル信号の伝送方法によれば、パラレル・シリアル変
換回路、シリアル・パラレル変換回路が伝送速度切り換
え可能な個々のＩＣとされ、変換器同士は別体で搭載さ
れ得るようになる。
【００１６】このような第４、第５手段におけるた多重
シリアル信号の伝送方法によれば、伝送路に対し前段の
パラレル・シリアル変換回路のフォーマットと、伝送路
に対して後段のシリアル・パラレル変換回路のフォーマ
ットとが調歩同期式の同一フォーマットにされることか
ら、サブ変換器として市販の汎用ＩＣが用いられ得るよ
うになる。
【００１７】
【実施例】 以下、本発明の実施例を図面に基づいて説
明する。図１は本発明の第１の実施例を示す多重シリア
ル信号の伝送方法を適用した信号伝送装置の概略斜視
図、図２はエンコーダ内の構成図、図３は制御装置内の
構成図をそれぞれ示しており、この信号伝送装置は、例
えばロボットのアーム部に適用されている。図１におい
て、符号１は、例えばブラシレスモータを示しており、
モータ１の主軸１ａの端面には、円盤状の磁極検出用マ
グネット２が設けられている。この磁極検出用マグネッ
ト２は、Ｎ極とＳ極とが周方向に交互に着磁されてお
り、Ｕ，Ｖ，Ｗ相の駆動用位置データを送出するもので
ある。この磁極検出用マグネット２の手前には、円盤状
の磁気記録媒体３が設けられている。この磁気記録媒体
３は、Ｎ極とＳ極とが円周上に１極づつ並んで着磁され
る上段部と、Ｎ極とＳ極とが円周上に交互に着磁される
下段部とを備えており、Ｚ，Ａ，Ｂ相の位置データを送
出するものである。
【００１８】モータ１には、上記Ａ，Ｂ，Ｚ，Ｕ，Ｖ，
Ｗ相の位置データ及びモータの絶対位置データをそれぞ
れ検出するためのアブソリュートエンコーダ４が付設さ
れている。このエンコーダ４のケース４４（図が煩雑に
なるのを避けるために点線で示されている）内で磁極検
出用マグネット２、磁気記録媒体３の着磁部に対向する
位置には、ホール素子４ａ、ＭＲセンサ４ｂがそれぞれ
配置されており、ホール素子４ａは、後述の第１、第２
の波形整形回路４ｃ，４ｄ、４てい倍＋方向検出回路４
０、アップダウンカウンタ５、メインパラレル・シリア
ル変換器６、メイン通信制御部５０、第１のＣＲＣｂｉ
ｔ付加器５１、アブソリュートカウンタ４３、全電源電
圧低下検出器７０、温度異常検出器７１、２６ビットラ
ッチ７２、サブパラレル・シリアル変換器１３０、サブ
通信制御部７４、第２のＣＲＣｂｉｔ付加器５２、フレ
ーム番号発生部７３、ラインドライバ８、５Ｖ電源端子
１８ａ、バックアップ電源端子１８ｂ、グランド電源１
９より構成される信号処理回路１７のベース裏面に取り
付けられている。
【００１９】ホール素子４ａ、ＭＲセンサ４ｂの出力線
は、図２に示されるように、矩形波に波形整形するため
の第１、第２の波形整形回路４ｃ，４ｄにそれぞれ接続
されている。この第２の波形整形回路４ｄのＡ，Ｂ相の
出力線は、メイン送信部における４てい倍パルスとアッ
プダウン信号にそれぞれ変換する４てい倍パルス＋方向
検出回路４０に接続されており、この４てい倍パルス＋
方向検出回路４０の出力線及びクリヤ、サンプリングの
指示信号を送出するメイン通信制御部５０の出力線は、
ＡＢ相の位相の進み遅れに対応してアップまたはダウン
をカウントする６ビットのアップダウンカウンタ５に接
続されている。このアップダウンカウンタ５の出力線
は、メイン（後段）パラレル・シリアル変換器６に接続
されており、他の相（Ｚ，Ｕ，Ｖ，Ｗ相）の出力線は第
１の波形整形回路４ｃを介して直接上記メインパラレル
・シリアル変換器６にそれぞれ接続されている。
【００２０】上記第２の波形整形回路４ｄの出力線は、
サブ送信部における２４ビットのアブソリュートカウン
タ４３にも接続されており、このアブソリュートカウン
タ４３とバックアップ電源を含む電源電圧が低下した時
に異常を知らしめる全電源電圧低下検出器７０とモータ
温度が異常に上昇したことを知らしめる温度異常検出器
７１のそれぞれの出力線と、サブ通信制御部７４の上記
データを選択するための信号線は２６ビットラッチ７２
にそれぞれ接続されている。サブ通信制御部７４のイン
クリメント信号線は２ビットのフレーム番号を発生する
フレーム番号発生部７３に接続されており、このフレー
ム番号発生部７３と２６ビットラッチ７２とサブ通信制
御部７４とエラー検出用の第２のＣＲＣビット付加器５
２の出力線及びメイン通信制御部５０のアブソリュート
シリアル信号入力用クロック線は、サブ（前段）パラレ
ル・シリアル変換器１３０にそれぞれ接続されている。
この前段側のサブパラレル・シリアル変換器１３０の出
力線は、上記後段側のメインパラレル・シリアル変換器
６に接続されており、この後段側のメインパラレル・シ
リアル変換器６には、エラー検出用の第１のＣＲＣビッ
ト付加器５１の出力線も接続されている。そして、後段
側のメインパラレル・シリアル変換器６からのシリアル
信号線７は、ラインドライバ８に接続されている。
【００２１】このラインドライバ８のＢＵＳ線１０及び
反転ＢＵＳ線１１は、図３に示されるように、制御装置
１６内のラインレシーバ１４にそれぞれ接続されてい
る。信号処理回路１７及び制御装置１６にはグランド電
源１９，４２がそれぞれ設けられており、これらグラン
ド電源１９，４２同士はグランド電源線１３によりそれ
ぞれ接続されている。制御装置１６には、商用電源７６
に接続され５Ｖ程度の直流電源を形成する５Ｖ定電圧回
路７７及び停電時のバックアップを行うための電池から
なるバックアップ電源８０がそれぞれ設けられており、
５Ｖ定電圧回路７７からの５Ｖ電源線８１は信号処理回
路１７内の５Ｖ電源端子１８ａに、バックアップ電源８
０からのバックアップ電源線８２はバックアップ電源端
子１８ｂにそれぞれ接続されている。５Ｖ電源線８１、
バックアップ電源線８２、グランド電源線１３は、上記
ＢＵＳ線１０及び反転ＢＵＳ線１１と共にエンコーダケ
ーブル９内に束ねられており、このエンコーダケーブル
９は図示されない支持部材により適宜支持されている。
【００２２】上記５Ｖ電源端子１８ａ（バックアップさ
れない電源）には信号処理回路１７内の全ての回路が接
続されており（バックアップ電源系統へはダイオードを
経由して接続されており）、バックアップ電源端子１８
ｂ（バックアップされる電源）にはＭＲセンサ４ｂ、第
２の波形整形回路４ｄ、アブソリュートカウンタ４３、
全電源電圧低下検出器７０等が接続されている。図２に
おいては、各回路の上に示された黒塗り三角印によりバ
ックアップ電源端子１８ｂが各回路に接続されているこ
とを示している。なお、図が煩雑となるのを避けるため
に、５Ｖ電源端子１８ａ，１８ｂから各回路に接続され
る電源線は省略されている。
【００２３】制御装置１６内のラインレシーバ１４の出
力線は、図３に示されるように、メイン受信部における
シリアル信号線３０を介してメイン（前段）シリアル・
パラレル変換器１５に接続されており、この前段側のメ
インシリアル・パラレル変換器１５から上記Ｚ，Ｕ，
Ｖ，Ｗ相の位置データとＡ，Ｂ相のカウンタ値及びエラ
ー検出用のＣＲＣビット並びにアブソリュートシリアル
信号をパラレルに出力できるようになっている。この前
段側のメインシリアル・パラレル変換器１５のカウンタ
値の出力線は、正の値か負の値かを判別し、負の値の場
合には正の値に変更する絶対値回路４５に、Ｚ，Ｕ，
Ｖ，Ｗ相の位置データ及びカウンタ値及びアブソリュー
トシリアル信号並びにＣＲＣビットの全出力線は、エラ
ー検出を行う第１のエラー検出器４８にそれぞれ接続さ
れており、この第１のエラー検出器４８のホールド指示
を行う出力線は絶対値回路４５及びラッチ４９にそれぞ
れ接続されている。
【００２４】第１のエラー検出器４８の出力は外部へ１
回エラーアラームとして出力され、また、３回連続検出
回路８３にも接続されている。３回連続検出回路８３の
出力は外部へ３回連続エラーアラームとして出力されて
いる。伝送路の品質のよい場合は、１回エラーアラーム
出力は図示されていないモータ通電停止回路へ接続され
ている。逆に、伝送路の品質の良くない場合は、３回連
続アラームかモータ通電停止回路に接続されている。
【００２５】このメインシリアル・パラレル変換器１５
の１フレームのシリアル信号に対応したリセット信号の
出力線は、１０ＭＨｚの基本クロックを入力とし、（２
n −１）個のパルスを発生させる１／１２分周器４３に
接続されており、この１／１２分周器４３の出力線は、
５種類の粗密の異なるパルス列をそれぞれ発生する１／
２n 分周器４４に接続されている。この１／２n 分周器
４４の出力線及び上記絶対値回路４５の出力線は、絶対
値に応じてパルスを選択するパルス発生器４６に接続さ
れており、このパルス発生器４６の出力線は、カウンタ
値ｂ5 の値（詳しくは後述）に従ってアップダウンの切
り換えを行い、Ａ相、Ｂ相の矩形波の再生を行うＡ，Ｂ
相発生回路４７に接続されている。
【００２６】上記メイン（前段）シリアル・パラレル変
換器１５からのアブソリュートシリアル信号線はサブ
（後段）シリアル・パラレル変換器１３１に接続されて
おり、この後段側のサブシリアル・パラレル変換器１３
１には、上記１０ＭＨｚの基本クロックを３８分の１に
分周する１／３８分周器８４の出力線が接続されてい
る。
【００２７】後段側のサブシリアル・パラレル変換器１
３１のアブソリュートカウンタ値及びフレーム番号及び
全電源電圧低下エラーデータ及び温度異常エラーデータ
並びにＣＲＣビットの全出力線は、エラー検出を行う第
２のエラー検出器８７に接続されており、第２のエラー
検出器８７の出力は外部へ１回エラーアラームとして出
力され、伝送路の品質のよい場合は、１回エラーアラー
ム出力は図示されていないモータ通電停止回路へ接続さ
れている。
【００２８】後段側のサブシリアル・パラレル変換器１
３１の２ビットのフレーム番号を出力する出力線はフレ
ーム番号判別器８５に、８ビットのアブソリュートカウ
ンタデータを含む全データを出力する出力線はデマルチ
プレクサ８６にそれぞれ接続されており、フレーム番号
判別器８５からのフレーム選択信号線はデマルチプレク
サ８６に接続されている。デマルチプレクサ８６には８
ビットのフレームラッチ８８〜９１がそれぞれ接続され
ており、第０フレームラッチ８８からは全電源電圧が低
下したか否かの情報とモータ温度が異常に上昇したか否
かの情報が、第１フレームラッチ８９からはアブソリュ
ートカウンタの上位８ビット（ａｄ２３’〜ａｄ１
６’）が、第２フレームラッチ９０からはアブソリュー
トカウンタの中位８ビット（ａｄ１５’〜ａｄ８’）
が、第３フレームラッチ９１からはアブソリュートカウ
ンタの下位８ビット（ａｄ７’〜ａｄ０’）がそれぞれ
得られるようになっている。
【００２９】ここで、送信側のメイン（後段）パラレル
・シリアル変換器６とサブ（前段）パラレル・シリアル
変換器１３０、第１のＣＲＣビット付加器５１と第２の
ＣＲＣビット付加器５２、メイン通信制御部５０とサブ
通信制御部７４はそれぞれ同一の回路より構成されてお
り、また受信側のメイン（前段）シリアル・パラレル変
換器１５とサブ（後段）パラレル・シリアル変換器１３
１、第１のエラー検出器４８と第２のエラー検出器８７
もそれぞれ同一の回路より構成されている（理由につい
ては後述）。
【００３０】次に、上記信号伝送装置の動作について、
以下説明する。モータ１を稼働すべく、制御装置１６か
らモータケーブル３１を介して駆動電力がモータ１に供
給されると、主軸１ａが回転を始め、磁極検出用マグネ
ット２及び磁気記録媒体３により磁界が変化する。この
磁界の変化は、ホール素子４ａにおいてはＵ，Ｖ，Ｗ相
の駆動用位置データとしてそれぞれ検出される。また、
ＭＲセンサ４ｂにおいてはＺ，Ａ，Ｂ相の位置データと
してそれぞれ検出され、Ａ，Ｂ相は正弦波として検出さ
れる。これらデータ信号Ｖｕ，Ｖｖ，Ｖｗ，Ｖｚ，Ｖ
ａ，Ｖｂ（図２参照）は、第１、第２の波形整形回路４
ｃ，４ｄに入力されて矩形波に波形整形される。これら
矩形波に整形されたＡ，Ｂ相の信号を示したのが、図４
の（ｂ），（ｃ）である。これら矩形波に整形された信
号（インクリメンタル信号）Ａ，Ｂは、メイン送信部に
おける４てい倍パルス＋方向検出回路４０において４て
い倍パルス並びにアップダウン信号に変換され、これら
４てい倍パルス並びにアップダウン信号は６ビットのア
ップダウンカウンタ５に入力され、アップダウンカウン
タ５においてアップまたはダウンがカウントされる。
【００３１】 次に、上記信号伝送装置の動作につい
て、以下説明する。モータ１を稼働すべく、制御装置１
６からモータケーブル３１を介して駆動電力がモータ１
に供給されると、主軸１ａが回転を始め、磁極検出用マ
グネット２及び磁気記録媒体３により磁界が変化する。
この磁界の変化は、ホール素子４ａにおいてはＵ，Ｖ，
Ｗ相の駆動用位置データとしてそれぞれ検出される。ま
た、ＭＲセンサ４ｂにおいてはＺ，Ａ，Ｂ相の位置デー
タとしてそれぞれ検出され、Ａ，Ｂ相は正弦波として検
出される。これらデータ信号Ｖｕ，Ｖｖ，Ｖｗ，Ｖｚ，
Ｖａ，Ｖｂ（図２参照）は、第１、第２の波形整形回路
４ｃ，４ｄに入力されて矩形波に波形整形される。これ
ら矩形波に整形されたＡ，Ｂ相の信号を示したのが、図
４の（ｂ），（ｃ）である。これら矩形波に整形された
信号（インクリメンタル信号）Ａ，Ｂは、４てい倍パル
ス＋方向検出回路４０において４てい倍パルス並びにア
ップダウン信号に変換され、これら４てい倍パルス並び
にアップダウン信号は６ビットのアップダウンカウンタ
５に入力され、アップダウンカウンタ５においてアップ
カウントまたはダウンカウントされる。
【００３２】ここで、上記４てい倍パルス＋方向検出回
路４０及びアップダウンカウンタ５の動作の一例を示し
たのが図６である。同図に示されるように、４てい倍パ
ルス（ａ）は信号Ａ，Ｂのエッジ（信号の切り換わり部
分）に従って発生し、アップダウン信号（ｂ）は信号
Ａ，Ｂの位相の進み遅れに従って、Ｂ相が進んでいる場
合にはアップを、Ａ相が進んでいる場合にはダウンを指
示するようになっており、アップダウンカウンタのカウ
ンタ値（ｃ）は、これら４てい倍パルス（ａ）及びアッ
プダウン信号（ｂ）に従って、階段状のカウントがなさ
れるようになっている。
【００３３】ところで、本実施例においては、アップダ
ウンカウンタ５は、メイン通信制御部５０からの図４
（ｅ）に示されるサンプリング信号に従って、一定時間
毎にカウンタ値のサンプリングを行うようになってお
り、このサンプリングされたカウンタ値をメインパラレ
ル・シリアル変換器６にロードすると、メイン通信制御
部５０からの図４（ｆ）に示されるクリヤ信号に従って
カウンタ値をクリヤするようになっている。ここで、本
実施例においては、信号Ａ，Ｂの位相の進み具合はＢ相
が常に進んでいるので、アップダウンカウンタ５のカウ
ンタ値は、図４の（ｄ）に示されるようになる。
【００３４】そして、これらカウンタ値は６ビットの信
号ｂ0 〜ｂ5 としてメインパラレル・シリアル変換器６
に入力され、一方、上記矩形波に整形された位置データ
信号Ｕ，Ｖ，Ｗ，Ｚは、直接このメインパラレル・シリ
アル変換器６にそれぞれ入力される。なお、カウンタ値
のｂ5 をＭＳＢ、ｂ0 をＬＳＢとしており、Ｂ相の位相
が進んでいる場合にはｂ5 ＝０、Ａ相の位相が進んでい
る場合にはｂ5 ＝１となるように設定している。また、
図４の（ｂ），（ｃ）における丸印で囲まれた数字は、
図４の（ｄ）におけるそれらに対応している。つまり
（ｂ），（ｃ）のＡＢ相の変化点がカウンタ値の変化に
対応していることを示している。また、（ｄ）の丸印で
囲まれていない数字はカウンタ値を示している。
【００３５】ここで、上記アップダウンカウンタ５を６
ビットとした理由を説明する。メインパラレル・シリア
ル変換器６から出力するシリアル信号の伝送速度を、例
えば５００ｋｂｐｓ、またシリアル信号のフォーマット
を図４（ａ）とすると１フレームのサンプリングに当た
り３８μｓかかることになる。ＡＢ相が主軸１ａの１回
転当たり２０４８パルス出力され、主軸が最高５０００
ｒｐｍで回転すると仮定すると、４てい倍パルスの周波
数は ５０００ｒｐｍ÷６０秒×２０４８パルス×４てい倍＝
６８２．７ｋＨｚ となる。サンプリング周期は上述の如く３８μｓである
から、この間に ６８２．７ｋＨｚ×３８μｓ＝２５．９パルス／周期 のパルスが入ることになる。ここで、２５．９＜３１＝
２5 −１であるから、カウント方向を考慮してアップダ
ウンカウンタ５のカウンタ値は６ビットで充分となる。
【００３６】 一方、第２の波形整形回路４ｄからの信
号はアブソリュートカウンタ４３にも入力されており、
このアブソリュートカウンタ４３からのカウント値は２
４ビットの信号ａｄ０〜ａｄ２３として出力され、この
２４ビットの信号ａｄ０〜ａｄ２３及び全電源電圧低下
検出器７０、温度異常検出器７１からのそれぞれ１ビッ
トのエラー信号は２６ビットラッチ７２に入力され、サ
ブ通信制御部７４からのデータ選択信号に従って２６ビ
ットのラッチがなされ、８ビット毎のサブパラレル・シ
リアル変換器へのデータの送出が行われる。ここで、全
電源電圧低下検出器７０においては、５Ｖ電源電圧及び
バックアップ電源電圧が所定電圧より低下した際に異常
信号として０が送出され、温度異常検出器７１において
は、モータの巻線温度あるいはエンコーダ室内温度が所
定値に達したら異常信号として０が送出されるようにな
っている。
【００３７】２６ビットラッチ７２から出力される８ビ
ットのデータはサブパラレル・シリアル変換器１３０に
入力され、さらに２ビットのフレーム番号も入力され、
このサブパラレル・シリアル変換器１３０からは図７
（ａ）〜（ｄ）に示されるようなフォーマットのシリア
ル信号ａｄが送出される。このシリアル信号は、（ａ）
〜（ｄ）に示される４つフレームで１回分のデータとな
っている。なお、符号としてはマンチェスタ符号が使用
されており、このマンチェスタ符号は、図９（ａ）に示
されるように、例えば０の時ビットの真ん中で立ち上が
り、１の時立ち下がるようになっている（以降このフォ
ーマットをフォーマットＢと記し、このフォーマットＢ
についての詳細は後述する）。
【００３８】そして、このアブソリュートシリアル信号
及び上記６ビットのアップダウンカウンタ値及び位置デ
ータ信号Ｕ，Ｖ，Ｗ，Ｚは共に、メインパラレル・シリ
アル変換器６に入力され、このメインパラレル・シリア
ル変換器６からは図４（ａ）に示されるようなフォーマ
ットのシリアル信号が送出される（以降このフォーマッ
トをフォーマットＡと記す）。
【００３９】 このフォーマットＡは、上述の通り伝送
速度を５００ｋｂｐｓとしており、１フレーム当たりの
伝送時間を３８μｓとしている。符号２０は各種データ
送信前の３ビットの休みスペースを、２１はスペース２
０に続き送信開始を知らしめる１ビットの０のスタート
ビットを、２２はスタートビット２１に続きアップダウ
ンカウンタ５から伝送される６ビットのアップダウンカ
ウンタ値を、２３はカウンタ値２２に続き波形整形回路
４ｃから伝送されるＵ，Ｖ，Ｗ，Ｚの各１ビットの位置
データ信号を、２４はＵ，Ｖ，Ｗ，Ｚの位置データ信号
２３に続きサブパラレル・シリアル変換器１３０から伝
送されるアブソリュートカウンタ値２４ビット、異常信
号２ビットのアブソリュートシリアル信号のうちの１ビ
ットのａｄを、２５は一連のデータを検査する４ビット
のＣＲＣビットをそれぞれ示している。ここで、このＣ
ＲＣビット２５は、エラー検出用の第１のＣＲＣビット
付加器５１からの信号によりデータ信号に付加されるよ
うになっており、休みスペース２０，スタートビット２
１，アップダウンカウンタ値２２，位置データ信号２
３，アブソリュートシリアル信号のうちの１ビットａｄ
２４，ＣＲＣビット２５からなる１９ビットにより１フ
レームが構成されている。従って、１ビット当たりの伝
送時間は３８μｓ÷１９ビット＝２μｓとなっている。
符号としては、サブパラレル・シリアル変換器１３０の
場合と同様にマンチェスタ符号が使用されており、この
マンチェスタ符号は、上述の如く、０の時ビットの真ん
中で立ち上がり、１の時立ち下がるようになっている。
【００４０】上記１フレームのシリアル信号は、ホール
素子４ａ及びＭＲセンサ４ｂからの検出信号に従って、
伝送データを更新しながら繰り返しラインドライバ８、
エンコーダケーブル９を介して制御装置１６に伝送され
る。この信号は、上述の如く、メイン通信制御部５０か
らのサンプリング信号、クリヤ信号に従って一定時間毎
にサンプリングされた信号である。
【００４１】上記シリアル信号は、エンコーダケーブル
９を介して制御装置１６内のラインレシーバ１４に受信
される。このシリアル信号は、メインシリアル・パラレ
ル変換器１５においてパラレル信号に変換され、ＣＲＣ
ビット２５を確認した時点、すなわち図５の（ｇ）に示
されるタイミングでデータが発生する。
【００４２】パラレル変換されたＵ，Ｖ，Ｗ，Ｚ相の位
置データＵ’，Ｖ’，Ｗ’，Ｚ’はそのまま後続の処理
に回され、一方６ビットのカウンタ値は絶対値回路４５
に入力され、絶対値回路４５において、ｂ5 の値に基づ
いて正の値か負の値かが判別される。ここで、ｂ5 ＝０
の場合に正の値、ｂ5 ＝１の場合に負の値と判別するよ
うになっており、ｂ5 ＝１の場合には、１０００００
（２）−ｂ4 ｂ3 ｂ2ｂ1 ｂ0 （２）の計算をして出力
する。この出力は５ビットとなり、ｂ4 ’ｂ3’ｂ2 ’
ｂ1 ’ｂ0 ’と符号化される。なお、括弧内の数字は進
数を表しており、（２）は２進法の数であることを示し
ている。
【００４３】次に、１／１２分周器４３について説明す
る。上述のカウンタの必要ビット数の計算によれば、後
段のパルス発生器４６において３８μｓ間に最高２６個
のパルスを発生すれば良いが、本実施例においてはＡ，
Ｂ相の信号のジッタを少なくするために、３８μｓ間に
３１パルスを発生し得るクロックが必要となる（詳しく
は後述）。すなわち、 ３１パルス÷３８μｓ＝８１５．８ｋＨｚ のクロックが必要となる。これは基本クロックを１０Ｍ
Ｈｚとすると、 １０ＭＨｚ÷８１５．８ｋＨｚ＝１２．３分周 すれば良い。従って、本実施例においては、１／１２分
周器４３を用いている。
【００４４】しかしながら、この１／１２分周器４３の
出力、すなわち１０／１２ＭＨｚクロックの３１パルス
が３８μｓにぴたりと一致しないので、メインシリアル
・パラレル変換器１５から１フレームのシリアル信号に
対応したリセット信号を受信して帳じり合わせを行って
いる。このリセット信号を示したのが図５の（ｈ）であ
り、図５の（ｉ）に示される１０／１２ＭＨｚクロック
の３１パルス目を発生させた後、１／１２分周器４３を
リセット、停止させ、図５の（ｇ）のデータ確定のタイ
ミングで１／１２分周器４３のリセットを解除するよう
にしている。従って１パルスは１．２μｓ毎に発生し、
３１パルス目と次の１パルス目との間のインターバルは
２．０μｓとなっている。
【００４５】この３１パルスの分周信号は１／２n 分周
器４４に入力され、この１／２n 分周器４４において５
種類の粗密の異なるパルス列に分けられる。この１／２
n 分周器４４及び後述のパルス発生器４６の考え方につ
いては、『ディジタル回路−基礎と応用−』（昭和５７
年１０月１５日発行，著者：河原田 弘，発行社：株式
会社 昭晃堂）第１５４頁から第１５７頁に記載されて
おり、このＭＩＴ方式のパルス分配原理に従って、１０
／１２ＭＨｚクロックは図５（ｊ）〜（ｎ）に示される
クロックに分配される。ＣＬＫ１６は奇数番目のパルス
を、ＣＬＫ８は４で割って余りが２のパルスを、ＣＬＫ
４は８で割って余りが４のパルスを、ＣＬＫ２は１６で
割って余りが８のパルスを、ＣＬＫ１は３２で割って余
りが１６のパルスをそれぞれ有している。これらＣＬＫ
１６、ＣＬＫ８、ＣＬＫ４、ＣＬＫ２、ＣＬＫ１及び上
記絶対値回路４５からの出力信号ｂ4 ’ｂ3 ’ｂ2 ’ｂ
1 ’ｂ0 ’はパルス発生器４６にそれぞれ入力される。
【００４６】このパルス発生器４６は図１０に示される
ＡＮＤ回路４６ａとＯＲ回路４６ｂより構成されてお
り、ｂ4 ’ｂ3 ’ｂ2 ’ｂ1 ’ｂ0 ’の信号に従ってＣ
ＬＫ１６、ＣＬＫ８、ＣＬＫ４、ＣＬＫ２、ＣＬＫ１を
選択し、論理和を出力するようになっている。従って、
ｂ4 ’ｂ3 ’ｂ2 ’ｂ1 ’ｂ0 ’が図５の（ｏ）の中央
に示されるような０１１０１（２）の場合には、ＣＬＫ
８、ＣＬＫ４、ＣＬＫ１が選択され、すなわち１０／１
２ＭＨｚクロックの２，４，６，１０，１２，１４，１
６，１８，２０，２２，２６，２８，３０番目のパルス
が選択され、加算され、図５の（ｐ）に示されるパルス
が出力される。このパルスは図５の（ｐ）より明らかな
ように、ほぼ均等になっており、ジッタが少なくなるよ
うになっている。従って、後述のＡＢ相発生回路４７の
出力Ａ’Ｂ’もジッタが少なくなっている。
【００４７】上記図５の（ｐ）に示されるパルス列はＡ
Ｂ相発生回路４７に入力され、このＡＢ相発生回路４７
においてインクリメンタル信号Ａ’，Ｂ’の再生が行わ
れる。このＡＢ相発生回路４７は、上記伝送されてきた
６ビットのカウンタ値のｂ5の値に応じて、パルス発生
器４６からの出力をアップまたはダウン入力に切り換え
るようになっており、ｂ5 ＝０の時にアップに、ｂ5 ＝
１の時にダウンに切り換えるよう設定されている。そし
てＡ，Ｂ２相の矩形波は、パルス発生器４６からの出力
に１パルス加算するとＢ相の位相が進むというように、
発生するようになっており、アップ入力の時にはＢ相の
位相を進ませ、ダウン入力の時にはＡ相を進ませるよう
になっている。このＡＢ相発生回路４７からの出力信号
を示したのが図５の（ｑ），（ｒ）であり、この図から
も明らかなようにＢ相の位相が進んでいることが判る。
なお、図４の（ｂ），（ｃ）におけるエッジ符号，
・・・は、図５の（ｑ），（ｒ）におけるエッジ符号
，・・・に対応しており、タイムラグが発生してい
る。これはシリアル伝送遅れやデータ確定待ちに起因す
るものであるが、その時間差は６４μｓであり、Ａ，Ｂ
相の伝送遅れとしては特に問題とならないレベルであ
る。しかも伝送速度を５００ｋｂｐｓから１Ｍｂｐｓに
上げれば、さらにこの伝送遅れを小さくすることができ
る。
【００４８】ところで、第１のエラー検出器４８におい
ては、伝送されてくるＣＲＣビット２５からエラーを検
出することが可能となっており、エラーが検出された場
合には、一回エラーアラームを出力し、また絶対値回路
４５とラッチ４９にホールド信号を送出し、１回前に受
信したブロックのデータｂ5 〜ｂ0 ，Ｕ，Ｖ，Ｗ，Ｚ，
ａｄを再度使用するようにしている。データｂ5 〜ｂ0
は再度使用されても等速回転していることと等価なので
モータの回転としては全く問題とならず、データＵ，
Ｖ，Ｗ，Ｚに関しては周波数が低いので問題とならな
い。また、ａｄについては、第２のエラー検出器８７に
てＣＲＣビットによるエラー検出或はマンチェスタ符号
でないことによるエラー検出等により誤りが検出され
る。また、３回連続してエラーが発生した場合は３回連
続検出回路８３から３回連続エラーアラームが出力され
る。
【００４９】ここで、本実施例においては、１回エラー
アラームが発生した場合には、ここでモータを停止し、
使用者に知らしめるようになっている。また、１回エラ
ーアラームは無視して、３回連続エラーアラームでモー
タを停止し、使用者に知らせるようにすれば、１回前に
受信したブロックのデータｂ5 〜ｂ0 を使用するように
しているので、ノイズによる頻繁なモータ停止及び誤動
作が回避されるようになっている。しかしながら、３回
続けてエラーが発生した場合には、通信路の品質レベル
が低下した等の真のエラーだと判定し、３回連続エラー
アラームを発生し知らしめるようになっている。なお、
図３において再生される信号はＡ’，Ｂ’，Ｕ’，
Ｖ’，Ｗ’，Ｚ’，ａｄ’というように ’が付してあ
るが、これは信号Ａ，Ｂ，Ｕ，Ｖ，Ｗ，Ｚ，ａｄに対し
て伝送遅れがあるために区別する意味で付してある。
【００５０】ところで、アブソリュート信号は、上述の
如く、シリアル信号にされフォーマットＡに搭載されて
伝送され、このシリアル信号の再生がなされるわけであ
るが、本実施例においては、送信側のメイン（後段）パ
ラレル・シリアル変換器６とサブ（前段）パラレル・シ
リアル変換器１３０、第１のＣＲＣビット付加器５１と
第２のＣＲＣビット付加器５２、メイン通信制御部５０
とサブ通信制御部７４、受信側のメイン（前段）シリア
ル・パラレル変換器１５とサブ（後段）パラレル・シリ
アル変換器１３１、第１のエラー検出器４８と第２のエ
ラー検出器８７をそれぞれ同一の回路にすべく、フォー
マットＡとフォーマットＢとメインシリアル・パラレル
変換器１５からのフォーマット（以降フォーマットＢ’
と記す）とを全て同一にしている。
【００５１】 ここで、図７（ａ）〜（ｄ）に示される
フォーマットＢについて説明する。このフォーマットＢ
は、上述のように、（ａ）〜（ｄ）に示される４つフレ
ームで１回分のデータとなっている。これは、フォーマ
ットＡのデータ部（アップダウンカウンタ値２２、Ｕ，
Ｖ，Ｗ，Ｚの位置データ信号２３、アブソリュートシリ
アル信号の１ビットａｄ２４）が１１ビットしかないた
めに２４ビットのアブソリュートデータと２ビットの異
常信号を１フレームで全部送ることができないからであ
る。図７（ａ）に示される第０フレームを説明すると、
符号９２はデータ送信前の３ビットの休みスペースを示
しており、この休みスペース９２はそれぞれハイレベル
となっている。符号９３はスペース９２に続き送信開始
を知らしめる１ビットの０のスタートビットを、９４は
スタートビット９３に続く１ビットの空きスペースを、
９５は空きスペース９４に続き何番目のフレームかを知
らしめるフレーム番号発生部７３より入力される２ビッ
トのフレーム番号ビットを、９６はフレーム番号ビット
９５に続く６ビットの空きスペースを、９７は空きスペ
ース９６に続き温度異常検出器７１より入力される１ビ
ットの温度異常ビットを、９８は温度異常ビット９７に
続き全電源電圧低下検出器７０より入力される１ビット
の全電源電圧異常ビットを、９９は全電源電圧異常ビッ
ト９８に続き一連のデータを検査する（エラーチェック
を行うための）４ビットのＣＲＣビットをそれぞれ示し
ており、ＣＲＣビット９９は第２のＣＲＣビット付加器
５２からの信号によりデータ信号に付加される。
【００５２】ここで、１フレームは１９ビットで構成さ
れている。フォーマットＢはマンチェスタ符号を用いて
いるために、２つのレベルで１つの信号とする必要があ
り、従って１ビット当たりの伝送時間は、 ３８μｓ（フォーマットＡの伝送時間）×２倍＝７６μ
ｓ 伝送速度は、 ５００ｋｂｐｓ（フォーマットＡの伝送速度）÷［１９
（フォーマットＡの１フレームのビット数）×２倍］＝
５００／３８ｋｂｐｓ １フレームの伝送時間は、７６μｓ×１９ビット＝１．
４４４ｍｓとなっている。因に、マンチェスタ符号を用
いていない場合には、上記各式の×２倍がなくなり、例
えばフォーマットＢの伝送速度は５００／１９ｋｂｐｓ
となるというのはいうまでもない。
【００５３】 このように、フォーマットＢはフォーマ
ットＡと同一となっている、すなわち休み９２のビット
数が３ビットでそれぞれハイレベル、スタートビット９
３のビット数が１ビットで“０”、データビット９４〜
９８のビット数が１１ビット、ＣＲＣビット９９のビッ
ト数が４ビット、ＣＲＣビット９９を作成するためのル
ール（生成多項式）、マンチェスタ符号の約束事（例え
ば０の時ビットの真ん中で立ち上がり、１の時立ち下が
る）等全てが同一となっている。
【００５４】 そして、第０フレームに続いて出力され
る第１フレームにおいては、図７（ｂ）に示されるよう
に、空きスペース９６及び温度異常ビット９７、全電源
電圧異常ビット９８よりなる８ビットに代えて、アブソ
リュートカウンタの上位８ビットａｄ ２３ ’〜ａ
ｄ １６ ’が、第１フレームに続いて出力される第２フレ
ームにおいては、図７（ｃ）に示されるように、アブソ
リュートカウンタの中位８ビットａｄ １５ ’〜ａｄ ８ ’
が、第２フレームに続いて出力される第３フレームにお
いては、図７（ｄ）に示されるように、アブソリュート
カウンタの下位８ビットａｄ ７ ’〜ａｄ ０ ’の情報がそ
れぞれ載せられるようになっており、以降図７（ａ）〜
（ｄ）に示される第０フレーム〜第３フレームが繰り返
し送出されるようになっている。このように、第１フレ
ーム〜第３フレームも第０フレームと同様にフォーマッ
トＡと同じとなっており、これら４フレームで１回分の
データとなっている。なお、第１フレーム〜第３フレー
ムにおいては、フレーム番号ビット９５の内容がそれぞ
れフレーム番号を知らしめるべく図示の如く変えられて
いる。
【００５５】 次に、これらフォーマットＢよりなるア
ブソリュートシリアル信号の送出タイミングについて説
明する。該アブソリュートシリアル信号は、メイン通信
制御部５０から入力され、図８（ｃ），（ｇ），（ｋ）
に示されるアブソリュートシリアル信号入力用クロック
（基本クロック５００ｋＨｚの１／１９）の図中のＺの
タイミングで次に送るデータが確定される。メインパラ
レル・シリアル変換器６はメイン通信制御部５０より、
図８（ｂ），（ｆ），（ｊ）に示される入力サンプリン
グ信号を受けており、このタイミングで上記確定された
図８（ｄ），（ｈ），（ｌ）に示されるアブソリュート
シリアル信号を取り込んで図８（ａ），（ｅ），（ｉ）
に示されるａｄシリアルビットに搭載し、受信側に伝送
するようになっている。
【００５６】 メインシリアル・パラレル変換器１５に
おいては、図９（ｂ），（ｄ），（ｆ）に示されるＣＲ
Ｃビット２５を受信した後、エラーなしの場合に受信デ
ータを確定し、フォーマットＡの休０のタイミングでデ
ータを変化させ、図９（ｃ），（ｅ），（ｇ）に示され
るようなアブソリュートシリアル信号をサブパラレル・
シリアル変換器１３１に送出する。このアブソリュート
シリアル信号のフォーマットＢ’はａｄシリアルビット
からマンチェスタ符号を再生するために２つのレベルが
必要であり、従って送信側のサブパラレル・シリアル変
換器１３０と同様に、１ビット当たりの伝送時間は３８
μｓ（フォーマットＡの伝送時間）×２倍＝７６μｓ、
伝送速度は５００ｋｂｐｓ（フォーマットＡの伝送速
度）÷［１９（フォーマットＡの１フレームのビット
数）×２倍］＝５００／３８ｋｂｐｓとなる。マンチェ
スタ符号を用いていない場合には、フォーマットＢ’の
伝送速度は５００／１９ｋｂｐｓとなるというのはいう
までもない。
【００５７】 メインシリアル・パラレル変換器１５か
ら出力されたフォーマットＢ’は、上述の如く、図７に
示したフォーマットＢと同じ（勿論フォーマットＡとも
同じ）であり、その一部を示したのが図９（ｃ），
（ｅ），（ｇ）である。これは勿論送信側と同じであ
り、先頭から３８μｓ毎に１，１，１，１，１，１が６
回続いて出力され、７６μｓを１ビットとして休みが３
回として再生される（１，１で休み１回とする）。次の
０，１はスタートビットの０（立上り）を、更にその次
の０，１，０，１はデータが０，０と続いていることを
示している。なお、紙面の都合上、この後に続く９ビッ
トのデータ及びＣＲＣビットは省略されている。このよ
うに、重畳されているアブソリニートシリアル信号は、
伝送速度を５００ｋｂｐｓ、１フレームの伝送時間を３
８μｓとしたフォーマットＡに対し、伝送速度５００／
３８ｋｂｐｓのマンチェスタ符号になっている。
【００５８】従って、伝送速度５００／３８ｋｂｐｓに
対応すべく、この実施例においては、１０ＭＨｚの基本
クロックを１／３８する１／３８分周器８４を設けてお
り、この出力をサブシリアル・パラレル変換器１３１に
入力するようにしている。因に、アブソリュートデータ
はフォーマットＢ’が４個で１回分のデータとなるの
で、所要時間は、 １９ビット×７６μｓ×４回＝５．７７６ｍｓ となるが、このアブソリュートカウンタ値は現在位置を
確認するものであり、フィードバック制御には使用しな
いので、問題はない。
【００５９】上記サブシリアル・パラレル変換器１３１
からの出力はデマクチプレクサ８６に入力され、フレー
ム番号判別器８５から出力されるフレーム番号に従って
第０〜第３フレームラッチ８８〜９１にそれぞれラッチ
され、第０フレームラッチ８８からは、全電源電圧が低
下したか否かの情報及びモータ温度が異常に上昇したか
否かの情報が、第１フレームラッチ８９からはアブソリ
ュートカウンタの上位８ビット（ａｄ23’〜ａｄ16’）
が、第２フレームラッチ９０からはアブソリュートカウ
ンタの中位８ビット（ａｄ15’〜ａｄ8 ’）が、第３フ
レームラッチ９１からはアブソリュートカウンタの下位
８ビット（ａｄ7 ’〜ａｄ0 ’）がそれぞれ送出される
ことになる。
【００６０】ところで、第２のエラー検出器８７におい
ては、伝送されてくるＣＲＣビット９９（図７参照）か
らエラーを検出することが可能となっており、エラーが
検出された場合には、一回エラーアラームを出力して使
用者に知らしめるようになっている。
【００６１】このように、本実施例においては、フォー
マットＡ（メイン（後段）パラレル・シリアル変換器６
からのフォーマット）と、フォーマットＢ（サブ（前
段）パラレル・シリアル変換器１３０からのフォーマッ
ト）と、フォーマットＢ’（メイン（前段）シリアル・
パラレル変換器１５からのフォーマット）とを全て同一
にしているので、送信側のメイン（後段）パラレル・シ
リアル変換器６とサブ（前段）パラレル・シリアル変換
器１３０、第１のＣＲＣビット付加器５１と第２のＣＲ
Ｃビット付加器５２、メイン通信制御部５０とサブ通信
制御部７４、受信側のメイン（前段）シリアル・パラレ
ル変換器１５とサブ（後段）パラレル・シリアル変換器
１３１、第１のエラー検出器４８と第２のエラー検出器
８７をそれぞれ同一の回路とすることができるようにな
っており、設計、部品、管理等のコスト低減を図ること
が可能となっている。但し、フォーマットＢ及びＢ’の
伝送速度はフォーマットＡの伝送速度に対して１／３８
となっているので、サブパラレル・シリアル変換器１３
０及びサブシリアル・パラレル変換器１３１のクロック
入力を１／３８とする必要がある。
【００６２】図１１は本発明の第２の実施例を示す多重
シリアル信号の伝送方法を適用した信号伝送装置の要部
の構成図である。この第２の実施例では、送信側におい
ては、メインパラレル・シリアル変換器１００の入力端
子にサブパラレル・シリアル変換器１０１，１０２の出
力端子をそれぞれ接続し、該サブパラレル・シリアル変
換器１０１の入力端子にさらにサブパラレル・シリアル
変換器１０３の出力端子を接続し、受信側においては、
メインシリアル・パラレル変換器１０４の出力端子にサ
ブシリアル・パラレル変換器１０５，１０６の入力端子
をそれぞれ接続し、該サブシリアル・パラレル変換器１
０５の出力端子にさらにサブシリアル・パラレル変換器
１０７の入力端子を接続している。
【００６３】ここで、全てのパラレル・シリアル変換器
１００〜１０３は１１入力、１出力、また全てのシリア
ル・パラレル変換器１０４〜１０７は１入力、１１出力
というように共通化されたＩＣとなっており、個々の変
換器１００〜１０７には切り換え入力が設けられ、パラ
レル・シリアル変換器１００〜１０３においては送信伝
送速度が、またシリアル・パラレル変換器１０４〜１０
７においては受信伝送速度がそれぞれ切り換えられるよ
うになっている。
【００６４】 ここで、サブパラレル・シリアル変換器
１０１と１０３との間のフォーマットをフォーマット
Ｄ、サブパラレル・シリアル変換器１０２とメインパラ
レル・シリアル変換器１００との間のフォーマットをフ
ォーマットＣ、サブパラレル・シリアル変換器１０１と
メインパラレル・シリアル変換器１００との間のフォー
マットをフォーマットＢ、メインパラレル・シリアル変
換器１００とメインシリアル・パラレル変換器１０４と
の間のフォーマットをフォーマットＡ、メインシリアル
・パラレル変換器１０４とサブシリアル・パラレル変換
器１０５との間のフォーマットをフォーマットＢ’、メ
インシリアル・パラレル変換器１０４とサブシリアル・
パラレル変換器１０６との間のフォーマットをフォーマ
ットＣ’、サブシリアル・パラレル変換器１０５とサブ
シリアル・パラレル変換器１０７との間のフォーマット
をフォーマットＤ’とすると、全てのフォーマットＡ，
Ｂ，Ｂ’，Ｃ，Ｃ’Ｄ，Ｄ’は、第１の実施例と同様
に、休みのビット数が３ビットでそれぞれハイレベル、
スタートビットのビット数が１ビットで“０”、データ
ビットのビット数が１１ビット、ＣＲＣビットのビット
数が４ビット、ＣＲＣビットを作成するためのルール
（生成多項式）、マンチェスタ符号の約束事（例えば０
の時ビットの真ん中で立ち上がり、１の時立ち下がる）
等全てが同一となっている。
【００６５】なお、各フォーマットの伝送速度は変換器
を介す毎に、図１１に示されるように、１／３８（１フ
レームのビット数×２）倍となっていくので、各変換器
には伝送速度を変え得るように、上述の伝送速度の切り
換え入力が設けられている。
【００６６】このように構成しても第１の実施例と同様
な効果を得ることができるというのはいうまでもなく、
さらにパラレル・シリアル変換器１００〜１０３、シリ
アル・パラレル変換器１０４〜１０７を伝送速度切り換
え可能な個々のＩＣとしたので、変換器同士を別体で搭
載できるようになり、従ってサブ変換器を不要なユーザ
ー、例えば図３の側でアブソリュートデータを不要なユ
ーザーにとっては該サブ変換器を搭載しなければ良く、
余分なコストを費やすことがないようになっている。ま
た、切換入力付きパラレル・シリアル変換器ＩＣ及び切
換入力付きシリアル・パラレル変換器ＩＣをそれぞれ１
種類設計すれば、ＩＣの組合せにより自由に多重データ
伝送システムを構築できる。なお、サブ変換器をさらに
直列に接続したり、３つ股、４つ股等に接続することも
勿論可能である。
【００６７】図１２、図１３は本発明の第３の実施例を
示すものであり、図１２は第１の実施例で示したメイン
パラレル・シリアル変換器６からメインシリアル・パラ
レル変換器１５に伝送されるフォーマットＡ0 と、メイ
ンシリアル・パラレル変換器１５からサブシリアル・パ
ラレル変換器１３１に伝送されるフォーマットＢ0 ’
（サブパラレル・シリアル変換器１３０からメインパラ
レル・シリアル変換器６に伝送されるフォーマットＢ0
はフォーマットＢ0 ’と同じ）との関係を示す図、図１
３は図１２の時間軸を圧縮した図である。この第３の実
施例においては、フォーマットＡ0 とフォーマットＢ
0 ，Ｂ0 ’とは異なっており、フォーマットＢ0 ，Ｂ
0 ’とを調歩同期式の同一フォーマットとしている。
【００６８】 ここで、フォーマットＡ０の１フレーム
は、図１２に示されるように、９ビットの休みスペース
１１０と、この休みスペース１１０に続く８ビットのス
タートビット１１１と、このスタートビット１１１に続
きアップダウンカウンタ５から伝送される６ビットのア
ップダウンカウンタ値１１２と、このアップダウンカウ
ンタ値１１２に続き波形整形回路４ｃから伝送される
Ｕ，Ｖ，Ｗ，Ｚの各１ビットの位置データ信号１１３
と、この位置データ信号１１３に続きサブパラレル・シ
リアル変換器１３０から伝送されるアブソリュートカウ
ンタ値及び異常信号のアブソリュートシリアル信号のう
ちの１ビットのａｄ１１４と、このアブソリュートシリ
アル信号の１ビットａｄ１１４に続き一連のデータを検
査する４ビットのＣＲＣビットとから構成されている。
１フレーム当たり（３２ビット）の伝送時間は約５２．
０８μｓ（正確には１／１９２００Ｈｚ）となってお
り、１ビット当たりの伝送時間は約１．６２７５μｓ
（１／［１９２００Ｈｚ×３２ビット］）となってい
る。
【００６９】 上記調歩同期式フォーマットＢ０，
Ｂ０’の１フレームは、図１３（ｂ）に示されるよう
に、３ビットの休みスペース１２０と、この休みスペー
ス１２０に続く１ビットのローレベル（０）固定のスタ
ートビット１２１と、このスタートビット１２１に続く
７ビットのデータビット１２２と、このデータビット１
２２に続く１ビットのパリティビット１２３と、このパ
リティビット１２３に続くハイレベル（１）固定のスト
ップビット１２４とから構成されており（第０キャラク
タ参照）、１フレーム当たり１３ビットでその伝送時間
は約６７７μｓとなっている。なお、本フォーマットの
各ビットはレベルで情報を表現しており、マンチェスタ
符号ではない。データビットはＡＳＣＩＩコードを使用
しており、計８個のＡＳＣＩＩコードで１つのアブソリ
ュートカウンタ値と２ビットの異常信号を送るようにな
っている。従って、第０キャラクタから第７キャラクタ
という名前を各データに与えており、各キャラクタの内
容を示すと表１のようになる。
【表１】表１に示されるように、第０キャラクタはスタ
ートを、第１キャラクタは図７（ａ）の第０フレームに
相当する２ビット分のエラー情報を、第２キャラクタは
アブソリュートカウンタ値のａｄ２３’〜ａｄ２０’
を、第３キャラクタはａｄ１９’〜ａｄ１６’を、第４
キャラクタはａｄ１５’〜ａｄ１２’を、第５キャラク
タはａｄ１１’〜ａｄ８’を、第６キャラクタはａ
ｄ７’〜ａｄ４’を、第７キャラクタはａｄ３’〜ａｄ
０’をそれぞれ表しており、１つのアブソリュートカウ
ンタの伝送、再生時間は約５．４ｍｓ（８キャラクタ×
１３ビット／１９２００Ｈｚ）となっている。
【００７０】 ここで、本実施例においては、図１３
（ｂ）に示される調歩同期式のフォーマットを用いてサ
ブパラレル・シリアル変換器１３０からメインパラレル
・シリアル変換器６へアブソリュートシリアル信号を伝
送しており、しかもフォーマットＡ０の１フレームの伝
送速度をパソコンのＲＳ２３２Ｃ通信で良く用いられる
通信速度の一つである１９２００ｂｐｓとしているの
で、サブシリアル・パラレル変換器１３１として、該伝
送速度に対応した一般に市販されているＵＡＲＴのＩＣ
若しくはＵＡＲＴ付マイクロプロセッサ等の汎用ＩＣを
用いることができるようになっている。
【００７１】なお、本実施例においては、フォーマット
Ａ０の伝送速度を１９２００ｂｐｓとしているが、パソ
コンのＲＳ２３２Ｃ通信で良く用いられる通信速度とし
ては、他にも３００、６００、１２００、４８００、９
６００等、３００ｂｐｓ×ｎ（ｎは有限の自然数）の伝
送速度が用いられており、これら伝送速度に対応したＵ
ＡＲＴのＩＣ若しくはＵＡＲＴ付マイクロプロセッサも
一般に市販されているので、フォーマットＡ０の伝送速
度を上記に代えることも可能である。因に、市販のＵＡ
ＲＴのＩＣは２５％位の周波数誤差があっても受信でき
るが、誤差が１０％以上になると受信エラーを発生する
可能性があるので、誤差を１０％以内とすることが望ま
しい。
【００７２】このように、上記第３の実施例において
は、フォーマットＢ０，Ｂ０’を調歩同期式の同一フォ
ーマットとし、しかもフォーマットＡ０の１フレームの
伝送時間を、１／［（３００×ｎ（ｎは有限の自然
数））×（０．９〜１．１）］秒とするようにしたの
で、現在市販されているＵＡＲＴのＩＣ若しくはＵＡＲ
Ｔ付マイクロプロセッサをサブシリアル・パラレル変換
器１３１として用いることができるようになっており、
設計、部品、管理等のコスト低減を図ることが可能とな
っている。なお、上記式中の“（０．９〜１．１）”は
±１０％の許容誤差を考慮したものである。
【００７３】また、送信側のサブパラレル・シリアル変
換器１３０もメイン通信制御部５０から１９２００Ｈｚ
（３００×ｎ）のクロックを受けているので、サブパラ
レル・シリアル変換器１３０として一般に市販されてい
るクロック同期式のシリアルコミュニケーションインタ
ーフェイスＩＣを用いることができるようになってお
り、送信側においても同様にコスト低減を図ることが可
能となっている。なお、第３の実施例のようにした場合
には、図３に示される１／１２分周器４３を１／１６分
周器に変更する必要がある。
【００７４】以上本発明者によってなされた発明を各実
施例に基づき具体的に説明したが、本発明は上記各実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変形可能であるというのはいうまでもなく、例
えば、第２の実施例で示した図１１において、フォーマ
ットＡを図１３（ａ）に示されるフォーマットＡ0 に、
フォーマットＣ，Ｃ’を調歩同期式のフォーマットと
し、第２の実施例のフォーマットに混在させることも可
能である。この場合には、フォーマットＡの１フレーム
当たりのビット数は３２ビット、伝送速度は１９２００
Ｈｚ×３２ビット＝６１４．４ｋｂｐｓとなり、フォー
マットＢ，Ｂ’はその伝送速度が６１４．４ｋｂｐｓ／
（３２ビット×２倍）のマンチェスタ符号、フォーマッ
トＣ，Ｃ’の伝送速度は１９２００ｂｐｓとなる。
【００７５】また、上記各実施例においては、アブソリ
ュートエンコーダのデータをサブ変換器により伝送、再
生する例が述べられているが、他のデータをサブ変換器
により伝送、再生する場合にも同様に適用可能である。
【００７６】
【発明の効果】以上述べたように第１発明の多重シリア
ル信号の伝送方法によれば、複数のパラレル・シリアル
変換回路及びシリアル・パラレル変換回路をそれぞれ直
列に接続してデータを伝送すると共に、伝送路上のシリ
アル信号のフォーマットと、伝送路に対し送信側におけ
る前段から後段へのパラレル・シリアル変換回路のフォ
ーマットと、伝送路に対して受信側における前段から後
段へのシリアル・パラレル変換回路のフォーマットとを
同一としたので、サブ変換器及びその周辺部とメイン変
換器及びその周辺部とを同一にすることができるように
なり、設計、部品、管理等のコスト低減を図ることが可
能となる。また、第２、第３発明の多重シリアル信号の
伝送方法によれば、パラレル・シリアル変換回路、シリ
アル・パラレル変換回路を伝送速度切り換え可能な個々
のＩＣとしたので、変換器同士を別体で搭載できるよう
になり、従ってサブ変換器を不要なユーザーにとっては
該サブ変換器を搭載しなければ良く、余分なコストを費
やすことがない。また、第４、第５発明の多重シリアル
信号の伝送方法によれば、複数のパラレル・シリアル変
換回路及びシリアル・パラレル変換回路をそれぞれ直列
に接続してデータを伝送すると共に、伝送路に対し送信
側における前段から後段へのパラレル・シリアル変換回
路のフォーマットと、伝送路に対して受信側における前
段から後段へのシリアル・パラレル変換回路のフオーマ
ットとを調歩同期式の同一フォーマットとしたので、サ
ブ変換器として市販の汎用ＩＣを用いることができるよ
うになり、設計、部品、管理等のコスト低減を図ること
が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す多重シリアル信号
の伝送方法を適用した信号伝送装置の概略斜視図であ
る。
【図２】エンコーダ内の構成図である。
【図３】制御装置内の構成図である。
【図４】図２に示される回路動作を説明するためのタイ
ミングチャートである。
【図５】図３に示される回路動作を説明するためのタイ
ミングチャートである。
【図６】４てい倍＋方向検出回路及びアップダウンカウ
ンタの動作の一例を説明するためのタイミングチャート
である。
【図７】フォーマットＢ，Ｂ’を説明するための図であ
る。
【図８】サブ及びメインパラレル・シリアル変換器の動
作を説明するためのタイミングチャートである。
【図９】サブ及びメインシリアル・パラレル変換器の動
作を説明するためのタイミングチャートである。
【図１０】パルス発生器の構成図である。
【図１１】本発明の第２の実施例を示す多重シリアル信
号の伝送方法を適用した信号伝送装置の要部の構成図で
ある。
【図１２】本発明の第３の実施例を示す多重シリアル信
号の伝送方法を適用した信号伝送装置におけるフォーマ
ットＡ0 とＢ0 ’（Ｂ0 ）との関係を表した図である。
【図１３】図１２の時間軸を短縮した図である。
【符号の説明】
６，１００〜１０３，１３０ パラレル・シリアル変換
回路 ９ 伝送路 １５，１０４〜１０７，１３１ シリアル・パラレル変
換回路

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 送信側に設けられた前段及び後段のパラ
    レル・シリアル変換回路の各々によりパラレル信号をシ
    リアル信号に変換するとともに、前記前段のパラレル・
    シリアル変換回路からのシリアル信号を後段のパラレル
    ・シリアル変換回路に入力し、 受信側に設けられた前段及び後段のシリアル・パラレル
    変換回路の各々によりシリアル信号をパラレル信号に変
    換するとともに、前記前段のシリアル・パラレル変換回
    路からのパラレル信号を後段のシリアル・パラレル変換
    回路に入力し、 前記送信側における後段のパラレル・シリアル変換回路
    と前記受信側における前段のシリアル・パラレル変換回
    路との間に接続した伝送路を介して多重シリアル信号を
    伝送する方法であって、 前記前段及び後段のパラレル・シリアル変換回路、並び
    に前段及び後段のシリアル・パラレル変換回路をそれぞ
    れ直列に接続してデータを伝送すると共に、 前記伝送路上のシリアル信号のフォーマットと、前記伝
    送路に対し送信側における前段のパラレル・シリアル変
    換回路から後段のパラレル・シリアル変換器へのフォー
    マットと、前記伝送路に対して受信側における前段のシ
    リアル・パラレル変換回路から後段のシリアル・パラレ
    ル変換回路へのフォーマットとを同一としたことを特徴
    とする多重シリアル信号の伝送方法。
  2. 【請求項２】 パラレル・シリアル変換回路を送信伝送
    速度が切り換え可能なＩＣとし、これを複数個接続して
    データの伝送を行うようにした請求項１記載の多重シリ
    アル信号の伝送方法。
  3. 【請求項３】 シリアル・パラレル変換回路を受信伝送
    速度が切り換え可能なＩＣとし、これを複数個接続して
    データの伝送を行うようにした請求項１記載の多重シリ
    アル信号の伝送方法。
  4. 【請求項４】 送信側に設けられた前段及び後段のパラ
    レル・シリアル変換回路の各々によりパラレル信号をシ
    リアル信号に変換するとともに、前記前段のパラレル・
    シリアル変換回路からのシリアル信号を後段のパラレル
    ・シリアル変換回路に入力し、 受信側に設けられた前段及び後段のシリアル・パラレル
    変換回路の各々によりシリアル信号をパラレル信号に変
    換するとともに、前記前段のシリアル・パラレル変換回
    路からのパラレル信号を後段のシリアル・パラレル変換
    回路に入力し、前記送信側における後段のパラレル・シ
    リアル変換回路と前記受信側における前段のシリアル・
    パラレル変換回路との間に接続した伝送路を介しで多重
    シリアル信号を伝送する方法であって、 前記前段及び後段のパラレル・シリアル変換回路、並び
    に前段及び後段のシリアル・パラレル変換回路をそれぞ
    れ直列に接続してデータを伝送すると共に、 前記伝送路に対し送信側における前段のパラレル・シリ
    アル変換回路から後段のへパラレル・シリアル変換器へ
    のフォーマットと、前記伝送路に対して受信側における
    前段のシリアル・パラレル変換回路から後段のシリアル
    ・パラレル変換回路へのフォーマットとを調歩同期式の
    同一フォーマットとしたことを特徴とする多重シリアル
    信号の伝送方法。
  5. 【請求項５】 伝送路上におけるシリアル信号のフォー
    マットの１フレームの伝送時間を、１／［（３００×ｎ
    （ｎは有限の自然数））×（０．９〜１．１）］秒とし
    た請求項４記載の多重シリアル信号の伝送方法。
JP5176021A 1993-06-23 1993-06-23 多重シリアル信号の伝送方法 Expired - Fee Related JP2810617B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5176021A JP2810617B2 (ja) 1993-06-23 1993-06-23 多重シリアル信号の伝送方法
DE4422056A DE4422056A1 (de) 1993-06-23 1994-06-23 Verfahren zum Übertragen (Senden) von Mehrfachseriensignalen
US08/606,680 US5760707A (en) 1993-06-23 1996-02-26 Method of transmitting multiple serial signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5176021A JP2810617B2 (ja) 1993-06-23 1993-06-23 多重シリアル信号の伝送方法

Publications (2)

Publication Number Publication Date
JPH0714091A JPH0714091A (ja) 1995-01-17
JP2810617B2 true JP2810617B2 (ja) 1998-10-15

Family

ID=16006342

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5176021A Expired - Fee Related JP2810617B2 (ja) 1993-06-23 1993-06-23 多重シリアル信号の伝送方法

Country Status (3)

Country Link
US (1) US5760707A (ja)
JP (1) JP2810617B2 (ja)
DE (1) DE4422056A1 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19516516A1 (de) * 1995-05-05 1996-11-07 Sel Alcatel Ag Telekommunikationssystem
JP3236563B2 (ja) * 1998-06-19 2001-12-10 ファナック株式会社 制御装置
US6715068B1 (en) * 1999-03-31 2004-03-30 Fuji Photo Optical Co., Ltd. Multi-microcomputer system
US6298400B1 (en) * 1999-10-13 2001-10-02 Sony Corporation Enhancing interface device to transport stream of parallel signals to serial signals with separate clock rate using a pin reassignment
DE10050392A1 (de) 2000-10-12 2002-04-18 Heidenhain Gmbh Dr Johannes Positionsmesseinrichtung und Verfahren zum Betrieb einer Positionsmesseinrichtung
DE10055996A1 (de) 2000-11-11 2002-05-23 Heidenhain Gmbh Dr Johannes Positionsmessgerät und Verfahren zur Inbetriebnahme eines Positionsmessgerätes
DE10105857A1 (de) * 2001-02-08 2002-08-14 Marten Saal Kaskadierbarer Ein-/Ausgabedecoder
US6781435B1 (en) * 2003-02-03 2004-08-24 Hypres, Inc. Apparatus and method for converting a multi-bit signal to a serial pulse stream
US7106020B1 (en) 2005-08-30 2006-09-12 Honeywell International Inc. Method of operating a brushless DC motor
US7265512B2 (en) 2005-08-30 2007-09-04 Honeywell International Inc. Actuator with feedback for end stop positioning
JP4728128B2 (ja) * 2006-01-17 2011-07-20 株式会社ハーモニック・ドライブ・システムズ 多軸モータ位置検出信号伝達装置
US7586279B2 (en) * 2006-11-09 2009-09-08 Honeywell International Inc. Actuator position switch
JP4796983B2 (ja) * 2007-03-08 2011-10-19 オンセミコンダクター・トレーディング・リミテッド シリアル／パラレル変換回路、液晶表示駆動回路
EP2269079A4 (en) 2008-03-26 2014-05-21 Enphase Energy Inc METHOD AND DEVICE FOR MEASURING CHANGE VOLTAGES
US8084982B2 (en) 2008-11-18 2011-12-27 Honeywell International Inc. HVAC actuator with output torque compensation
US8084980B2 (en) * 2009-01-30 2011-12-27 Honeywell International Inc. HVAC actuator with internal heating
CN102575945B (zh) * 2009-09-09 2015-07-01 株式会社安川电机 变频器装置及变频器***
US8401600B1 (en) 2010-08-02 2013-03-19 Hypres, Inc. Superconducting multi-bit digital mixer
EP2846458B1 (en) 2013-09-10 2021-03-24 ams AG Motor position sensor device
US9292037B2 (en) * 2014-01-13 2016-03-22 Tektronix Texas, Inc. Systems and methods for resolving clock time between asynchronous time domains
JP6742497B2 (ja) * 2017-02-17 2020-08-19 株式会社Ｆｕｊｉ 多重通信システム及び作業用ロボット
JP6948872B2 (ja) * 2017-07-31 2021-10-13 日本電産サンキョー株式会社 モータ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4181850A (en) * 1976-03-03 1980-01-01 Emi Limited Data transmission in radiographic apparatus
JPS5854499A (ja) * 1981-09-25 1983-03-31 三菱電機株式会社 回転体の諸量検出装置
JPS61135243A (ja) * 1984-12-06 1986-06-23 Fujitsu Ltd 多重伝送方法
JPH0179199U (ja) * 1987-11-16 1989-05-26
US5068529A (en) * 1988-12-22 1991-11-26 Nikon Corporation Absolute position detection encoder
EP0660555A3 (en) * 1989-01-09 1995-09-13 Fujitsu Ltd Device for multiplexing and demultiplexing digital signals.
US5325398A (en) * 1989-12-13 1994-06-28 Kabushikikaisha Wacom Pulse count mode communication system
US5062105A (en) * 1990-01-02 1991-10-29 At&T Bell Laboratories Programmable multiplexing techniques for mapping a capacity domain into a time domain within a frame
FR2657741B1 (fr) * 1990-01-29 1992-04-03 Cit Alcatel Interface de restructuration de trames pour trains numeriques multiplexes par multiplexage temporel d'affluents numeriques a differents debits.
JPH03263956A (ja) * 1990-03-14 1991-11-25 Kokusai Electric Co Ltd シリアルデータ信号送出装置
JPH0482448A (ja) * 1990-07-25 1992-03-16 Matsushita Electric Works Ltd 伝送速度切り替え方式
JP2942322B2 (ja) * 1990-08-22 1999-08-30 株式会社ジャムコ 旅客機用ラバトリーユニット
US5214650A (en) * 1990-11-19 1993-05-25 Ag Communication Systems Corporation Simultaneous voice and data system using the existing two-wire inter-face
JPH04329415A (ja) * 1991-04-30 1992-11-18 Fujitsu Ltd カード型入出力インタフェース装置及びシステム
US5243599A (en) * 1991-06-05 1993-09-07 International Business Machines Corporation Tree-type multiplexers and methods for configuring the same
JP2661823B2 (ja) * 1991-09-27 1997-10-08 アイホン株式会社 情報通信装置
US5625353A (en) * 1992-12-29 1997-04-29 Kabushiki Kaisha Sankyo Seiki Seisakusho Device for transmitting signals from position detector and method of such signal transmission

Also Published As

Publication number Publication date
US5760707A (en) 1998-06-02
DE4422056A1 (de) 1995-01-12
JPH0714091A (ja) 1995-01-17

Similar Documents

Publication Publication Date Title
JP2810617B2 (ja) 多重シリアル信号の伝送方法
US5625353A (en) Device for transmitting signals from position detector and method of such signal transmission
EP0446733A2 (en) Servo control system
JPH08122100A (ja) 位置測定装置
JPH0854254A (ja) アブソリュートエンコーダ
JP3330992B2 (ja) インクリメンタル信号の伝送方法
EP0273052A1 (en) Device for detecting the rotational position of rotor of motor
JPH10247377A (ja) タイムコード生成装置
JP2793770B2 (ja) 位置検出器の信号伝送装置
JP2892932B2 (ja) 位置検出器の信号伝送装置
JP2570519Y2 (ja) 位置検出器の信号伝送装置
JPS605789A (ja) Ａｃサ−ボモ−タ
JP2002237853A (ja) 差動信号伝送回路および該回路の伝送エラー検出方法
EP0379589B1 (en) Interpolation circuit of an encoder
US5119380A (en) Zero string error detection circuit
JP3465458B2 (ja) モータ位置検出装置
JPH0614798B2 (ja) パルスモ−タ−用駆動装置
JP3994231B2 (ja) データ変換回路
JP2540177B2 (ja) サ―ボモ―タの信号伝送装置
JP2726339B2 (ja) サーボモータ装置
JP2006079404A (ja) センサ信号の多重化送受信装置
KR0170688B1 (ko) 교류 서어보 전동기의 직렬 통신신호 변환방법 및 장치
JP2008256657A (ja) モータ用エンコーダ
JPS63284415A (ja) エンコ−ダの異常検出回路
JP3271513B2 (ja) 情報信号処理方法及び情報信号処理装置

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19980721

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070731

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090731

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees