JP2809577B2 - ゼロレベル設定回路 - Google Patents
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Description
し、特に、磁気ディスク装置の再生信号をA/D変換器
でディジタル化し、その後ディジタル的に信号を処理す
る信号処理系における、A/D変換器のダイナミックレ
ンジの有効利用を図るためのゼロレベル設定回路に関す
る。
部記憶装置としての磁気ディスク装置に対しても高速、
大容量化が要求されている。このため、磁気ディスク装
置の復調回路が扱う信号は周波数が高くなり、媒体上の
記録密度も上昇することから信号品質が劣化してしま
う。従って、ヘッド−媒体系の改善ばかりでなく、低品
質信号の復調を行う復調回路が必要となる。この為、復
調系をディジタルで構成することが試みられている。
である再生信号を内部のディジタル信号に変換するA/
D変換器が必要となる。しかも、精度を高めるためには
ビット数の多いA/D変換器が必要となる。しかし、回
路規模や消費電力、及びこれに伴う発熱等を考慮すれ
ば、A/D変換器のビット数は少ない方が条件は良いこ
とになる。そこで、少ないビット数のA/D変換器で精
度を最大限に引き出すことが望まれている。
構成を示すブロック図である。磁気ディスクDに記録さ
れたデータはヘッド1によって読み出され、ヘッドアン
プ21、AGC(自動利得制御)回路22、LPF(ロ
ーパスフィルタ)23によって処理される。LPF23
から出力される再生信号はアナログ信号であるので、A
/D変換器(コンバータ)6でディジタル信号に変換さ
れ、復調器7においてディジタル復調処理されてデータ
が復調される。
る場合、入力であるアナログ再生信号をディジタル信号
に変換するA/D変換器6としては、その変換精度を高
めるためにはビット数を多くした方が良い。
コンバータ6における処理ビット数を多くすると、A/
Dコンバータ6の回路規模や消費電力が大きくなり、こ
れに伴って発熱量も大きくなるという問題がある。そこ
で、少ないビット数のA/D変換器で変換精度を最大限
に引き出すことが試みられているが、A/D変換器のダ
イナミックレンジ内に入力信号の変化範囲を一致させる
必要があり、精度の向上が困難であった。
は、AGC回路22により信号の最大振幅は限定される
が、図10(b) に示すように、LPF23から出力され
る再生信号のゼロレベルとA/D変換器のゼロレベルが
一致しない場合には変換精度の悪化を招いていた。すな
わち、図10(b) の(2) に示すように、LPF23から
出力される再生信号のゼロレベルとA/D変換器のゼロ
レベルが一致している場合には変換精度が良くなるが、
(1) と(3) に示すように、LPF23から出力される再
生信号のゼロレベルとA/D変換器のゼロレベルが一致
しないと、正方向、或いは負方向の何れかの振幅方向で
ダイナミックレンジが犠牲になることになる。
とA/D変換器のゼロレベルとを一致させることによ
り、少ないビット数のA/D変換器で変換精度を最大限
に引き出すことが可能なゼロレベル設定回路を提供する
ことを目的とする。
明のゼロレベル設定回路の構成が図1に示される。本発
明のゼロレベル設定回路は、再生ヘッド1により磁気デ
ィスクDから読み出され、信号読出手段2によって処理
された、0レベルに対して正負対称に意味のあるレベル
が存在する奇数値のアナログ再生信号をA/D変換器6
でディジタル化し、ディジタル信号を復調手段7により
ディジタル信号処理して復調信号を生成する磁気ディス
ク装置における、A/D変換器のゼロレベル設定回路で
あって、前記A/D変換器6の基準電圧Vref を発生す
る基準電圧発生手段8と、前記再生信号のゼロレベルを
検出し、検出したゼロレベルを前記基準電圧Vref と比
較してそのゼロレベル誤差を検出するゼロレベル誤差検
出手段3と、このゼロレベル誤差検出手段3からのゼロ
レベル誤差を累積する誤差累積手段4と、この誤差累積
手段4からの出力に基づいて、前記A/D変換器6のゼ
ロレベルが前記基準電圧Vref に一致するように補正す
るゼロレベル補正手段5とを備えることを特徴としてい
る。
変換器の入力部のゼロレベルの誤差がゼロレベル誤差検
出手段によって検出され、この誤差信号によりループフ
ィルタとチャージポンプ回路からなる誤差累積手段とゼ
ロレベル補正手段とを介して入力信号にオフセットが与
えられる。この結果、A/D変換器の入力部では常に信
号のゼロレベルとA/D変換器のゼロのレベルが一致す
ることになり、ダイナミックレンジの有効利用が可能と
なる。
に説明する。図2(a) は本発明のゼロレベル設定回路1
0の第1実施例の構成を示すブロック図であり、(b) は
本発明のゼロレベル設定回路10の磁気ディスク装置に
おける設置位置を説明するブロック図である。
記録されたデータを復調するためのヘッド1、ヘッドア
ンプ21、AGC(自動利得制御)回路22、LPF
(ローパスフィルタ)23、A/D変換器(コンバー
タ)6、および復調器7からなるディスク装置におい
て、本発明のゼロレベル設定回路10は、LPF23と
A/D変換器6の間に設けられる。
レベル設定回路10は、基準電圧Vref を発生する基準
電圧発生器8と、ディスクからの再生信号(以後入力信
号Xnという)の基準電圧Vref とのゼロレベル誤差を
検出するゼロレベル誤差検出器30と、このゼロレベル
誤差検出器30からのゼロレベル誤差を累積する誤差累
積回路40、およびこの誤差累積回路40からの出力に
基づいて、A/D変換器6のゼロレベルが基準電圧Vre
f に一致するように補正するゼロレベル補正手段として
の加算器50とから構成されている。そして、ゼロレベ
ル誤差検出器30には、入力信号Xnが正負の所定範囲
内にある時にゼロレベルと判定するゼロレベル検出器3
1と、入力信号Xnの基準電圧Vref に対する極性と誤
差を検出して出力する極性判定器32と、ゼロレベル検
出器31の出力と極性判定器32の出力との積によりゼ
ロレベル誤差を算出する掛け算器33とから構成され
る。また、誤差累積回路40は、ループフィルタ41と
チャージポンプ回路42、およびインバータ43とから
構成される。そして、加算器50は、入力信号Xnにゼ
ロレベル誤差検出器30からの出力を加算してオフセッ
トを与える。
器50に接続されており、出力側は誤差累積回路40に
接続されている。そして、ゼロレベル検出器31と極性
判定器32とはゼロレベル誤差検出器30内で並列に接
続されており、両者の出力が掛け算器33に出力され
る。基準電圧発生器8で発生される基準電圧Vref はA
/D変換器6と極性判定器32に入力される。また、ゼ
ロレベル検出器31には信号Ynのゼロレベルを判定す
るための2つの判定電圧Vthp とVthn (Vthp>Vthn
)が入力されている。
路10では、入力信号Xnは加算器50によりオフセッ
トが与えられて信号Ynとなり、A/D変換器6とゼロ
レベル誤差検出器30に入力される。信号Ynはゼロレ
ベル誤差検出器30内でゼロレベル検出器31と極性判
定器32にそれぞれ入力される。ゼロレベル検出器31
では、信号Ynを2つの判定電圧Vthp とVthn によっ
て、信号Ynが判定電圧Vthn 未満、判定電圧Vth
n 以上で、かつ判定電圧Vthp 以下、および判定電圧
Vthp を越える、の3つの場合の何れかを判定する3値
判定が行われる。そして、ゼロレベル検出器31では、
信号Ynが判定電圧Vthn 以上で、かつ判定電圧Vthp
以下の場合に信号Ynがゼロレベルと判定され、このゼ
ロレベルの場合のみ、出力Yn′として信号“1”が出
力され、その他の場合は“0”が出力される。
器6のゼロのレベルである基準電圧Vref と比較され、
信号Ynが基準電圧Vref より大きい (正) か小さい
(負)かの極性がゼロレベル誤差ΔVref =f(Yn−V
ref )として演算される。このゼロレベル誤差ΔVref
は、Yn−Vref ≧0の時に“+1”となり、YnがV
ref 未満の時に“−1”となって掛け算器33に出力さ
れる。
からの出力Yn′と極性判定器32からのゼロレベル誤
差ΔVref との積が演算され、このゼロレベル誤差ΔV
refが、信号Ynがゼロレベルの場合のみ掛け算器33
から出力される。この掛け算器33におけるゼロレベル
誤差△Vref の演算を式で表すと以下のようになる。 △Vref = f( Yn−Vref )× Yn′ このゼロレベル誤差ΔVref は誤差累積回路40のルー
プフィルタ41に入力されて適切な時定数を与えられ、
チャージポンプ42を駆動し加算器50に与えられるオ
フセット電圧が作り出される。このオフセット電圧はイ
ンバータ43で極性を反転された後に、加算回路50に
入力される。この結果、A/D変換器8の入力部での信
号のゼロレベルとA/D変換器8のゼロレベルVref と
の相違が最小とされる。
31の構成を示す回路図であり、図3(b) は図3(a) の
ゼロレベル検出器31の動作を示す波形図である。ゼロ
レベル検出器31は第1の比較器311と第2の比較器
312、およびAND回路313とを備えている。第1
の比較器311の正の入力には判定電圧Vthp が入力さ
れており、第2の比較器312の負の入力には判定電圧
Vthn が入力されている。そして、信号Ynは第1の比
較器311の負の入力と第2の比較器312の正の入力
に入力される。そして、第1の比較器311の出力と第
2の比較器312の出力がAND回路313の2つの入
力に入力される。
Ynが判定電圧Vthp よりも小さい時にハイレベル
“1”が出力され、第2の比較器312からは信号Yn
が判定電圧Vthn よりも大きい時にハイレベル“1”が
出力され、その他の場合にはローレベル“0”が出力さ
れる。従って、AND回路313からは、信号Ynが判
定電圧Vthn よりも大きく、かつ、判定電圧Vthp より
小さい時にのみハイレベル“1”の信号が出力される。
n′を示すものであり、図に示す信号Ynのサンプリン
グ点●において、信号Ynが判定電圧Vthn よりも大き
く、かつ、判定電圧Vthp より小さい電圧範囲にある時
のみ、出力Yn′がハイレベル“1”になることが分か
る。このように、図2(a) に示した実施例のゼロレベル
設定回路10では、入力信号Xnに加算器50でオフセ
ット電圧が与えられ、加算器50の出力Ynが後段のA
/D変換器6とゼロレベル誤差検出器30に導かれ、こ
のゼロレベル誤差検出器30により信号Ynのゼロレベ
ルとA/D変換器8のゼロレベルVref との誤差が検出
され、ループフィルタ41とチャージポンプ回路42に
よってオフセット量が演算され、このオフセット量が加
算器50において入力信号Xnに加えられるので、A/
D変換器8の入力部での信号のゼロレベルとA/D変換
器8のゼロレベルVref との相違が最小とされる。この
結果、A/D変換器6のダイナミックレンジ内に入力信
号Xnの変化範囲が一致するので、少ないビット数のA
/D変換器6でも、変換精度を最大限に引き出すことが
できる。
第2実施例の構成を示すブロック図である。この第2の
実施例のゼロレベル設定回路が第1の実施例のゼロレベ
ル設定回路と異なる点は、図2の極性判定器32を減算
器34で置き換えた点のみである。従って、図2で説明
した回路と同じ構成部材には同じ符号を付してその説明
を省略する。
ら基準電圧Vref が減算器34において減算され、ゼロ
レベル誤差ΔVref =(Yn−Vref )が演算される。
このゼロレベル誤差ΔVref は誤差累積回路40のルー
プフィルタ41に入力されて適切な時定数を与えられ、
チャージポンプ42を駆動し加算器50に与えられるオ
フセット電圧が作り出される。このオフセット電圧はイ
ンバータ43で極性を反転された後に、加算回路50に
入力される。この結果、A/D変換器8の入力部での信
号のゼロレベルとA/D変換器8のゼロレベルVref と
の相違が最小とされる。
実施例の構成を示すブロック図である。前述の第1、第
2の実施例では、共に入力信号Xnにオフセット電圧を
付加して入力信号XnのゼロレベルとA/Dコンバータ
6のゼロレベルを合わせるようにしていたが、この第3
の実施例ではA/Dコンバータ6のゼロレベルVref自
体を制御して目的を達成しようとしたものである。
誤差検出器30と誤差累積回路40しか設けられていな
い。この第3の実施例におけるゼロレベル誤差検出器3
0の構成は第1の実施例と同じでも良いが、ここでは第
2の実施例と同じに構成した例を示してある。この第3
の実施例においては、入力信号Xnから誤差検出回路4
0において作られた基準電圧Vref が減算器34におい
て減算され、ゼロレベル誤差ΔVref=(Xn−Vref
)が演算される。このゼロレベル誤差ΔVref は誤差
累積回路40のループフィルタ41に入力されて適切な
時定数を与えられ、チャージポンプ42を駆動して基準
電圧Vref が作り出される。この基準電圧Vref は前述
のように減算器34に入力されてゼロレベル誤差ΔVre
f =(Xn−Vref )が演算されると共に、そのまま、
A/D変換器6の基準電圧Vref となる。この結果、A
/D変換器8の入力部での信号のゼロレベルにA/D変
換器8のゼロレベルVref が合わされる。
化範囲のゼロレベルにA/D変換器6のゼロレベルが一
致するので、入力信号Xnの変化範囲のダイナミックレ
ンジが有効にA/D変換器によって利用され、少ないビ
ット数のA/D変換器6でも、変換精度を最大限に引き
出すことができる。図6は、図2と図4に示した加算器
50の具体的な回路構成例を示す回路図である。
ットを与える回路であり、トランジスタQ1〜Q15と
抵抗R1〜R18とから構成される。入力信号Xnはト
ランジスタQ1、Q2で構成される差動増幅対に入力さ
れる。一方、チャージポンプからのオフセット電圧はト
ランジスタQ3、Q4で構成される差動増幅対の一方の
入力に入力される。そして、トランジスタQ3、Q4で
構成される差動増幅対の他方の入力は、抵抗R9、R1
0、トランジスタQ9、および抵抗R14で構成される
バイアス源に接続される。
とトランジスタQ3,Q4による差動増幅対はそれぞれ
コレクタ側がトランジスタQ5,Q6を介して共通負荷
抵抗R5,R6に接続され、両差動増幅対の入力値が電
流の形で加算され、共通負荷抵抗R5,R6に現れる。
この電圧はトランジスタQ7,Q8から構成されるエミ
ッタフォロワを介して出力される。図7は、図4と図5
に示した減算器34の具体的な回路構成例を示す回路図
である。
ータ6の基準電圧Vref との差を求める回路であり、構
成は加算器50とほぼ同じであり、トランジスタQ1〜
Q15と抵抗R1〜R18とから構成されるが、トラン
ジスタQ1、Q2による差動増幅対とトランジスタQ
3、Q4による差動増幅対が加算器50の場合に対して
逆相に接続されており、両入力の差を求める演算が行わ
れる点が異なる。
算器33の具体的な回路構成例を示す回路図であり、ト
ランジスタQ1〜Q14と抵抗R1〜R13とから構成
される。掛け算器33は、入力信号Yn−Vref の極
性、あるいは差の値に対して信号Yn′(" 0" または
“1”)を掛け算する回路であり、信号Yn′が“1”
のとき、トランジスタQ10の電流源による電流はトラ
ンジスタQ3を介してトランジスタQ1、Q2による差
動増幅対を機能させる。
いは差の値はトランジスタQ7、Q8からなるエミッタ
フォロワを介して出力される。一方、信号Yn′が
“0”のとき、トランジスタQ10の電流源による電流
は、トランジスタQ4を介してトランジスタQ5、Q6
からなるトランジスタ対に流れ、負荷抵抗R3、R4に
流れる。しかしながら、この電流は一定の電流であるた
め、負荷抵抗R3、R4に発生する電圧は入力信号Yn
−Vref の極性、あるいは差の値に対して無関係とな
る。
プフィルタ41とチャージポンプ回路42の具体的な回
路構成例を示す回路図であり、トランジスタQ1〜Q1
2と抵抗R1〜R13、およびコンデンサC1から構成
される。この回路は、チャージポンプ回路42への入力
信号Yn、とA/Dコンバータ6の基準電圧Vref との
間の誤差ΔVref を蓄積し、オフセット電圧を発生する
回路である。誤差電圧ΔVref はトランジスタQ1, Q
2、およびQ3により構成されるバッファ回路に入力
し、低インピーダンスでチャージ用コンデンサC1を充
放電する。この充放電により、コンデンサC1に生じる
電圧がトランジスタQ4、Q5、およびQ6で構成され
るバッファ回路により次段に送られる。
おいて、入力と出力が2系統になっているが、これはデ
ィスクから再生されたアナログ信号は差動で扱われるか
らであり、ヘッドアンプ以降のアナログ回路は全て差動
回路で構成されているためである。このアナログ回路に
おいては、絶対電圧は関係なく、2つの線の間の差分の
みが意味を持つが、このことは周知であるので、これ以
上説明しない。
ル設定回路によれば、磁気ディスク装置の再生系におけ
るアナログ再生信号のゼロレベルとA/D変換器のゼロ
レベルとを一致させることができるので、少ないビット
数のA/D変換器で変換精度を最大限に引き出すことが
できるという効果がある。
構成図である。
例の構成を示すブロック図であり、(b) は本発明のゼロ
レベル設定回路の磁気ディスク装置における設置位置を
説明するブロック図である。
示す回路図、(b) は(a) のゼロレベル検出器の動作を示
す波形図である。
成を示すブロック図である。
成を示すブロック図である。
例を示す回路図である。
例を示す回路図である。
な回路構成例を示す回路図である。
チャージポンプ回路の具体的な回路構成例を示す回路図
である。
ブロック図であり、(b) は(a) のA/D変換器の入力信
号のゼロレベル誤差を説明する図である。
Claims (7)
- 【請求項1】 再生ヘッド(1) により磁気ディスク(D)
から読み出され、信号読出手段(2) によって処理され
た、0レベルに対して正負対称に意味のあるレベルが存
在する奇数値のアナログ再生信号をA/D変換器(6) で
ディジタル化し、ディジタル信号を復調手段(7) により
ディジタル信号処理して復調信号を生成する磁気ディス
ク装置における、A/D変換器のゼロレベル設定回路で
あって、 前記A/D変換器(6) の基準電圧(Vref)を発生する基準
電圧発生手段(8) と、 前記再生信号のゼロレベルを検出し、検出したゼロレベ
ルを前記基準電圧(Vref)と比較してそのゼロレベル誤差
を検出するゼロレベル誤差検出手段(3) と、 このゼロレベル誤差検出手段(3) からのゼロレベル誤差
を累積する誤差累積手段(4) と、 この誤差累積手段(4) からの出力に基づいて、前記A/
D変換器(6) のゼロレベルが前記基準電圧(Vref)に一致
するように補正するゼロレベル補正手段(5) と、 を備えることを特徴とするゼロレベル設定回路。 - 【請求項2】 請求項1に記載のゼロレベル設定回路で
あって、 前記ゼロレベル誤差検出手段(3) が、前記再生信号が正
負の所定範囲内にある時にゼロレベルと判定するゼロレ
ベル検出器(31)と、前記再生信号の前記基準電圧(Vref)
に対する極性と誤差を検出して出力する極性判定器(32)
と、前記ゼロレベル検出器(31)の出力と前記極性判定器
(32)の出力との積によりゼロレベル誤差を算出する掛け
算器(33)とから構成され、 前記誤差累積手段(4) が、ループフィルタ(41)とチャー
ジポンプ回路(42)とから構成され、 前記ゼロレベル補正手段(5) が、前記再生信号に前記ゼ
ロレベル誤差検出手段(3) からの出力を加算してオフセ
ットを与える加算器(50)から構成されることを特徴とす
るもの。 - 【請求項3】 請求項1に記載のゼロレベル設定回路で
あって、 前記ゼロレベル誤差検出手段(3) が、前記再生信号が正
負の所定範囲内にある時にゼロレベルと判定するゼロレ
ベル検出器(31)と、前記再生信号から前記基準電圧(Vre
f)を減算する減算器(34)と、前記ゼロレベル検出器(31)
の出力と前記減算器(34)の出力との積によりゼロレベル
誤差を算出する掛け算器(33)とから構成され、 前記誤差累積手段(4) が、ループフィルタ(41)とチャー
ジポンプ回路(42)とから構成され、 前記ゼロレベル補正手段(5) が、前記再生信号に前記ゼ
ロレベル誤差検出手段(3) からの出力を加算してオフセ
ットを与える加算器(50)から構成されることを特徴とす
るもの。 - 【請求項4】 請求項1に記載のゼロレベル設定回路で
あって、 前記誤差累積手段(4) が、前記基準電圧発生手段(8)
と、前記ゼロレベル補正手段(5) の機能を合わせ持ち、
前記A/D変換器(6) への基準電圧(Vref)を発生すると
共にこの基準電圧(Vref)を前記ゼロレベル誤差検出手段
(3) にも入力し、このゼロレベル誤差検出手段(3) から
の出力に基づいて前記基準電圧(Vref)を発生するもの。 - 【請求項5】 請求項4に記載のゼロレベル設定回路で
あって、 前記ゼロレベル誤差検出手段(3) が、前記再生信号が正
負の所定範囲内にある時にゼロレベルと判定するゼロレ
ベル検出器(31)と、前記再生信号から前記基準電圧(Vre
f)を減算する減算器(34)と、前記ゼロレベル検出器(31)
の出力と前記減算器(34)の出力との積によりゼロレベル
誤差を算出する掛け算器(33)とから構成され、 前記誤差累積手段(4) が、ループフィルタ(41)とチャー
ジポンプ回路(44)とから構成されるもの。 - 【請求項6】 請求項1から5の何れか1項に記載のゼ
ロレベル設定回路であって、 前記ゼロレベル検出器(31)が、前記再生信号を前記基準
電圧(Vref)よりも正側の第1の閾値(Vthp)と比較する第
1の比較器(311) と、前記再生信号を前記基準電圧(Vre
f)よりも負側の第2の閾値(Vthn)と比較する第2の比較
器(312) と、これら第1、第2の比較器(311,312) の論
理積をとるAND回路(313) とから構成され、前記再生
信号が前記第1の閾値(Vthp)以下かつ前記第2の閾値(V
thn)以上の時に前記再生信号のゼロレベルの判定信号("
1")を出力することを特徴とするもの。 - 【請求項7】 請求項1から6の何れか1項に記載のゼ
ロレベル設定回路であって、 前記0レベルに対して正負対称に意味のあるレベルが存
在する奇数値のアナログ再生信号が3値のアナログ信号
であるもの。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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