JP2808754B2 - ゲートアレイ型集積回路 - Google Patents
ゲートアレイ型集積回路Info
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- JP2808754B2 JP2808754B2 JP1310118A JP31011889A JP2808754B2 JP 2808754 B2 JP2808754 B2 JP 2808754B2 JP 1310118 A JP1310118 A JP 1310118A JP 31011889 A JP31011889 A JP 31011889A JP 2808754 B2 JP2808754 B2 JP 2808754B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
- H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays
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- Logic Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ型集積回路に関し、特にエミッ
タフォロワ回路出力を内部論理回路出力とし、複数の内
部論理回路のエミッタフォロワ出力端子間を配線接続す
ることにより布線論理を構成可能なECLのゲートアレイ
型集積回路に関する。
タフォロワ回路出力を内部論理回路出力とし、複数の内
部論理回路のエミッタフォロワ出力端子間を配線接続す
ることにより布線論理を構成可能なECLのゲートアレイ
型集積回路に関する。
ECL回路において布線論理は古くから用いられてお
り、論理回路出力のエミッタフォロワ部を配線接続する
のみで論理和を得ることはECLのゲートアレイ型集積回
路（以下ECLゲートアレイという）において重要な論理
形成手法の１つである。
り、論理回路出力のエミッタフォロワ部を配線接続する
のみで論理和を得ることはECLのゲートアレイ型集積回
路（以下ECLゲートアレイという）において重要な論理
形成手法の１つである。
第３図はECLの基本回路図を示す。
電流切換型回路部２は、最高電位電源D3と最低電位電
源D4の間に接続されるコレクタ抵抗RC、入力信号がそれ
ぞれベース端子B1〜B3に印加されるNPNトランジスタQ21
〜Q23、及び共通エミッタECが接続する定電流電源C3と
を有している。
源D4の間に接続されるコレクタ抵抗RC、入力信号がそれ
ぞれベース端子B1〜B3に印加されるNPNトランジスタQ21
〜Q23、及び共通エミッタECが接続する定電流電源C3と
を有している。
また、エミッタフォロワ回路部３は、電流切換型回路
部２の出力信号S3をベースに入力しエミッタにエミッタ
抵抗REを有しコレクタが最高電位電源D3に接続されるト
ランジスタQ24を有しており、エミッタの論理出力信号S
Oは出力端子TOに出力される。
部２の出力信号S3をベースに入力しエミッタにエミッタ
抵抗REを有しコレクタが最高電位電源D3に接続されるト
ランジスタQ24を有しており、エミッタの論理出力信号S
Oは出力端子TOに出力される。
第３図に示す回路の場合、ベース端子B1,B2へと入力
信号S1,S2の論理和が出力端子TOへ出力される。
信号S1,S2の論理和が出力端子TOへ出力される。
エミッタフォロワ回路部３はエミッタ抵抗REをエミッ
タフォロワ終端抵抗としているが、抵抗REの替りに定電
流源によりエミッタフォロワ回路部を構成することもあ
る。
タフォロワ終端抵抗としているが、抵抗REの替りに定電
流源によりエミッタフォロワ回路部を構成することもあ
る。
多くのECLゲートアレイにおいてはエミッタフォロワ
終端抵抗を組み合せ抵抗で構成し、抵抗エレメントの組
み合せによりエミッタフォロワ電流値を選択するように
している。
終端抵抗を組み合せ抵抗で構成し、抵抗エレメントの組
み合せによりエミッタフォロワ電流値を選択するように
している。
第４図（ａ）〜（ｃ）は第３図のエミッタ抵抗に相当
するエミッタフォロワ終端抵抗の構成例で、それぞれ同
じ抵抗値Ｒである二つの抵抗γ1,γ２の接続使用例であ
る。
するエミッタフォロワ終端抵抗の構成例で、それぞれ同
じ抵抗値Ｒである二つの抵抗γ1,γ２の接続使用例であ
る。
第４図（ａ）では、２本の抵抗γ1,γ２を直列接続し
ており、直列抵抗値は2Rとなる。
ており、直列抵抗値は2Rとなる。
第４図（ｂ）では１本の抵抗γ１を使用しており、Ｒ
の抵抗値となる。
の抵抗値となる。
第４図（ｃ）では２本の抵抗γ1,γ２を並列接続して
おり、0.5Rの抵抗値となる。
おり、0.5Rの抵抗値となる。
これらの布線による抵抗値に切り替えにより、エミッ
タフォロワの電流値を設定することが可能となる。
タフォロワの電流値を設定することが可能となる。
従来のECLゲートアレイにおいて布線論理を形成する
場合、複数の論理回路出力であるエミッタフォロワ出力
端子間を任意に配線接続した上で、すべてのエミッタフ
ォロワ出力端子に終端抵抗、または定電流源を設置する
方法、またはどこか１個所のエミッタフォロワ出力端子
に終端抵抗または定電流源を設置する方法が採られてい
た。
場合、複数の論理回路出力であるエミッタフォロワ出力
端子間を任意に配線接続した上で、すべてのエミッタフ
ォロワ出力端子に終端抵抗、または定電流源を設置する
方法、またはどこか１個所のエミッタフォロワ出力端子
に終端抵抗または定電流源を設置する方法が採られてい
た。
終端抵抗タイプのエミッタフォロワ回路の場合、高レ
ベル電位（以後“H"と記す）の方が低レベル電位（以後
“L"と記す）より電流が多く流れる。
ベル電位（以後“H"と記す）の方が低レベル電位（以後
“L"と記す）より電流が多く流れる。
エミッタフォロワの布線論理時にはエミッタフォロワ
出力端子間に結線する配線上にエミッタフォロワ回路電
流が流れる。
出力端子間に結線する配線上にエミッタフォロワ回路電
流が流れる。
本発明はこの電流に関するものであるため、より多く
の電流の流れる布線論理の出力が“H"の場合について図
面を参照しながら説明する。
の電流の流れる布線論理の出力が“H"の場合について図
面を参照しながら説明する。
第５図は従来の布線論理部の一例の結線図であり、終
端抵抗はすべてのトランジスタのエミッタフォロワ出力
端子に設置されている。
端抵抗はすべてのトランジスタのエミッタフォロワ出力
端子に設置されている。
４つの論理回路のそれぞれは、電流切換型回路２と、
それぞれのエミッタフォロワ回路部３を構成するトラン
ジスタQ1〜Q4から成っている。
それぞれのエミッタフォロワ回路部３を構成するトラン
ジスタQ1〜Q4から成っている。
各々のトランジスタQ1〜Q4のコレクタはそれぞれ最高
電位電源D3に接続されているが、図面上では省略してい
る。
電位電源D3に接続されているが、図面上では省略してい
る。
各々のトランジスタQ1〜Q4は同じ抵抗値のエミッタ抵
抗R2を有し終端電位電源D1へ終端されている。
抗R2を有し終端電位電源D1へ終端されている。
この時の電流値を合計で2mAとし、それぞれの抵抗R2
では等しく0.5mAの電流を引いているものとする。
では等しく0.5mAの電流を引いているものとする。
第５図の布線論理を“H"とするトランジスタQ1〜Q4の
それぞれのベース端子は少なくともどれか１個がＨであ
れば良いが、“H"であるトランジスタに2mAの電流が分
流するため、場合によっては布線論理を構成する各配線
部を流れる電流は異なる。
それぞれのベース端子は少なくともどれか１個がＨであ
れば良いが、“H"であるトランジスタに2mAの電流が分
流するため、場合によっては布線論理を構成する各配線
部を流れる電流は異なる。
すべてのトランジスタQ1〜Q4がベース端子に“H"が入
力された場合は布線接続点N1,N2を通る前記配線間を流
れる電流値は０であるが、トランジスタQ2のベース端子
のみに“H"が印加され、残るトランジスタQ1,Q3,Q4のベ
ース端子に“L"が印加された場合には、エミッタ出力端
子E2から布線接続点N1を結ぶ配線l1上には0.5mA、接続
点N1から接続点N2を結ぶ配線l2上には1.0mA、その他の
配線上には0.5mAの電流が流れる。
力された場合は布線接続点N1,N2を通る前記配線間を流
れる電流値は０であるが、トランジスタQ2のベース端子
のみに“H"が印加され、残るトランジスタQ1,Q3,Q4のベ
ース端子に“L"が印加された場合には、エミッタ出力端
子E2から布線接続点N1を結ぶ配線l1上には0.5mA、接続
点N1から接続点N2を結ぶ配線l2上には1.0mA、その他の
配線上には0.5mAの電流が流れる。
第６図は第５図と同一の布線論理部を有するが、終端
抵抗を１箇所のエミッタ出力端子にのみ設置した結線図
である。
抵抗を１箇所のエミッタ出力端子にのみ設置した結線図
である。
この場合、抵抗R3がトランジスタQ3のエミッタフォロ
ワ部に設置されており、この場合の電流値も2mAとす
る。
ワ部に設置されており、この場合の電流値も2mAとす
る。
第６図の場合、トランジスタQ3のベース端子のみが
“H"の場合は出力端子E1〜E4を結ぶ配線上には電流は流
れないが、その他のトランジスタQ1,Q2,Q4のいずれかの
ベース端子が“H"の場合、前記配線上にエミッタフォロ
ワ回路電流が流れる。
“H"の場合は出力端子E1〜E4を結ぶ配線上には電流は流
れないが、その他のトランジスタQ1,Q2,Q4のいずれかの
ベース端子が“H"の場合、前記配線上にエミッタフォロ
ワ回路電流が流れる。
トランジスタQ1のベース端子のみが“H"で他のトラン
ジスタQ2〜Q4のベース端子が“L"の場合、出力端子接続
点N2,N1及び出力端子E3を結ぶ配線上に2mAの電流が流
れ、その他の配線上には電流は流れないこととなる。
ジスタQ2〜Q4のベース端子が“L"の場合、出力端子接続
点N2,N1及び出力端子E3を結ぶ配線上に2mAの電流が流
れ、その他の配線上には電流は流れないこととなる。
エミッタフォロワ回路を出力とするECLゲートアレイ
は高速動作が要求されるため、終端抵抗のインピーダン
スは可能な限り小さくする必要がある。
は高速動作が要求されるため、終端抵抗のインピーダン
スは可能な限り小さくする必要がある。
終端抵抗のインピーダンスを小さくすればエミッタフ
ォロワ回路電流は大きくなる。このことは布線論理を構
成するエミッタフォロワについても同じである。
ォロワ回路電流は大きくなる。このことは布線論理を構
成するエミッタフォロワについても同じである。
上述した従来ゲートアレイ型集積回路のエミッタフォ
ロワ回路における布線論理では、Ｎ個のエミッタフォロ
ワ出力端子間を結ぶ結線は任意の結線となっており、例
えば2mAのエミッタフォロワ回路電流で構成する場合、
すべてのエミッタフォロワ出力端子に終端抵抗を設置す
る方式では最大｛２×（Ｎ−１）/N｝mAの電流が、また
１箇所のエミッタフォロワ出力端子のみに終端抵抗を設
置する方式では最大2mAの電流が布線論理を構成する配
線上に流れることになる。
ロワ回路における布線論理では、Ｎ個のエミッタフォロ
ワ出力端子間を結ぶ結線は任意の結線となっており、例
えば2mAのエミッタフォロワ回路電流で構成する場合、
すべてのエミッタフォロワ出力端子に終端抵抗を設置す
る方式では最大｛２×（Ｎ−１）/N｝mAの電流が、また
１箇所のエミッタフォロワ出力端子のみに終端抵抗を設
置する方式では最大2mAの電流が布線論理を構成する配
線上に流れることになる。
ECLゲートアレイにおいては布線論理を構成する配線
もCADにより自動布設されるため、一律の配線幅で布設
されてかつその配線長も長短まちまちである。
もCADにより自動布設されるため、一律の配線幅で布設
されてかつその配線長も長短まちまちである。
このようなECLゲートアレイにおいて、布線論理を構
成する配線上に大電流を流すことは以下の２つの欠点が
あった。
成する配線上に大電流を流すことは以下の２つの欠点が
あった。
第１の、配線は配線抵抗を有しており、そこを流れる
電流との積から成る電位シフトを生じてECL論理回路に
おけるノイズマージンを減ずる。
電流との積から成る電位シフトを生じてECL論理回路に
おけるノイズマージンを減ずる。
例えば、50Ωの配線抵抗を有する配線部に2mAの電流
が流れれば、そこに100mVの電位シフトを生ずる。
が流れれば、そこに100mVの電位シフトを生ずる。
第２に一律の配線幅に流れる電流が多いことは電流密
度が大きいことを意味しており、ストレスマイグレーシ
ョンに対する余裕が少なくなる。
度が大きいことを意味しており、ストレスマイグレーシ
ョンに対する余裕が少なくなる。
以上２点の欠点があるが、従来のECLゲートアレイで
は配線幅も６μｍ程度あり、配線膜厚も１μｍ程度のア
ルミ配線で布線論理は構成されていた。
は配線幅も６μｍ程度あり、配線膜厚も１μｍ程度のア
ルミ配線で布線論理は構成されていた。
このため、1mm当りの配線抵抗は約５Ωであり、2mAの
電流をエミッタフォロワ回路電流とし、１箇所のエミッ
タフォロワ出力端子に終端抵抗を設置する布線論理構成
を採った場合でも、配線電流密度は0.33×105A/cm2であ
り、配線抵抗による電位シフト量も製品設計上制御可能
な範囲であった。
電流をエミッタフォロワ回路電流とし、１箇所のエミッ
タフォロワ出力端子に終端抵抗を設置する布線論理構成
を採った場合でも、配線電流密度は0.33×105A/cm2であ
り、配線抵抗による電位シフト量も製品設計上制御可能
な範囲であった。
しかし、近年ECLゲートアレイも大規模化が進み、そ
れにともなった微細化が進み配線幅は２μｍ程度になっ
ている。
れにともなった微細化が進み配線幅は２μｍ程度になっ
ている。
配線の微細化，素子の微細化が進んでも、ECLゲート
アレイに対するより高速動作の要求は続いており、 エミッタフォロワ回路電流値は比例した小電流化には
ならない。
アレイに対するより高速動作の要求は続いており、 エミッタフォロワ回路電流値は比例した小電流化には
ならない。
２μｍの配線幅で2mAのエミッタフォロワ回路電流に
よる布線論理を継続する場合、配線膜厚，材質を同じと
すれば、1mm当りの配線抵抗は約15Ωとなり、配線電流
密度も１×105A/cm2となり、それぞれ前記従来例の３倍
となる。
よる布線論理を継続する場合、配線膜厚，材質を同じと
すれば、1mm当りの配線抵抗は約15Ωとなり、配線電流
密度も１×105A/cm2となり、それぞれ前記従来例の３倍
となる。
このことは、ストレスマイグレーションから見たECL
ゲートアレイの信頼性を劣化させるものであり、かつ、
電位シフト量を一定値以下に抑えようとした場合、設計
難度が著しく上がってしまうことになった。
ゲートアレイの信頼性を劣化させるものであり、かつ、
電位シフト量を一定値以下に抑えようとした場合、設計
難度が著しく上がってしまうことになった。
本発明の目的は、高速動作ができかつ小形のゲートア
レイ型集積回路を提供することにある。
レイ型集積回路を提供することにある。
本発明のゲートアレイ型集積回路は、電流切換型回路
部とエミッタフォロワ回路部からなる内部論理回路を有
し、複数の論理回路のエミッタフォロワ出力端子間を配
線接続する布線論理部を有するアレイ型集積回路におい
て、前記布線論理部は、２以上の数であるＮ個のエミッ
タフォロワ出力端子を結線する配線が第１番目のエミッ
タフォロワ出力端子から第Ｎ番目のエミッタフォロワ出
力端子までを直列に経由して布設され、等しい値の終端
抵抗または定電流源が前記直列に接続された布線の両端
である前記第１番目と第Ｎ番目のエミッタフォロワ出力
端子にのみ接続して構成されている。
部とエミッタフォロワ回路部からなる内部論理回路を有
し、複数の論理回路のエミッタフォロワ出力端子間を配
線接続する布線論理部を有するアレイ型集積回路におい
て、前記布線論理部は、２以上の数であるＮ個のエミッ
タフォロワ出力端子を結線する配線が第１番目のエミッ
タフォロワ出力端子から第Ｎ番目のエミッタフォロワ出
力端子までを直列に経由して布設され、等しい値の終端
抵抗または定電流源が前記直列に接続された布線の両端
である前記第１番目と第Ｎ番目のエミッタフォロワ出力
端子にのみ接続して構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例である布線論理構成の
結線図である。
結線図である。
従来例と同様、４つの論理回路のエミッタフォロワ出
力端子間による布線論理である。
力端子間による布線論理である。
第１の論理回路の電流切換型回路部２の出力信号S3を
ベースに受けるトランジスタQ1のエミッタがエミッタ出
力端子E1へ接続している。
ベースに受けるトランジスタQ1のエミッタがエミッタ出
力端子E1へ接続している。
同様に第２〜第４の論理回路の電流切換型回路部２の
出力を受けるトランジスタQ2〜Q4のエミッタはそれぞれ
の出力端子Q2〜Q4へ接続している。
出力を受けるトランジスタQ2〜Q4のエミッタはそれぞれ
の出力端子Q2〜Q4へ接続している。
トランジスタQ2〜Q4のコレクタ端子はそれぞれ最高電
位電源へ接続しているが、図面上では記載を省略してい
る。
位電源へ接続しているが、図面上では記載を省略してい
る。
第１図において、これらのエミッタフォロワ出力端子
間を結ぶ布線論理部１の配線は、出力端子E1〜E4の順に
直列に経由して接続しており、エミッタフォロワ終端抵
抗は等しい値の抵抗R1をそれぞれ前記直列接続の両端で
ある出力端子E1と出力端子E4の２箇所で終端電圧電源D1
との間に設置している。
間を結ぶ布線論理部１の配線は、出力端子E1〜E4の順に
直列に経由して接続しており、エミッタフォロワ終端抵
抗は等しい値の抵抗R1をそれぞれ前記直列接続の両端で
ある出力端子E1と出力端子E4の２箇所で終端電圧電源D1
との間に設置している。
この場合もエミッタフォロワ回路電圧を2mAとする
と、トランジスタQ1〜Q4のいれが“H"になっても出力端
子E1〜E4を結ぶ配線を流れる電流は最大1mAとなる。
と、トランジスタQ1〜Q4のいれが“H"になっても出力端
子E1〜E4を結ぶ配線を流れる電流は最大1mAとなる。
配線幅２μｍ配線膜厚１μｍとしたとき、配線の電流
密度は0.5×105A/cm2となる。
密度は0.5×105A/cm2となる。
これは、従来の布線論理部1bを用いた第５図の場合の
最大電流密度0.75×105A/cm2、あるいは第６図の場合の
１×105A/cm2に比べて、電流密度は減少している。
最大電流密度0.75×105A/cm2、あるいは第６図の場合の
１×105A/cm2に比べて、電流密度は減少している。
また、配線を流れる電流値も減少しているので電位シ
フト量も軽減されることになる。
フト量も軽減されることになる。
第２図は本発明の第２の実施例である布線論理構成の
結線図である。
結線図である。
本例では８つの論理回路のエミッタフォロワ出力端子
E11〜E18間による布線論理を構成しており、エミッタフ
ォロワの回路電流は低電流源C1〜C2としている。
E11〜E18間による布線論理を構成しており、エミッタフ
ォロワの回路電流は低電流源C1〜C2としている。
第１の論理回路の電流切換型回路部２の出力信号S3を
ベースに受けるトランジスタQ11のエミッタ端はエミッ
タ出力端子E11へ接続している。
ベースに受けるトランジスタQ11のエミッタ端はエミッ
タ出力端子E11へ接続している。
同様に第２〜第８の論理回路の電流切換部２の出力信
号をベースに受けるトランジスタQ11〜Q18のエミッタ端
がエミッタ出力端子E11〜E18へ接続している。
号をベースに受けるトランジスタQ11〜Q18のエミッタ端
がエミッタ出力端子E11〜E18へ接続している。
トランジスタQ11〜Q18のコレクタ端はそれぞれ最高電
位電源へ接続しているが、図面上では記載を省略してい
る。
位電源へ接続しているが、図面上では記載を省略してい
る。
第２図においてこれらのエミッタフォロワ出力端子間
を結ぶ布線論理部1aの配線は、出力端子E11〜E18を順次
経由して直列接続しており、直列接続の両端である出力
端子E11と出力端子E18の位置には、1mAの定電流源C1と
定電流源C2をそれぞれ終端電位電源D2間に挿入してい
る。
を結ぶ布線論理部1aの配線は、出力端子E11〜E18を順次
経由して直列接続しており、直列接続の両端である出力
端子E11と出力端子E18の位置には、1mAの定電流源C1と
定電流源C2をそれぞれ終端電位電源D2間に挿入してい
る。
この場合もエミッタフォロワ回路電流は合計2mAであ
り、全トランジスタQ11〜Q18のいずれが“H"になって
も、出力端子E11〜E18を結ぶ配線を流れる電流は最大1m
Aとなる。
り、全トランジスタQ11〜Q18のいずれが“H"になって
も、出力端子E11〜E18を結ぶ配線を流れる電流は最大1m
Aとなる。
ここで例えば配線幅２μm,配線膜厚１μｍとしたと
き、配線の電流密度は0.5×105A/cm2となる。
き、配線の電流密度は0.5×105A/cm2となる。
本例における定電流値を0.25mAとしてすべての出力端
子E11〜E18の位置に設置し、出力端子間の結線を直列接
続としない第５図のような従来例では、合計エミッタフ
ォロワ電流が2mAであるにもかかわらず最大電流密度は
0.875×105A/cm2となる。
子E11〜E18の位置に設置し、出力端子間の結線を直列接
続としない第５図のような従来例では、合計エミッタフ
ォロワ電流が2mAであるにもかかわらず最大電流密度は
0.875×105A/cm2となる。
また、いずれか１箇所の出力端子に2mAの定電流源を
設置する第６図のような従来例では、電流密度は最大で
１×105A/cm2となる。
設置する第６図のような従来例では、電流密度は最大で
１×105A/cm2となる。
いずれの従来例と比較しても、本実施例に用いた最大
電流密度の方が低く、配線を流れる電流値も少ないため
配線上の電位シフト量も少なくなる。
電流密度の方が低く、配線を流れる電流値も少ないため
配線上の電位シフト量も少なくなる。
このように本発明は、より多くの出力端子間を結ぶ布
線論理に適用する程、従来例との差が顕著となり効果が
大きい。
線論理に適用する程、従来例との差が顕著となり効果が
大きい。
以上説明したように本発明は、電流切換型回路部とエ
ミッタフォロワ回路部からなる内部論理回路を有し、複
数の論理回路のエミッタフォロワ出力端子間を配線接続
することにより布線論理を構成可能なゲートアレイ型集
積回路において、Ｎ個（Ｎ≧３）のエミッタフォロワ出
力端子を結線する配線を、第１番目のエミッタフォロワ
出力端子から第Ｎ番目のエミッタフォロワ出力端子まで
直列に付設し、等しい値の終端抵抗または定電流源を直
列接続の両端のエミッタフォロワ出力端子部に設置する
ことにより、布線論理を構成する配線を流れる電流値を
エミッタフォロワとしての全回路電流値の1/2以下にす
ることができる。
ミッタフォロワ回路部からなる内部論理回路を有し、複
数の論理回路のエミッタフォロワ出力端子間を配線接続
することにより布線論理を構成可能なゲートアレイ型集
積回路において、Ｎ個（Ｎ≧３）のエミッタフォロワ出
力端子を結線する配線を、第１番目のエミッタフォロワ
出力端子から第Ｎ番目のエミッタフォロワ出力端子まで
直列に付設し、等しい値の終端抵抗または定電流源を直
列接続の両端のエミッタフォロワ出力端子部に設置する
ことにより、布線論理を構成する配線を流れる電流値を
エミッタフォロワとしての全回路電流値の1/2以下にす
ることができる。
このことにより、微細化が進むECLゲートアレイにお
いても布線論理幅が許容する電流の２倍までの回路電流
をもった布線論理のエミッタフォロワ回路電流を設定可
能となり、いずれか１箇所の出力端子にのみ電流源を設
置する従来方式と比較すれば２倍の電流を流せることに
なる。従って布線論理部における〔容量〕×〔抵抗〕の
時定数も半減し、従来よりも高速回路を充分な信頼性を
確保した上で実現可能とする効果がある。
いても布線論理幅が許容する電流の２倍までの回路電流
をもった布線論理のエミッタフォロワ回路電流を設定可
能となり、いずれか１箇所の出力端子にのみ電流源を設
置する従来方式と比較すれば２倍の電流を流せることに
なる。従って布線論理部における〔容量〕×〔抵抗〕の
時定数も半減し、従来よりも高速回路を充分な信頼性を
確保した上で実現可能とする効果がある。
第１図は本発明の第１の実施例である布線論理構成部の
結線図、第２図は本発明の第２の実施例である布線論理
構成部の結線図、第３図はECLの基本回路図、第４図
（ａ）〜（ｃ）はそれぞれエミッタフォロワ終端抵抗の
組み合せ結線図、第５図は従来の布線論理構成部の一例
の結線図、第６図は従来の布線論理構成部の他の例の結
線図である。 1,1a……布線論理部、２……電流切換型回路部、３……
エミッタフォロワ回路部、B1〜B3……ベース端子、C1〜
C3……定電流電源、D1〜D3……終端電位電源、E1〜E4,E
11〜E18……エミッタ出力端子、N1〜N2……布線接続
点、Q1〜Q4,Q11〜Q18……NPNトランジスタ、R1〜R3……
エミッタ抵抗、Re……抵抗エレメント、To……出力端
子。
結線図、第２図は本発明の第２の実施例である布線論理
構成部の結線図、第３図はECLの基本回路図、第４図
（ａ）〜（ｃ）はそれぞれエミッタフォロワ終端抵抗の
組み合せ結線図、第５図は従来の布線論理構成部の一例
の結線図、第６図は従来の布線論理構成部の他の例の結
線図である。 1,1a……布線論理部、２……電流切換型回路部、３……
エミッタフォロワ回路部、B1〜B3……ベース端子、C1〜
C3……定電流電源、D1〜D3……終端電位電源、E1〜E4,E
11〜E18……エミッタ出力端子、N1〜N2……布線接続
点、Q1〜Q4,Q11〜Q18……NPNトランジスタ、R1〜R3……
エミッタ抵抗、Re……抵抗エレメント、To……出力端
子。
Claims (1)
- 【請求項１】電流切換型回路部とエミッタフォロワ回路
部からなる内部論理回路を有し、複数の論理回路のエミ
ッタフォロワ出力端子間を配線接続する布線論理部を有
するアレイ型集積回路において、前記布線論理部は、２
以上の数であるＮ個のエミッタフォロワ出力端子を結線
する配線が第１番目のエミッタフォロワ出力端子から第
Ｎ番目のエミッタフォロワ出力端子までを直列に経由し
て布設され、等しい値の終端抵抗または定電流源が前記
直列に接続された布線の両端である前記第１番目と第Ｎ
番目のエミッタフォロワ出力端子にのみ接続することを
特徴とするゲートアレイ型集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310118A JP2808754B2 (ja) | 1989-11-28 | 1989-11-28 | ゲートアレイ型集積回路 |
| US07/618,841 US5077493A (en) | 1989-11-28 | 1990-11-28 | Wired logic circuit for use in gate array integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310118A JP2808754B2 (ja) | 1989-11-28 | 1989-11-28 | ゲートアレイ型集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169075A JPH03169075A (ja) | 1991-07-22 |
| JP2808754B2 true JP2808754B2 (ja) | 1998-10-08 |
Family
ID=18001395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310118A Expired - Lifetime JP2808754B2 (ja) | 1989-11-28 | 1989-11-28 | ゲートアレイ型集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5077493A (ja) |
| JP (1) | JP2808754B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055716A (en) * | 1990-05-15 | 1991-10-08 | Siarc | Basic cell for bicmos gate array |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3648061A (en) * | 1970-05-19 | 1972-03-07 | Ibm | All transistor logic employing transistors of a single-conductivity-type |
| US4311926A (en) * | 1977-08-11 | 1982-01-19 | Gte Laboratories Incorporated | Emitter coupled logic programmable logic arrays |
| KR890016669A (ko) * | 1988-04-02 | 1989-11-29 | 미다 가쓰시게 | 반도체 집적회로 |
-
1989
- 1989-11-28 JP JP1310118A patent/JP2808754B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-28 US US07/618,841 patent/US5077493A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03169075A (ja) | 1991-07-22 |
| US5077493A (en) | 1991-12-31 |
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