JP2804146B2 - リードフレームおよび半導体装置 - Google Patents
リードフレームおよび半導体装置Info
- Publication number
- JP2804146B2 JP2804146B2 JP2064113A JP6411390A JP2804146B2 JP 2804146 B2 JP2804146 B2 JP 2804146B2 JP 2064113 A JP2064113 A JP 2064113A JP 6411390 A JP6411390 A JP 6411390A JP 2804146 B2 JP2804146 B2 JP 2804146B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- mounting portion
- chip mounting
- semiconductor device
- length
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/83385—Shape, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、リードフレームおよび半導体装置に関す
る。
る。
(従来の技術) 以下、第3図、第4図を参照して従来技術によるリー
ドフレームおよび半導体装置について説明する。
ドフレームおよび半導体装置について説明する。
第3図に示すように、リードフレームはチップ載置部
1とリード13から成る。このチップ載置部1上の各素子
載置領域にトランジスタチップ2が接着剤6で、ICチッ
プ3が接着剤7で、導体配線5が載置された配線シート
4が接着剤8でそれぞれ接着されている。そして、リー
ド13とトランジスタ2、ICチップ3、導体配線5がそれ
ぞれ金ワイヤー9で結ばれている。そして、これら全体
がモールド10でおおわれている。つまり、この半導体装
置は、複数個の半導体素子を1個のチップ載置部1上に
接着し、この素子の電極とリードフレームの電極とを金
ワイヤー9で接続することによって、回路上多機能をも
たせたものである。
1とリード13から成る。このチップ載置部1上の各素子
載置領域にトランジスタチップ2が接着剤6で、ICチッ
プ3が接着剤7で、導体配線5が載置された配線シート
4が接着剤8でそれぞれ接着されている。そして、リー
ド13とトランジスタ2、ICチップ3、導体配線5がそれ
ぞれ金ワイヤー9で結ばれている。そして、これら全体
がモールド10でおおわれている。つまり、この半導体装
置は、複数個の半導体素子を1個のチップ載置部1上に
接着し、この素子の電極とリードフレームの電極とを金
ワイヤー9で接続することによって、回路上多機能をも
たせたものである。
しかしながら、従来の半導体装置では半導体素子チッ
プ載置部1に接着剤を介して接着した時に、同種接着剤
の場合には、チップ載置部1から素子上面まで接着剤が
はい上がり、素子上面のワイヤボンディングエリアを覆
ってしまい、ショートや配線不能が生じる。また、異種
接着剤を使用する場合は、前記の現象の他に、第4図に
示すように接着剤7、8が干渉しあい、素子の傾きや濡
れ不足を生じ、例えば、素子が傾いた場合は、素子の高
さが変化するためにワイヤボンディング不良となり、濡
れ不足の場合は素子と接着剤の接触部分が小さくなるた
めに熱抵抗が大きくなるという問題があった。
プ載置部1に接着剤を介して接着した時に、同種接着剤
の場合には、チップ載置部1から素子上面まで接着剤が
はい上がり、素子上面のワイヤボンディングエリアを覆
ってしまい、ショートや配線不能が生じる。また、異種
接着剤を使用する場合は、前記の現象の他に、第4図に
示すように接着剤7、8が干渉しあい、素子の傾きや濡
れ不足を生じ、例えば、素子が傾いた場合は、素子の高
さが変化するためにワイヤボンディング不良となり、濡
れ不足の場合は素子と接着剤の接触部分が小さくなるた
めに熱抵抗が大きくなるという問題があった。
(発明が解決しようとする課題) このように、半導体装置のチップ載置部上に接着剤で
複数個の半導体素子を接着する場合、接着剤のはねあが
り現象、接着剤の干渉現象によりショート、配線不能、
ワイヤボンディング不良、熱抵抗の増大などの問題があ
った。
複数個の半導体素子を接着する場合、接着剤のはねあが
り現象、接着剤の干渉現象によりショート、配線不能、
ワイヤボンディング不良、熱抵抗の増大などの問題があ
った。
本発明は、以上の点に鑑み、接着剤のはねあがり現
象、接着剤の干渉現象などを防止して、ショート、配線
不能、ワイヤボンディング不良、熱抵抗の増大などの問
題を解決するリードフレームおよび半導体装置を提供す
ることを目的とする。
象、接着剤の干渉現象などを防止して、ショート、配線
不能、ワイヤボンディング不良、熱抵抗の増大などの問
題を解決するリードフレームおよび半導体装置を提供す
ることを目的とする。
[発明の構成] (課題を解決するための手段) 本発明によるリードフレームは、リードおよびチップ
載置部を備えたリードフレームにおいて、前記チップ載
置部上の隣接する各素子載置領域間に、溝または突起部
を設け、かつ前記溝または前記突起部の長さを前記素子
載置領域間の対向領域長以上に形成したことを特徴とす
る。あるいは、リードおよびチップ載置部を備えたリー
ドフレームにおいて、前記チップ載置部上の隣接する各
素子載置領域間に、溝と前記溝の上端部に突起部を設
け、かつ前記溝と前記突起部の長さを前記素子載置領域
間の対向領域長以上に形成したことを特徴とする。
載置部を備えたリードフレームにおいて、前記チップ載
置部上の隣接する各素子載置領域間に、溝または突起部
を設け、かつ前記溝または前記突起部の長さを前記素子
載置領域間の対向領域長以上に形成したことを特徴とす
る。あるいは、リードおよびチップ載置部を備えたリー
ドフレームにおいて、前記チップ載置部上の隣接する各
素子載置領域間に、溝と前記溝の上端部に突起部を設
け、かつ前記溝と前記突起部の長さを前記素子載置領域
間の対向領域長以上に形成したことを特徴とする。
また、本発明による半導体装置は、チップ載置部と前
記チップ載置部上に接着剤を介して接着された複数の素
子とを備えた半導体装置において、前記チップ載置部上
の隣接する各素子載置領域間に、溝または突起部を設
け、かつ前記溝または前記突起部の長さを前記素子載置
領域間の対向領域長以上に形成したことを特徴とする。
あるいは、チップ載置部と前記チップ載置部上に接着剤
を介して接着された複数の素子とを備えた半導体装置に
おいて、前記チップ載置部上の隣接する各素子載置領域
間に、溝と前記溝の上端部に突起部を設け、かつ前記溝
と前記突起部の長さを前記素子載置領域間の対向領域長
以上に形成したことを特徴とする。
記チップ載置部上に接着剤を介して接着された複数の素
子とを備えた半導体装置において、前記チップ載置部上
の隣接する各素子載置領域間に、溝または突起部を設
け、かつ前記溝または前記突起部の長さを前記素子載置
領域間の対向領域長以上に形成したことを特徴とする。
あるいは、チップ載置部と前記チップ載置部上に接着剤
を介して接着された複数の素子とを備えた半導体装置に
おいて、前記チップ載置部上の隣接する各素子載置領域
間に、溝と前記溝の上端部に突起部を設け、かつ前記溝
と前記突起部の長さを前記素子載置領域間の対向領域長
以上に形成したことを特徴とする。
(作用) この半導体装置では、チップ載置部上の隣接する各素
子載置領域間に溝を設けるか、または突起部を設ける
か、または溝を設けかつ溝の上端に突起部を設け、かつ
溝または突起部の長さを素子載置領域間の対向領域長以
上にすることが、接着剤のはねあがり現象、干渉現象を
防止する。
子載置領域間に溝を設けるか、または突起部を設ける
か、または溝を設けかつ溝の上端に突起部を設け、かつ
溝または突起部の長さを素子載置領域間の対向領域長以
上にすることが、接着剤のはねあがり現象、干渉現象を
防止する。
(実施例) 以下、本発明の実施例を第1図、第2図を参照して説
明する。
明する。
第1図は実施例の要部断面図を示したものである。本
実施例の半導体装置のリードフレームはチップ載置部1
とリード13から成る。このチップ載置部1上に様々な素
子が接着剤を介して接着される。第1図では、ICチップ
3が接着剤7で、導体配線5の載置された配線シート4
が接着剤8でチップ載置部1上に接着されている。ここ
で、導体配線5とは例えばASICに用いられていて、配線
パターンを変更するために設けられている。そして、IC
チップ3と導体配線5が金ワイヤー9で結ばれている。
それに加え、チップ載置部1上の隣接する素子載置領域
間にV型の溝11およびその上端部に突起部12を設け、溝
11と突起部12の長さをICチップ3と導体配線5の対向領
域長以上に形成する。そして、これら全体がモールド10
で覆われている。
実施例の半導体装置のリードフレームはチップ載置部1
とリード13から成る。このチップ載置部1上に様々な素
子が接着剤を介して接着される。第1図では、ICチップ
3が接着剤7で、導体配線5の載置された配線シート4
が接着剤8でチップ載置部1上に接着されている。ここ
で、導体配線5とは例えばASICに用いられていて、配線
パターンを変更するために設けられている。そして、IC
チップ3と導体配線5が金ワイヤー9で結ばれている。
それに加え、チップ載置部1上の隣接する素子載置領域
間にV型の溝11およびその上端部に突起部12を設け、溝
11と突起部12の長さをICチップ3と導体配線5の対向領
域長以上に形成する。そして、これら全体がモールド10
で覆われている。
第2図は、チップ載置部1の要部の上面図を示したも
のである。V型の溝11およびその上端部の突起部12は、
隣接する各素子載置領域間の対向領域長以上に形成され
ている。つまり各素子載置領域間のすべてを区切るよう
にV型の溝11およびその上端部の突起部12を必ずしも設
ける必要はない。
のである。V型の溝11およびその上端部の突起部12は、
隣接する各素子載置領域間の対向領域長以上に形成され
ている。つまり各素子載置領域間のすべてを区切るよう
にV型の溝11およびその上端部の突起部12を必ずしも設
ける必要はない。
これにより、突起部12で接着剤の流れを止め、流れ出
した場合でも溝11でその流れが止まるため、従来問題で
あった接着剤のはね上がり現象、干渉現象を防止し、シ
ョート、配線不能、ワイヤボンディング不良、熱抵抗の
増大などの問題が解決できる。
した場合でも溝11でその流れが止まるため、従来問題で
あった接着剤のはね上がり現象、干渉現象を防止し、シ
ョート、配線不能、ワイヤボンディング不良、熱抵抗の
増大などの問題が解決できる。
なお、本実施例では、溝およびその上端部に突起部を
設けたが、溝または突起部のみでよい。
設けたが、溝または突起部のみでよい。
[発明の効果] 以上の結果から、本発明を用いることによって、チッ
プ載置部上の隣接する各素子載置領域間の接着剤のはね
上がり現象、干渉現象などを防止して、ショート、配線
不能、ワイヤボンディング不良、熱抵抗の増大などの問
題を解決することができる。
プ載置部上の隣接する各素子載置領域間の接着剤のはね
上がり現象、干渉現象などを防止して、ショート、配線
不能、ワイヤボンディング不良、熱抵抗の増大などの問
題を解決することができる。
第1図は本発明の実施例に係わる半導体装置の断面図、
第2図は本発明の実施例に係わる半導体装置の要部上面
図、第3図は従来技術による製品例の断面図、第4図は
従来技術による半導体装置の要部断面図である。 1……チップ載置部、3……ICチップ、4……配線シー
ト、5……導体配線、7……接着剤、8……接着剤、9
……金ワイヤー、11……溝、12……突起部、13……リー
ド。
第2図は本発明の実施例に係わる半導体装置の要部上面
図、第3図は従来技術による製品例の断面図、第4図は
従来技術による半導体装置の要部断面図である。 1……チップ載置部、3……ICチップ、4……配線シー
ト、5……導体配線、7……接着剤、8……接着剤、9
……金ワイヤー、11……溝、12……突起部、13……リー
ド。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 23/12,23/50 H01L 25/04
Claims (4)
- 【請求項1】リードおよびチップ載置部を備えたリード
フレームにおいて、前記チップ載置部上の隣接する各素
子載置領域間に、溝または突起部を設け、かつ前記溝ま
たは前記突起部の長さを前記素子載置領域間の対向領域
長以上に形成したことを特徴とするリードフレーム。 - 【請求項2】リードおよびチップ載置部を備えたリード
フレームにおいて、前記チップ載置部上の隣接する各素
子載置領域間に、溝と前記溝の上端部に突起部とを設
け、かつ前記溝と前記突起部の長さを前記素子載置領域
間の対向領域長以上に形成したことを特徴とするリード
フレーム。 - 【請求項3】チップ載置部と前記チップ載置部上に接着
剤を介して接着された複数の素子とを備えた半導体装置
において、前記チップ載置部上の隣接する各素子載置領
域間に、溝または突起部を設け、かつ前記溝または前記
突起部の長さを前記素子載置領域間の対向領域長以上に
形成したことを特徴とする半導体装置。 - 【請求項4】チップ載置部と前記チップ載置部上に接着
剤を介して接着された複数の素子とを備えた半導体装置
において、前記チップ載置部上の隣接する各素子載置領
域間に、溝と前記溝の上端部に突起部とを設け、かつ前
記溝と前記突起部の長さを前記素子載置領域間の対向領
域長以上に形成したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2064113A JP2804146B2 (ja) | 1990-03-16 | 1990-03-16 | リードフレームおよび半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2064113A JP2804146B2 (ja) | 1990-03-16 | 1990-03-16 | リードフレームおよび半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03266459A JPH03266459A (ja) | 1991-11-27 |
JP2804146B2 true JP2804146B2 (ja) | 1998-09-24 |
Family
ID=13248694
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2064113A Expired - Lifetime JP2804146B2 (ja) | 1990-03-16 | 1990-03-16 | リードフレームおよび半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2804146B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2971449B2 (ja) * | 1997-07-31 | 1999-11-08 | 松下電子工業株式会社 | 半導体装置、その製造方法及び半導体装置のリードフレーム |
EP0895287A3 (en) * | 1997-07-31 | 2006-04-05 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and lead frame for the same |
JP3362249B2 (ja) * | 1997-11-07 | 2003-01-07 | ローム株式会社 | 半導体装置、およびその製造方法 |
JP4502489B2 (ja) * | 2000-09-27 | 2010-07-14 | ローム株式会社 | マルチチップ半導体装置 |
JP4306772B2 (ja) | 2006-10-05 | 2009-08-05 | 日亜化学工業株式会社 | 発光装置 |
JP5453713B2 (ja) * | 2007-07-06 | 2014-03-26 | 日亜化学工業株式会社 | 半導体装置およびその形成方法 |
DE102014104819A1 (de) * | 2014-03-26 | 2015-10-01 | Heraeus Deutschland GmbH & Co. KG | Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung |
EP3975244A1 (en) * | 2020-09-28 | 2022-03-30 | Infineon Technologies Austria AG | Semiconductor package and method of manufacturing a semiconductor package |
-
1990
- 1990-03-16 JP JP2064113A patent/JP2804146B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03266459A (ja) | 1991-11-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6313520B1 (en) | Resin-sealed power semiconductor device including substrate with all electronic components for control circuit mounted thereon | |
KR920010853A (ko) | 수지봉지형 반도체장치 | |
JPH088330B2 (ja) | Loc型リードフレームを備えた半導体集積回路装置 | |
KR930024140A (ko) | 반도체장치 및 그 제조방법 | |
JP2804146B2 (ja) | リードフレームおよび半導体装置 | |
KR980006153A (ko) | 반도체 장치 및 그 제조방법 | |
JP2914409B2 (ja) | 半導体素子 | |
JP2595803B2 (ja) | 混成集積回路装置 | |
KR960019683A (ko) | 반도체 장치 | |
JP2885786B1 (ja) | 半導体装置の製法および半導体装置 | |
JP2928611B2 (ja) | 樹脂封止半導体装置 | |
JP2743157B2 (ja) | 樹脂封止型半導体装置 | |
JP2663567B2 (ja) | 混成集積回路装置 | |
JP3957347B2 (ja) | 混成集積回路装置 | |
JP3064674B2 (ja) | 半導体装置 | |
JP2830221B2 (ja) | ハイブリッド集積回路のマウント構造 | |
JPS63175454A (ja) | 半導体モジュール | |
KR940008060A (ko) | 반도체 집적회로 장치 | |
JPH0739244Y2 (ja) | 混成集積回路装置 | |
JP3248117B2 (ja) | 半導体装置 | |
JPH0225251Y2 (ja) | ||
JP2587722Y2 (ja) | 半導体装置 | |
JPH01165133A (ja) | 半導体装置 | |
KR200154809Y1 (ko) | 표면탄성파 필터의 리드프레임 | |
KR100525091B1 (ko) | 반도체 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080717 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090717 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090717 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100717 Year of fee payment: 12 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100717 Year of fee payment: 12 |