JP2802300B2 - Dynamic RAM - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭに関するもので、例えば、大記憶容量のダイナミ
ック型ＲＡＭに有効な技術に関するものである。 【０００２】 【従来の技術】ダイナミック型ＲＡＭにおける１ビット
のメモリセルＭＣは、情報記憶キャパシタＣｓとアドレ
ス選択用ＭＯＳＦＥＴＱｍとからなり、論理”１”，”
０”の情報はキャパシタＣｓに電荷が有るか無いかの形
で記憶される。そして、情報の読み出しは、ＭＯＳＦＥ
ＴＱｍをオン状態にしてキャパシタＣｓを共通のデータ
線Ｄにつなぎ、データ線Ｄの電位がキャパシタＣｓに蓄
積された電荷量に応じてどのような変化が起きるかをセ
ンスすることによって行われる。 【０００３】高集積大容量のメモリアレイの場合、メモ
リセルが小さく形成され、かつ共通のデータ線Ｄに多く
のメモリセルがつながれる。これに応じて上記キャパシ
タＣｓと、共通のデータ線Ｄの浮遊容量Ｃｏとの比、す
なわち、Ｃｓ／Ｃｏは非常に小さな値になる。約１Ｍビ
ットのような記憶容量を持つダイナミック型ＲＡＭの開
発にあたっては、メモリセルを構成する素子が微細化さ
れるものであるため、上記Ｃｓ／Ｃｏの比が益々小さく
なり、大記憶容量化を行う上でのネックになっている。 【０００４】そこで、本願発明者等は、データ線の浮遊
容量について検討した結果、回路的手段によって上記共
通データ線Ｄの浮遊容量Ｃｏの容量値を小さくできるこ
とを見い出した。すなわち、データ線を分割して、その
分割点に伝送ゲートＭＯＳＦＥＴを介して共通のセンス
アンプを配置する。これによって、データ線長及びそれ
に接続されるメモリセルの数を半減できるから、上記浮
遊容量Ｃｏを約半減させることができる。 【０００５】しかしながら、データ線を約１／２の電源
電圧にプリチャージして、それを読み出し基準電圧とし
て利用するハーフプリチャージ方式を採用した場合には
次のような問題が生じることが明らかとなった。すなわ
ち、ロウ（Ｘ）アドレスを固定して１つのワード線を選
択状態にしておいて、カラム（Ｙ）アドレスを切り替え
て、カラム（Ｙ）方向に連続的な読み出し／又は書き込
みを行うページモード又はスタティックカラムモードの
時に、非選択ワード線側のデータ線は、この間フローテ
ィング状態で上記ハーフプリチャージレベルを保持する
ことになる。この場合、カップリングノイズやデータ線
に結合されるアドレス選択用ＭＯＳＦＥＴのＰＮ接合に
おけるリーク電流等によって上記非選択側のデータ線に
おけるプリチャージレベルが変動してしまう虞れがあ
る。このハーフプリチャージレベルは、メモリセルの読
み出し基準電圧として利用されるから、上記レベル変動
によって動作マージンが悪化する原因になる。 【０００６】なお、ダイナミック型ＲＡＭについては、
例えば特開昭５１−７４５３５号公報参照。スタティッ
クカラムモード機能を持つダイナミック型ＲＡＭについ
ては、例えば日経マグロウヒル社１９８３年７月１８日
付の「日経エレクトロニクス」の頁１６９〜頁１９３参
照。 【０００７】 【発明が解決しようとする課題】この発明の目的は、動
作の安定化を図ったダイナミック型ＲＡＭを提供するこ
とにある。 【０００８】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述および添付図面から明ら
かになるであろう。 【０００９】 【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。 【００１０】すなわち、センスアンプを中心として分割
された相補データ線にそれぞれレベル補償回路を設け
て、ワード線が非選択状態にされた相補データ線にスイ
ッチゲートＭＯＳＦＥＴを介してプリチャージレベルを
補償する電流を供給するものである。 【００１１】 【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。 【００１２】なお、実施の形態を説明するための全図に
おいて、同一機能を有するものは同一符号を付け、その
繰り返しの説明は省略する。 【００１３】図１には、この発明に係るダイナミック型
ＲＡＭにおけるメモリアレイ部の一実施の形態の要部概
略構成図が示されている。 【００１４】特に、制限されないが、同図に破線で示す
ように単位のメモリアレイは、データ線方向で分割され
た一対のメモリアレイＭＡＲＹ−Ｌ，ＭＡＲＹ−Ｒによ
り構成される。すなわち、上記各メモリアレイＭＡＲＹ
−Ｌ，ＭＡＲＹ−Ｒは、同図において、左右に２分割さ
れ、その中央に共通のセンスアンプＳＡが設けられる。
センスアンプＳＡの一対の入出力ノードは、それぞれ伝
送ゲートＭＯＳＦＥＴＱ５，Ｑ６（Ｑ７，Ｑ８）と伝送
ゲートＭＯＳＦＥＴＱ９，Ｑ１０（Ｑ１１，Ｑ１２）を
介して左側の相補データ線Ｄ，バーＤと、右側の相補デ
ータ線（図示せず）にそれぞれ結合される。これによ
り、１本のデータ線長さ及び結合されるメモリセルの数
が半減させられるので、データ線の浮遊容量Ｃｏ（図示
せず）を減少することができる。これによって、データ
線に現れるメモリセルからの読み出し信号レベルを大き
くできる。 【００１５】センスアンプＳＡは、特に制限されない
が、ＣＭＯＳラッチ回路により構成される。すなわち、
センスアンプＳＡは、２つのＣＭＯＳインバータ回路の
入力と出力とが交差結合されることにより構成される。
上記センスアンプＳＡを構成するＰチャンネルＭＯＳＦ
ＥＴのソースは、他のセンスアンプＳＡの同様なＰチャ
ンネルＭＯＳＦＥＴのソースとともに共通化されてＰチ
ャンネル型のスイッチＭＯＳＦＥＴＱ１５を介して電源
電圧Ｖｃｃが供給される。上記センスアンプＳＡを構成
するＮチャンネルＭＯＳＦＥＴのソースは、他のセンス
アンプＳＡの同様なＮチャンネルＭＯＳＦＥＴのソース
とともに共通化されてＮチャンネル型のスイッチＭＯＳ
ＦＥＴＱ１４を介して回路の接地電位が供給される。セ
ンスアンプＳＡは、上記のようなスイッチＭＯＳＦＥＴ
Ｑ１５，Ｑ１４を介して電源電圧Ｖｃｃと回路の接地電
位が供給されることによって動作状態にされる。 【００１６】１ビットのメモリセルは、その代表として
示されているように情報記憶キャパシタＣｓとアドレス
選択用ＭＯＳＦＥＴＱｍとからなり、論理”１”，”
０”の情報はキャパシタＣｓに電荷が有るか無いかの形
で記憶される。情報の読み出しは、ＭＯＳＦＥＴＱｍを
オン状態にしてキャパシタＣｓを共通のデータ線Ｄ又は
バーＤにつなぎ、データ線Ｄ（又はバーＤ）の電位がキ
ャパシタＣｓに蓄積された電荷量に応じてどのような変
化が起きるかをセンスすることによって行われる。すな
わち、左側のメモリアレイＭＡＲＹ−Ｌのワード線が選
択されると、タイミング信号φＬのハイレベルによって
左側の伝送ゲートＭＯＳＦＥＴＱ５〜Ｑ８がオン状態に
されているので、センスアンプＳＡは左側のメモリアレ
イＭＡＲＹ−Ｌのデータ線に結合され、上記選択された
メモリセルのキャパシタＣｓに蓄積された電荷量に従っ
た電位変化を増幅するものである。 【００１７】このようなメモリセルからの微少な信号を
検出するため、相補データ線Ｄ，バーＤは、約１／２の
電源電圧Ｖｃｃ／２にプリチャージされる。すなわち、
センスアンプＳＡの一対の入出力ノード間には、それを
短絡するプリチャージＭＯＳＦＥＴＱ１６，Ｑ１７が設
けられる。また、チップ非選択期間における上記プリチ
ャージレベルのレベル補償を行なうため、センスアンプ
ＳＡの一対の動作電圧供給線には、ＭＯＳＦＥＴＱ１８
を介して分圧抵抗Ｒ３，Ｒ４により形成されたＶｃｃ／
２の電圧が供給される。なお、ＭＯＳＦＥＴＱ１８がタ
イミング信号バーφｐによってオン状態にされるとき、
センスアンプＳＡの動作電圧供給端子は短絡ＭＯＳＦＥ
ＴＱ１３によって短絡される。この実施の形態に従う
と、メモリセルのアクセスにおいて、ワード線が非選択
とされたメモリアレイＭＡＲＹ−Ｌ，ＭＡＲＹ−Ｒのデ
ータ線がフローティング状態にされることにより、その
プリチャージレベルがカップリング又はリーク電流によ
ってレベル変動してしまうのを防止するため、次のレベ
ル補償回路が設けられる。 【００１８】すなわち、代表として示されている左側の
メモリアレイＭＡＲＹ−Ｌの相補データ線Ｄ，バーＤに
は、タイミング信号バーφＬ’により制御されるスイッ
チゲートＭＯＳＦＥＴＱ１〜Ｑ４を介して、分圧抵抗Ｒ
１，Ｒ２によって形成されたＶｃｃ／２の分圧電圧を供
給するものである。右側のメモリアレイＭＡＲＹ−Ｒに
も、上記類似のレベル補償回路が設けられる（図示せ
ず）。 【００１９】なお、上記メモリアレイＭＳＲＹ−Ｌ，Ｍ
ＡＲＹ−Ｒのメモリセルを選択するアドレスデコーダ
と、外部端子からのアドレス信号を受けて、上記アドレ
スデコーダに内部アドレス信号を供給するアドレスバッ
ファ及び外部端子からの制御信号に従って内部回路の動
作に必要な各種タイミング信号を形成するタイミング制
御回路は、公知の回路と類似の回路により構成される。
特に制限されないが、アドレス信号は、共通の外部端子
からアドレスストローブ信号バーＲＡＳ，バーＣＡＳに
同期して時系列的に供給されるアドレスマルチ方式によ
り供給される。また、カラム系のアドレスバッファとア
ドレスデコーダは、スタティック型回路が採用される。 【００２０】この実施の形態回路の動作の一例を図２に
示したタイミング図を参照して、次に説明する。 【００２１】ロウアドレスストローブ信号バーＲＡＳと
カラムアドレスストローブ信号バーＣＡＳがハイレベル
のチップ非選択状態においては、プリチャージ信号バー
φｐはハイレベルにされる。また、タイミング信号φＬ
とφＲは共にハイレベルにされることによって、上記セ
ンスアンプＳＡを選択的に分割されたメモリアレイＭＡ
ＲＹ−ＬとＭＡＲＹ−Ｒの相補データ線に接続する伝送
ゲートＭＯＳＦＥＴＱ５〜Ｑ８及びＱ９〜Ｑ１２は共に
オン状態にされている。選択されたメモリアレイＭＡＲ
Ｙ−Ｌ又はＭＡＲＹ−Ｒが非選択状態にされる時、セン
スアンプＳＡの動作タイミング信号φｐａはロウレベル
に、タイミング信号バーφｐａはハイレベルにされるの
でスイッチＭＯＳＦＥＴＱ１４とＱ１５が共にオフ状態
にされる。これにより、センスアンプＳＡはその入出力
ノードがハイインピーダンス状態にされる。この後、ハ
イレベルにされるプリチャージ信号バーφｐによってプ
リチャージＭＯＳＦＥＴＱ１６，Ｑ１７がオン状態にさ
れる。これにより、読み出し／又は書き込み動作によっ
て選択側のメモリアレイにおける相補データ線Ｄ，バー
Ｄのハイレベルとロウレベルが短絡されるので上記プリ
チャージレベルが形成される。また、非選択側のメモリ
アレイの相補データ線は、プリチャージレベルのままと
されている。 【００２２】なお、比較的長時間にわたってチップ非選
択状態にされると、上記相補データ線のプリチャージレ
ベルがリーク電流によって低下してしまう。これを防止
するため、分圧抵抗Ｒ３，Ｒ４によって形成されたＶｃ
ｃ／２の分圧電圧は、ＭＯＳＦＥＴＱ１３，Ｑ１８、セ
ンスアンプＳＡを構成する増幅ＭＯＳＦＥＴとの動作電
圧供給線（共通ソース線）を介して相補データ線Ｄ，バ
ーＤに供給される。 【００２３】例えば、読み出し動作において、ロウアド
レスストローブ信号バーＲＡＳの立ち下がりに同期し
て、外部端子から供給されたアドレス信号Ｘ１をロウア
ドレスバッファが取り込み、アドレスデコーダに伝え
る。このアドレス信号Ｘ１により指示されたアドレスに
従い、例えば、右側のメモリアレイＭＡＲＹ−Ｒのメモ
リセルが選択されると、タイミング信号φＬがロウレベ
ルにされる。これによりセンスアンプＳＡと左側のメモ
リアレイＭＡＲＹ−Ｌの相補データ線とを接続する伝送
ゲートＭＯＳＦＥＴＱ５〜Ｑ８がオフ状態にされる。な
お、タイミング信号φＲは、同図に点線で示すようにハ
イレベルのままにされる。 【００２４】上記アドレス信号Ｘ１により指示された右
側の１本のワード線Ｗはハイレベルにされる。これによ
り、相補データ線Ｄ，バーＤのうち、一方のメモリセル
のアドレス選択用のＭＯＳＦＥＴＱｍがオン状態にされ
て、記憶用キャパシタＣｓの電荷がそのデータ線に読み
出される。この後、信号φｐａがハイレベルに、タイミ
ング信号バーφｐａがロウレベルにされることによっ
て、パワースイッチＭＯＳＦＥＴＱ１４とＱ１５がオン
状態にされるので、センスアンプＳＡは右側の相補デー
タ線のレベル差を増幅する。 【００２５】次に、カラムアドレスストローブ信号バー
ＣＡＳがロウレベルにされると、カラム系のアドレスバ
ッファとアドレスデコーダが動作状態にされ、外部端子
から供給されたアドレス信号Ｙ１を取り込み、上記セン
スアンプＳＡのうちの１つの増幅出力を共通入出力線
（Ｉ／Ｏ）とメインアンプ及び出力バッファ（図示せ
ず）を通して外部端子Ｄｏｕｔから読み出しデータＤ１
として送出させる。この実施の形態では、カラム系回路
をスタティック型回路により構成するものであるので、
アドレス信号をＹ２〜Ｙ４のように変化させると、上記
回路がこれに応答して、上記センスアンプＳＡと共通入
出力線（Ｉ／Ｏ）の接続を切り替えて、次々にその出力
信号Ｄ２〜Ｄ４を送出させる。このようなスタティック
カラムモードにより、例えば、約１Ｍビットの記憶容量
を持つダイナミック型ＲＡＭでは、最大１０２４ビット
ものデータを連続して読み出すことができる。 【００２６】このようなスタティックカラムモードにお
いて、左側のメモリアレイＭＡＲＹ−Ｌの相補データ線
が比較的長時間にわたってフローティング状態のままに
されると、カップリング又はリーク電流によって、上記
ハーフプリチャージレベルが変動してしまう。この実施
の形態回路では、上記ロウ系のアドレス指示により、タ
イミング信号φＬがロウレベルにされると、タイミング
信号バーφＬ´がハイレベルにされる。これにより、ス
イッチゲートＭＯＳＦＥＴＱ１〜Ｑ４はオン状態にさ
れ、分圧抵抗Ｒ１，Ｒ２により形成したＶｃｃ／２の電
圧を各データ線に供給する。なお、選択された方のメモ
リアレイＭＡＲＹ−Ｒにおける類似のタイミング信号バ
ーφＲ´は点線で示すようにロウレベルのままにされ、
上記メモリセルの読み出し動作には何等影響を及ぼさな
い。 【００２７】 【発明の効果】 （１）データ線方向に分割されたメモリアレイのうち、
一方のメモリアレイに対してスタティックカラムモード
やページモードのように連続的なアクセスを行っても、
他方の非選択側のメモリアレイの相補データ線に対し
て、レベル補償回路によってハーフプリチャージレベル
を供給し続けることにより、メモリセルの読み出し基準
電圧としてのハーフプリチャージレベルを一定にできる
から、動作の安定化を実現できるという効果が得られ
る。 【００２８】（２）上記（１）により、動作中に電源電
圧に変動した場合でも、これに応じた基準電圧としての
プリチャージレベルを得ることができるから、電源電圧
変動に対しても安定した動作を行うことができるという
効果が得られる。 【００２９】以上本発明者によってなされた発明を実施
の形態に基づき説明したが、この発明は上記実施の形態
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
カラム系回路は、ダイナミック型回路により構成するも
のであってもよい。この場合、カラムアドレスストロー
ド信号バーＣＡＳを一旦ハイレベルにしてからロウレベ
ルにして次々にカラムアドレス信号を取り込むことによ
って、上記類似の連続アクセス（ページモード）を行う
ことができる。また、ロウアドレス信号とカラムアドレ
ス信号とは、それぞれ独立した外部端子から供給するも
のであってもよい。この場合、上記アドレスストローブ
信号に代え、チップ選択信号によりその選択／非選択が
制御される。また、アドレス信号の変化を検出して、そ
れに基づいて内部回路に必要な一連のタイミング信号を
形成する内部同期式を採るものであってもよい。 【００３０】この発明は、単位のメモリアレイを分割し
て共通のセンスアンプを両メモリアレイの相補データ線
に選択的に接続するとともに、ハーフプリチャージによ
りメモリセルの読み出し基準電圧を形成するダイナミッ
ク型ＲＡＭに広く利用できるものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dynamic RAM, and more particularly to a technique effective for a dynamic RAM having a large storage capacity. 2. Description of the Related Art A 1-bit memory cell MC in a dynamic RAM comprises an information storage capacitor Cs and an address selection MOSFET Qm, and has logic "1", "1".
The information of "0" is stored in the form of whether or not there is a charge in the capacitor Cs.
This is performed by turning on TQm, connecting the capacitor Cs to the common data line D, and sensing how the potential of the data line D changes depending on the amount of charge stored in the capacitor Cs. In the case of a high-integration large-capacity memory array, small memory cells are formed, and many memory cells are connected to a common data line D. Accordingly, the ratio between the capacitor Cs and the stray capacitance Co of the common data line D, that is, Cs / Co becomes a very small value. In the development of a dynamic RAM having a storage capacity of about 1 Mbit, since the elements constituting the memory cell are miniaturized, the ratio of Cs / Co is further reduced, and a large storage capacity is required. It has become a bottleneck in doing. The inventors of the present invention have studied the stray capacitance of the data line, and have found that the capacitance value of the stray capacitance Co of the common data line D can be reduced by circuit means. That is, the data line is divided, and a common sense amplifier is arranged at the division point via the transmission gate MOSFET. As a result, the data line length and the number of memory cells connected to the data line can be halved, so that the stray capacitance Co can be halved. However, it is apparent that the following problem arises when a half precharge system is employed in which a data line is precharged to about 1/2 power supply voltage and is used as a read reference voltage. became. That is, a page mode in which a row (X) address is fixed and one word line is selected, and a column (Y) address is switched to perform continuous reading / writing in the column (Y) direction. In the static column mode, the data lines on the non-selected word lines hold the half precharge level in a floating state during this period. In this case, there is a possibility that the precharge level of the data line on the non-selection side may fluctuate due to coupling noise, a leak current at the PN junction of the address selection MOSFET coupled to the data line, or the like. Since this half precharge level is used as a read reference voltage of a memory cell, the level fluctuation causes a deterioration in an operation margin. [0006] As for the dynamic RAM,
For example, see JP-A-51-74535. For the dynamic RAM having the static column mode function, see, for example, pages 169 to 193 of “Nikkei Electronics” dated July 18, 1983 by Nikkei McGraw-Hill. SUMMARY OF THE INVENTION An object of the present invention is to provide a dynamic RAM in which the operation is stabilized. [0008] The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings. Means for Solving the Problems The following is a brief description of an outline of typical inventions disclosed in the present application. That is, a level compensating circuit is provided for each of the complementary data lines divided around the sense amplifier, and the precharge level is compensated for the complementary data lines whose word lines are not selected via the switch gate MOSFET. It supplies current. Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, those having the same functions are denoted by the same reference numerals, and their repeated description will be omitted. FIG. 1 is a schematic diagram showing a main part of an embodiment of a memory array section in a dynamic RAM according to the present invention. Although not particularly limited, as shown by a broken line in FIG. 1, a unit memory array is constituted by a pair of memory arrays MARY-L and MARY-R divided in the data line direction. That is, each of the above memory arrays MARY
−L and MARY-R are divided into two parts on the left and right in FIG. 3, and a common sense amplifier SA is provided at the center.
A pair of input / output nodes of the sense amplifier SA are connected to the complementary data line D and bar D on the left side and to the complementary data line D on the right side via transmission gate MOSFETs Q5 and Q6 (Q7 and Q8) and transmission gate MOSFETs Q9 and Q10 (Q11 and Q12). Each is coupled to a data line (not shown). As a result, the length of one data line and the number of memory cells to be coupled are halved, so that the stray capacitance Co (not shown) of the data line can be reduced. Thus, the level of a read signal from a memory cell appearing on the data line can be increased. Although not particularly limited, the sense amplifier SA is constituted by a CMOS latch circuit. That is,
The sense amplifier SA is configured by cross-coupled inputs and outputs of two CMOS inverter circuits.
P channel MOSF constituting the sense amplifier SA
The source of ET is shared with the source of a similar P-channel MOSFET of another sense amplifier SA, and the power supply voltage Vcc is supplied via a P-channel type switch MOSFET Q15. The source of the N-channel MOSFET constituting the sense amplifier SA is shared with the source of the similar N-channel MOSFET of the other sense amplifiers SA to form an N-channel switch MOS.
The ground potential of the circuit is supplied via the FET Q14. The sense amplifier SA is a switch MOSFET as described above.
When the power supply voltage Vcc and the ground potential of the circuit are supplied via Q15 and Q14, the operation state is set. A 1-bit memory cell is composed of an information storage capacitor Cs and an address selection MOSFET Qm as shown as a representative, and has logic "1", "1".
The information of "0" is stored in the form of whether or not there is a charge in the capacitor Cs. To read the information, the MOSFET Qm is turned on, the capacitor Cs is connected to the common data line D or D, and the data line D ( Alternatively, the change is performed by sensing how the potential of D) changes depending on the amount of charge stored in the capacitor Cs. That is, when the word line of the left memory array MARY-L is selected. Since the transmission gate MOSFETs Q5 to Q8 on the left side are turned on by the high level of the timing signal φL, the sense amplifier SA is coupled to the data line of the memory array MARY-L on the left side, and the capacitor of the selected memory cell is connected. This is to amplify a potential change in accordance with the amount of charge stored in Cs. To detect a minute signal, the complementary data lines D, bars D are precharged to approximately half the supply voltage Vcc / 2. In other words,
Between the pair of input / output nodes of the sense amplifier SA, there are provided precharge MOSFETs Q16 and Q17 for short-circuiting the pair. In order to perform the level compensation of the precharge level during the chip non-selection period, a pair of operating voltage supply lines of the sense amplifier SA are connected to the MOSFET Q18.
Vcc / formed by voltage dividing resistors R3 and R4 through
2 are supplied. When the MOSFET Q18 is turned on by the timing signal φp,
The operating voltage supply terminal of the sense amplifier SA is short-circuited MOSFE
Shorted by TQ13. According to this embodiment, in accessing a memory cell, the data lines of memory arrays MARY-L and MARY-R whose word lines are not selected are brought into a floating state, so that their precharge levels are coupled or the leakage current
In order to prevent the level from fluctuating, the following level compensation circuit is provided. That is, the complementary data lines D and / D of the left-side memory array MARY-L shown as a representative are connected to the voltage dividing resistors via the switch gate MOSFETs Q1 to Q4 controlled by the timing signal / L '. R
1 to supply a divided voltage of Vcc / 2 formed by R2. The memory array MARY-R on the right side is also provided with a similar level compensation circuit (not shown). Note that the memory arrays MSRY-L, M
An address decoder for selecting an ARY-R memory cell, an address buffer for receiving an address signal from an external terminal, supplying an internal address signal to the address decoder, and a control signal from an external terminal are necessary for the operation of the internal circuit. A timing control circuit that forms various timing signals is configured by a circuit similar to a known circuit.
Although not particularly limited, the address signal is supplied from a common external terminal by an address multi-system which is supplied in time series in synchronization with the address strobe signals / RAS and / CAS. In addition, static type circuits are employed for the column-based address buffer and the address decoder. An example of the operation of the circuit of this embodiment will be described below with reference to the timing chart shown in FIG. When the row address strobe signal RAS and the column address strobe signal CAS are at the high level and the chip is not selected, the precharge signal φp is set to the high level. Further, the timing signal φL
And φR are both set to the high level, so that the sense amplifier SA is selectively divided into the memory arrays MA.
The transmission gate MOSFETs Q5 to Q8 and Q9 to Q12 connected to the complementary data lines of RY-L and MARY-R are both turned on. Selected memory array MAR
When YL or MARY-R is deselected, the operation timing signal φpa of the sense amplifier SA is at a low level and the timing signal φpa is at a high level, so that both the switch MOSFETs Q14 and Q15 are turned off. . As a result, the sense amplifier SA has its input / output node in a high impedance state. Then, the precharge MOSFETs Q16 and Q17 are turned on by the precharge signal .phi.p which is set to the high level. As a result, the high level and the low level of the complementary data lines D and / D in the selected memory array are short-circuited by the read / write operation, so that the precharge level is formed. Further, the complementary data lines of the non-selected memory array remain at the precharge level. [0022] Incidentally, when it is over a relatively long period of time chips in the non-selected state, the precharge level of the complementary data lines is degraded by the leakage current. To prevent this, Vc formed by the voltage dividing resistors R3 and R4 is used.
The divided voltage of c / 2 is supplied to the complementary data lines D and D via operating voltage supply lines (common source lines) for the MOSFETs Q13 and Q18 and the amplification MOSFETs constituting the sense amplifier SA. For example, in a read operation, an address signal X1 supplied from an external terminal is taken in by a row address buffer and transmitted to an address decoder in synchronization with a fall of a row address strobe signal / RAS. For example, when a memory cell of the memory array MARY-R on the right side is selected according to the address specified by the address signal X1, the timing signal φL is set to low level. As a result, the transmission gate MOSFETs Q5 to Q8 connecting the sense amplifier SA and the complementary data lines of the left memory array MARY-L are turned off. Note that the timing signal φR is kept at a high level as shown by a dotted line in FIG. One word line W on the right side specified by the address signal X1 is set to a high level. As a result, of the complementary data lines D and / D, the MOSFET Qm for address selection of one of the memory cells is turned on, and the charge of the storage capacitor Cs is read out to the data line. Thereafter, the signal phi pa is the high level, by the timing signal bar φpa is the low level, since the power switch MOSFETQ14 and Q15 are turned on, the sense amplifier SA is a level difference between the right of the complementary data lines Amplify. Next, when the column address strobe signal / CAS is set to low level, the column address buffer and the address decoder are activated, and the address signal Y1 supplied from the external terminal is taken in. One of the amplified outputs is read from an external terminal Dout through a common input / output line (I / O), a main amplifier, and an output buffer (not shown), and read out as data D1
And send it out. In this embodiment, since the column circuit is constituted by a static circuit,
When the address signal is changed to Y2 to Y4, the circuit responds to this by switching the connection between the sense amplifier SA and the common input / output line (I / O), and sequentially outputting the output signals D2 to D4. Is sent. With such a static column mode, for example, in a dynamic RAM having a storage capacity of about 1 Mbit, data of up to 1024 bits can be continuously read. [0026] In such a static column mode, the complementary data lines of the left memory array MARY-L is left floating for a relatively long period of time, by coupling or leakage current, the half precharge level Fluctuates. In the circuit of this embodiment, when the timing signal φL is set to the low level by the row-related address instruction, the timing signal φL ′ is set to the high level. As a result, the switch gate MOSFETs Q1 to Q4 are turned on, and the voltage of Vcc / 2 formed by the voltage dividing resistors R1 and R2 is supplied to each data line. Note that the similar timing signal φR ′ in the selected memory array MARY-R is kept at the low level as shown by the dotted line,
It has no effect on the read operation of the memory cell. (1) Among the memory arrays divided in the data line direction,
Even if one memory array is accessed continuously like static column mode or page mode,
By continuously supplying the half precharge level to the complementary data line of the other non-selected memory array by the level compensation circuit, the half precharge level as the read reference voltage of the memory cell can be kept constant. The effect that the stabilization of can be realized is obtained. (2) According to the above (1), even when the power supply voltage fluctuates during operation, a precharge level as a reference voltage corresponding thereto can be obtained. The effect that operation can be performed is obtained. Although the invention made by the present inventor has been described based on the embodiments, the invention is not limited to the above-described embodiments, and may be variously modified without departing from the gist of the invention. Needless to say. For example,
The column circuit may be constituted by a dynamic circuit. In this case, the similar continuous access (page mode) can be performed by setting the column address strobe signal CAS once to the high level and then setting the column address strobe signal to the low level to sequentially take in the column address signals. The row address signal and the column address signal may be supplied from independent external terminals. In this case, selection / non-selection is controlled by a chip selection signal instead of the address strobe signal. Further, an internal synchronous system that detects a change in the address signal and forms a series of timing signals required for the internal circuit based on the change may be employed. According to the present invention, a dynamic memory system is provided in which a unit memory array is divided and a common sense amplifier is selectively connected to complementary data lines of both memory arrays, and a read reference voltage of a memory cell is formed by half precharge. It can be widely used for RAM.

【図面の簡単な説明】 【図１】この発明に係るダイナミック型ＲＡＭにおける
メモリアレイの一実施の形態を示す概略構成図である。 【図２】その動作の一例を説明するためのタイミング図
である。 【符号の説明】 ＭＡＲＹ−Ｌ，ＭＡＲＹ−Ｒ…メモリアレイ、ＳＡ…セ
ンスアンプ。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic configuration diagram showing one embodiment of a memory array in a dynamic RAM according to the present invention. FIG. 2 is a timing chart for explaining an example of the operation. [Description of Signs] MARY-L, MARY-R: memory array, SA: sense amplifier.

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G11C 11/407──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. ⁶ , DB name) G11C 11/407

Claims (1)

(57)【特許請求の範囲】１ ．相補データ線とワード線との交点に設けられ、アド
レス選択用ＭＯＳＦＥＴと情報記憶用キャパシタとから
なる複数のメモリセルをそれぞれに備える第１及び第２
メモリアレイと、 前記第１及び第２メモリアレイの相補データ線に対して
それぞれ伝送ゲートＭＯＳＦＥＴを介して設けられ、交
差結合された２つのＣＭＯＳインバータからなるセンス
アンプと、 前記２つのＣＭＯＳインバータの一方のソースに共通に
接続され、第１スイッチを介して第１電位が供給される
第１電位供給線と、 前記２つのＣＭＯＳインバータの他方のソースに共通に
接続され、第２スイッチを介して第２電位が供給される
第２電位供給線と、 前記第１及び第２電位供給線に、前記第１及び第２電位
の中間の電位であるプリチャージ電位を供給するための
第１レベル補償回路と、 前記第１メモリアレイの前記相補データ線に対応して設
けられ、対応する相補データ線に前記プリチャージ電位
を供給するための第２レベル補償回路と、 前記第２メモリアレイの前記相補データ線に対応して設
けられ、対応する相補データ線に前記プリチャージ電位
を供給するための第３レベル補償 回路とを備え、 前記第１及び第２メモリアレイの非選択時において、前
記第１及び第２スイッチは非導通とされ、前記相補デー
タ線と前記第１及び第２電位供給線は前記プリチャージ
電位にプリチャージされることを特徴とするダイナミッ
ク型ＲＡＭ。２ ．相補データ線とワード線との交点に設けられ、アド
レス選択用ＭＯＳＦＥＴと情報記憶用キャパシタとから
なる複数のメモリセルをそれぞれに備える第１及び第２
メモリアレイと、 前記第１及び第２メモリアレイの相補データ線に対して
それぞれ伝送ゲートＭＯＳＦＥＴを介して設けられ、交
差結合された２つのＣＭＯＳインバータからなるセンス
アンプと、 前記２つのＣＭＯＳインバータの一方のソースに共通に
接続され、第１スイッチを介して第１電位が供給される
第１電位供給線と、 前記２つのＣＭＯＳインバータの他方のソースに共通に
接続され、第２スイッチを介して第２電位が供給される
第２電位供給線と、 前記第１及び第２電位供給線に、前記第１及び第２電位
の中間の電位であるプリチャージ電位を供給するための
第１レベル補償回路と、 前記第１メモリアレイの前記相補データ線に対応して設
けられ、対応する相補データ線に前記プリチャージ電位
を供給するための第２レベル補償回路と、 前記第２メモリアレイの前記相補データ線に対応して設
けられ、対応する相補データ線に前記プリチャージ電位
を供給するための第３レベル補償回路とを備え、 前記第１メモリアレイが選択され前記第２メモリアレイ
が非選択とされる時、前記第１レベル補償回路及び第２
レベル補償回路はプリチャージ動作を停止し、前記第３
レベル補償回路は、前記第２メモリアレイの相補データ
線に前記プリチャージ電位を供給することを特徴とする
ダイナミック型ＲＡＭ。３．前記第２及び第３レベル補償回路はそれぞれ、前記
相補データ線の間にソース・ドレイン経路が直列接続さ
れた２つのＭＯＳトランジスタを有し、前記２つのＭＯ
Ｓトランジスタの直列接続ノードに前記プリチャージ電
位が供給されることを特徴とする特許請求の範囲第１項
又は第２項に記載のダイナミック型ＲＡＭ。 ４．前記第１レベル補償回路は、前記第１及び第２電位
供給線の間にそのソース・ドレイン経路が接続された第
１ＭＯＳトランジスタと、前記第１及び第２電位供給線
のいずれか一方とプリチャージ電位の間にソース・ドレ
イン経路が接続された第２ＭＯＳトランジスタとを有す
ることを特徴とする特許請求の範囲第１項乃至第３項の
何れか一項に記載のダイナミック型ＲＡＭ。 (57) [the claims] 1. First and second memory cells each provided at an intersection of a complementary data line and a word line, each including a plurality of memory cells each including an address selection MOSFET and an information storage capacitor.
A memory array; a sense amplifier comprising two CMOS inverters , which are provided via transmission gate MOSFETs to complementary data lines of the first and second memory arrays, respectively , and are cross- coupled; A first potential supply line commonly connected to one source of the two CMOS inverters and supplied with a first potential via a first switch; and a second potential supply line commonly connected to the other source of the two CMOS inverters . a second potential supply line to which a second potential is supplied through the switch, said the first and second potential supply line, for supplying a precharge potential is an intermediate potential of the first and second potential
A first level compensating circuit, set to correspond to the complementary data lines of the first main Moriarei
And the precharge potential is applied to the corresponding complementary data line.
And a second level compensating circuit for supplying the complementary data lines of the second memory array.
And the precharge potential is applied to the corresponding complementary data line.
And a third level compensation circuit for supplying, during the non-selection of the first and second memory arrays, the first and second switches are non-conductive, said the previous SL-phase auxiliary data line first A dynamic RAM, wherein first and second potential supply lines are precharged to the precharge potential. 2 . Provided at the intersection of the complementary data line and the word line,
From the selection MOSFET and the information storage capacitor
And second memory cells each having a plurality of memory cells
A memory array and complementary data lines of the first and second memory arrays
Each is provided via a transmission gate MOSFET,
Sense consisting of two differentially coupled CMOS inverters
An amplifier and one source of the two CMOS inverters
Connected and supplied with a first potential via a first switch
A first potential supply line and a common source for the other sources of the two CMOS inverters
Connected and supplied with a second potential via a second switch
A second potential supply line and the first and second potential supply lines are connected to the first and second potential supply lines.
To supply a precharge potential which is an intermediate potential between
A first level compensating circuit, and a circuit provided corresponding to the complementary data line of the first memory array.
And the precharge potential is applied to the corresponding complementary data line.
And a second level compensating circuit for supplying the complementary data lines of the second memory array.
And the precharge potential is applied to the corresponding complementary data line.
And a third level compensation circuit for supplying the second memory array , wherein the first memory array is selected.
Is not selected, the first level compensation circuit and the second
The level compensation circuit stops the precharge operation, and
A level compensating circuit configured to supply complementary data of the second memory array;
A dynamic RAM that supplies the precharge potential to a line . 3. The second and third level compensation circuits are respectively
Source / drain paths are connected in series between complementary data lines.
Two MOS transistors, and the two MO transistors
The precharge voltage is connected to the series connection node of the S transistor.
Claim 1 wherein the position is supplied.
Or a dynamic RAM according to item 2. 4. The first level compensating circuit includes the first and second potentials.
The source / drain path connected between the supply lines
1 MOS transistor and the first and second potential supply lines
Source drain between any one of
And a second MOS transistor connected to the in-path.
Claims 1 to 3
The dynamic RAM according to claim 1.