JP2800724B2 - Image synthesis circuit - Google Patents
Image synthesis circuitInfo
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- Controls And Circuits For Display Device (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は、画像合成回路に関し、
特に、パーソナルコンピュータ(以降、単にパソコンと
いう)等の画像上にクロマキー(chroma key)合成等を
使いビデオ画像を表示させる画像合成回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image synthesizing circuit,
In particular, the present invention relates to an image synthesizing circuit that displays a video image using an image such as a personal computer (hereinafter simply referred to as a personal computer) by using chroma key synthesis or the like.
【0002】[0002]
【従来の技術】従来、パソコン等の画像とビデオの画像
を合成する方法はいくつかあり、スーパーインポーズ
(superimpose)と呼ばれる方式が最も代表的な例であ
る。図3および図4に従来の技術の代表的な例をあげ
る。2. Description of the Related Art Conventionally, there are several methods for synthesizing an image of a personal computer or the like and an image of a video, and a method called superimpose is the most typical example. 3 and 4 show typical examples of the prior art.
【0003】図3は、特開平1−101781号の概念
的な構成を示す図である。基本的には、入力されたアナ
ログのビデオ信号と、デジタル画像発生回路24から出
力されるデジタル画像とを、スーパーインポーズ回路2
5でスーパーインポーズするものである。このスーパー
インポーズにおて、VCO20、位相比較器21、のこ
ぎり波発生器22および1/N分周器23でPLL(ph
ase-locked loop)回路26を構成し、入力されたビデ
オ信号に対してクロックを発生させる。このクロックを
デジタル画像発生回路24のドットクロックとして用
い、出力された画像とビデオ信号とを、スーパーインポ
ーズ回路25によりスーパーインポーズする。この従来
例では、デジタル画像側の表示周波数が変わっても、P
LL回路26を複数用いることなく1つのPLL回路に
て構成されることを特徴としている。FIG. 3 is a diagram showing a conceptual configuration of Japanese Patent Application Laid-Open No. 1-110181. Basically, the input analog video signal and the digital image output from the digital image generation circuit 24 are
Superimpose with 5 In this superimposition, the VCO 20, the phase comparator 21, the saw-tooth wave generator 22, and the 1 / N frequency divider 23 generate a PLL (ph
An ase-locked loop) circuit 26 is configured to generate a clock for the input video signal. This clock is used as a dot clock for the digital image generation circuit 24, and the output image and video signal are superimposed by the superimposition circuit 25. In this conventional example, even if the display frequency on the digital image side changes, P
It is characterized by being constituted by one PLL circuit without using a plurality of LL circuits 26.
【0004】図4は特開平3−59438号の概念的な
構成を示す図である。これはテレビとパソコンのうちの
いずれか一方の画像をカットして、他方の画面と重畳す
るものである。この重畳の手順は、TV信号を同期分離
32、テレビ信号処理回路31およびクロック数変換位
相合せ回路33とを用いてパソコンの同期信号をテレビ
の同期信号に一致させる。この他に、色の再現性を同等
にするための副搬送波の位相を合せ、テレビの同期信号
にパソコンの画素を再現するためのクロック数変換位相
合せ回路33とを有している。さらに、テレビとパソコ
ンのいずれか一方を優先し、優先された信号に同期信号
のレベル以下の重畳信号を付加した切り換え信号を検出
するために、検出回路36、遅延回路35、マトリック
ス37と、この切り換え信号にてテレビとパソコンとの
信号とを高速に切り換える高速切換回路30を有してい
る。本従来例では、検出回路36、位相合せ回路33等
のわずかな回路でスーパーインポーズが出来ることを特
徴としている。FIG. 4 is a diagram showing a conceptual configuration of Japanese Patent Application Laid-Open No. 3-59438. In this method, an image of one of a television and a personal computer is cut and superimposed on the other screen. In this superimposition procedure, the synchronization signal of the personal computer is made to coincide with the synchronization signal of the television using the TV signal synchronizing separation 32, the television signal processing circuit 31, and the clock number conversion phase matching circuit 33. In addition, a clock number conversion phase matching circuit 33 for matching the phases of the subcarriers for equalizing the color reproducibility and reproducing the pixels of the personal computer with the synchronization signal of the television is provided. Further, in order to detect a switching signal in which one of the television and the personal computer is prioritized and a superimposed signal having a level equal to or lower than the level of the synchronizing signal is added to the prioritized signal, a detection circuit 36, a delay circuit 35, a matrix 37, It has a high-speed switching circuit 30 that switches between a television signal and a personal computer signal at high speed by a switching signal. This conventional example is characterized in that superimposition can be performed with a few circuits such as the detection circuit 36 and the phase matching circuit 33.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、前述の
特開平1−101781号および特開平3−59438
号に示す従来例は、ビデオ画像とパソコンの画像とを単
に重ね合せをするだけである。However, the above-mentioned Japanese Patent Application Laid-Open Nos. Hei 10-17881 and Hei 3-59438.
In the conventional example shown in the above publication, the video image and the image of the personal computer are simply superimposed.
【0006】近年、パソコン画面の一部へ窓のような枠
を設け、この枠(以下、ウィンドウと呼ぶ)内にビデオ
画像を出力する機能が要望されている。図4で示す特開
平3−59438号のような従来例では、単にパソコン
画面の一部にビデオ画像を出力することは可能である
が、様々なウィンドウをもつ近年のパソコンでは、ウィ
ンドウ同士が重なり合ったりした場合にも、必ずビデオ
が出てしまう。このため、複雑なウィンドウをもつパソ
コンの装置等には利用が難しい。これをなくすために
は、パソコンのある特定色を透明にする機能により、そ
こへビデオ画像を出力するといったクロマキー合成の機
能が必要となる。In recent years, there has been a demand for a function of providing a frame such as a window on a part of a personal computer screen and outputting a video image within the frame (hereinafter referred to as a window). In the conventional example shown in FIG. 4 such as Japanese Patent Application Laid-Open No. 3-59438, it is possible to simply output a video image to a part of the personal computer screen, but in a recent personal computer having various windows, the windows overlap each other. And you get a video. For this reason, it is difficult to use it for a personal computer having a complicated window. In order to eliminate this, a function of chroma key synthesis such as outputting a video image to a specific color of a personal computer by a function of making the color transparent is required.
【0007】また、パソコンは機種も様々でありパソコ
ン側の表示タイミング等についても微妙に異なる。この
タイミングがずれると、クロマキー合成においてもある
特定色を表示する部分と、ビデオを出力する部分のタイ
ミングが合わなくなり、きちんとパソコンの所定のウィ
ンドウにビデオが表示されずにずれてしまうことがあ
る。従来の画像合成回路はこれらの問題を伴う。[0007] Further, personal computers are of various models, and display timings on the personal computer side are slightly different. If the timing is shifted, the timing of the portion for displaying a specific color and the portion for outputting the video in the chroma key synthesis may not match, and the video may not be properly displayed in a predetermined window of the personal computer and may be shifted. Conventional image synthesis circuits have these problems.
【0008】本発明は、多様な画像源の画像データの合
成の際の表示位置調整を容易化した画像合成回路を提供
することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide an image synthesizing circuit which facilitates adjustment of a display position when synthesizing image data of various image sources.
【0009】[0009]
【課題を解決するための手段】かかる目的を達成するた
め、本発明の画像合成回路は、第1の画像データの特定
部分への所定の着色の有無を判別し、判別に基づき第1
の画像データの水平方向および垂直方向の領域に同期し
た画像切換信号を出力するコンパレータ手段と、第1の
画像データへ画像合成する第2の画像データを記憶する
記憶手段と、画像切換信号に同期し、且つ画像切換信号
と画像合成位置を識別するためのキー信号との位相差を
検出し位相補正を行うとともに、第2の画像データを読
み出すタイミング信号を出力する読み出しタイミング信
号生成手段と、第1の画像データと第2の画像データと
画像切換信号とを入力し、第1の画像データへ第2の画
像データを合成し、合成した画像データを出力する画像
合成手段とを有し、位相補正により、第1の画像データ
と第2の画像データとの画像合成位置の自動調整がなさ
れることを特徴としている。In order to achieve the above object, an image synthesizing circuit according to the present invention determines whether or not a specific portion of first image data has a predetermined coloring, and based on the determination, determines whether or not the first portion has a predetermined color.
Comparator means for outputting an image switching signal synchronized with the horizontal and vertical regions of the image data, storage means for storing second image data to be synthesized with the first image data, and synchronization with the image switching signal and, and the image detects the phase difference between the key signal for identifying the switching signal and an image synthesis position phase correcting rows Utotomoni, a read timing signal generating means for outputting a timing signal for reading the second image data, Image synthesizing means for inputting the first image data, the second image data, and the image switching signal, synthesizing the second image data with the first image data, and outputting the synthesized image data; The phase correction automatically adjusts the image combining position of the first image data and the second image data.
【0010】また、上記の読み出しタイミング信号生成
手段は、第1の画像データへ第2の画像データを合成す
る画像合成位置および大きさを特定するためのウィンド
ウレジスタと、合成した画像データを表示するためのド
ットクロックおよび水平同期信号と同期動作し、ウィン
ドウレジスタにより複数のウィンドウキー信号を出力す
るカウンタと、ウィンドウレジスタにより複数のウィン
ドウキー信号のうちの一つを選択してキー信号を発生す
るデコーダと、画像切換信号およびキー信号間の位相差
を判別し、デコーダが選択すべきウィンドウキー信号の
補正のための選択信号を出力する位相判別手段と、ドッ
トクロックとカウンタの出力信号とを入力しタイミング
信号を出力する画像データ読み出しタイミング生成手段
とを有するとよい。The read timing signal generating means displays a window register for specifying an image combining position and size for combining the second image data with the first image data, and displays the combined image data. Operation with the dot clock and horizontal synchronization signal for
A counter for outputting a plurality of window key signals by a window register, and a plurality of windows by a window register.
A decoder that selects one of the dow key signals to generate a key signal, and a phase difference between the image switching signal and the key signal, and determines a window key signal to be selected by the decoder.
It is preferable to have a phase determination unit that outputs a selection signal for correction, and an image data read timing generation unit that receives a dot clock and an output signal of a counter and outputs a timing signal.
【0011】さらに、上記のウィンドウレジスタとカウ
ンタとデコーダとは、それぞれ合成画像を表示するため
の水平方向用と垂直方向用のペアで構成されるとよい。Further, the window register, the counter and the decoder are preferably composed of a pair for a horizontal direction and a pair for a vertical direction for displaying a synthesized image, respectively.
【0012】[0012]
【作用】したがって、本発明の画像合成回路によれば、
第1の画像データの特定部分への所定の着色の有無を判
別し、この判別に基づき第1の画像データの水平方向お
よび垂直方向の領域に同期した画像切換信号を出力す
る。第1の画像データへ画像合成する第2の画像データ
を記憶し、画像切換信号に同期しかつ画像切換信号と画
像合成位置を識別するためのキー信号との位相差を検出
し位相補正を行い、第2の画像データを読み出すための
タイミング信号を出力する。第1の画像データと第2の
画像データと画像切換信号とを入力し、第1の画像デー
タへ第2の画像データを合成し、合成した画像データを
出力する。よって、第2の画像の読み出しのタイミング
の位相補正により、第1の画像データと第2の画像デー
タとの画像合成位置の自動調整がされる。Therefore, according to the image synthesizing circuit of the present invention,
It is determined whether or not a predetermined portion of the first image data has a predetermined coloring, and based on this determination, an image switching signal synchronized with the horizontal and vertical regions of the first image data is output. First storing second image data to be image compositing the image data, the image synchronization vital image switching signal switching signal and image
A phase difference from a key signal for identifying the image combining position is detected and the phase is corrected, and a timing signal for reading the second image data is output. The first image data, the second image data, and the image switching signal are input, the second image data is combined with the first image data, and the combined image data is output. Therefore, by the phase correction of the read timing of the second image, the image combining position of the first image data and the second image data is automatically adjusted.
【0013】[0013]
【実施例】次に添付図面を参照して本発明による画像合
成回路の実施例を詳細に説明する。図1および図2を参
照すると本発明の画像合成回路の実施例が示されてい
る。図1は一実施例の回路構成を示すブロック図であ
り、図2は図1の回路の動作を説明するためのタイミン
グ図である。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of an image synthesizing circuit according to the present invention. Referring to FIGS. 1 and 2, there is shown an embodiment of an image synthesizing circuit according to the present invention. FIG. 1 is a block diagram showing the circuit configuration of one embodiment, and FIG. 2 is a timing chart for explaining the operation of the circuit of FIG.
【0014】図1において本実施例の画像合成回路は、
第1の画像データの特定部分への所定の着色の有無を判
別するコンパレータ部1と、画像データを記憶するビデ
オ用メモリ(記憶部)3と、この画像データを読み出す
タイミング信号を出力する読み出しタイミング信号生成
部2と、第1の画像データへ第2の画像データを合成
し、合成した画像データを出力するセレクタ(画像合成
部)4とにより構成される。In FIG. 1, the image synthesizing circuit of this embodiment is
A comparator section 1 for determining whether or not a specific portion of the first image data has a predetermined coloring; a video memory (storage section) 3 for storing the image data; and a read timing for outputting a timing signal for reading the image data It comprises a signal generation unit 2 and a selector (image synthesis unit) 4 that synthesizes the first image data with the second image data and outputs the synthesized image data.
【0015】また、上記のコンパレータ部1は、所定の
色信号を保持するカラーキーレジスタ10と、所定の色
またはパレットインデックスかどうかを判別しこの判別
に基づき表示切換信号7a、7bを出力するカラーキー
コンパレータ11とを具備して構成される。The comparator 1 has a color key register 10 for holding a predetermined color signal and a color for outputting a display switching signal 7a, 7b based on the determination as to whether the color key register 10 is a predetermined color or a palette index. A key comparator 11 is provided.
【0016】読み出しタイミング信号生成部2は、画面
上の表示位置を指定するための水平方向用ウィンドウレ
ジスタ14aおよび垂直方向用ウィンドウレジスタ14
bと、ドットクロックとの同期を採る水平方向カウンタ
13aおよび垂直方向カウンタ13bと、水平方向デコ
ーダ12aおよび垂直方向デコーダ12aと、これらの
デコーダ12a、12bに所定の選択信号を出力するた
めの位相判別部15と、表示切換信号7a、7bと同時
に第2の画像データであるビデオ画像データをビデオ用
メモリ3から読み出すためのタイミング信号を発生する
ビデオ画像データ読み出しタイミング生成部16とを具
備して構成される。The read timing signal generator 2 includes a horizontal window register 14a and a vertical window register 14 for designating a display position on a screen.
b, a horizontal counter 13a and a vertical counter 13b that synchronize with the dot clock, a horizontal decoder 12a and a vertical decoder 12a, and a phase determination for outputting a predetermined selection signal to these decoders 12a and 12b. And a video image data readout timing generation unit 16 for generating a timing signal for reading out video image data as second image data from the video memory 3 simultaneously with the display switching signals 7a and 7b. Is done.
【0017】カラーキーレジスタ10は、所定の色信号
またはパレットインデックス内の色または領域指定記号
を保持する記憶部である。本カラーキーレジスタ10で
保持された信号は、カラーキーコンパレータ11へ出力
される。The color key register 10 is a storage unit for storing a predetermined color signal or a color or area designation symbol in a palette index. The signal held in the color key register 10 is output to the color key comparator 11.
【0018】カラーキーコンパレータ11は、第1の画
像データであるPC画像の画像データが、カラーキーレ
ジスタ10により指定された色または領域かどうかを判
別し、該当する水平方向および垂直方向の領域に対して
表示切換信号7a、7bを出力する判別器である。この
判別は、デジタルで転送されてくるパソコンの出力画像
データであるPC画像等と、カラーキーレジスタ10に
より指定された出力信号とが比較され、一致している部
分について上述の表示切換信号7a、7bを出力する。
また、不図示のCPUからの選択信号19cの指示によ
り、上記の位相判別を実行せず、水平方向デコーダ12
aおよび垂直方向デコーダ12bからの出力信号、水平
方向のキー信号18aおよび垂直方向のキー信号18b
をそのまま出力することも可能としている。The color key comparator 11 determines whether the image data of the PC image, which is the first image data, is the color or area designated by the color key register 10, and stores the data in the corresponding horizontal and vertical areas. A discriminator that outputs display switching signals 7a and 7b. In this determination, a PC image or the like, which is output image data of a personal computer transferred digitally, is compared with an output signal specified by the color key register 10, and the display switching signal 7a, 7b is output.
Further, in response to an instruction of the selection signal 19c from the CPU (not shown), the above-described phase determination is not performed, and the horizontal
a and the output signal from the vertical decoder 12b, the horizontal key signal 18a and the vertical key signal 18b
Can be output as is.
【0019】水平方向デコーダ12aおよび垂直方向デ
コーダ12bは、水平方向用ウィンドウレジスタ14a
および垂直方向用ウィンドウレジスタ14bから出力さ
れる値を基に、それぞれのウィンドウをイネーブルとす
る水平方向のキー信号18aおよび垂直方向のキー信号
18bを生成して出力する回路部である。また、これら
のデコーダ12a、12bには、水平方向および垂直方
向ウィンドウレジスタ14a、14bの値の、前後数ド
ットおよび数ラインをデコードする機能を有している。
それぞれのデコーダ12a、12bおよび位相判別部1
5とはPLL回路に構成され、位相判別部15から出力
される選択信号19a、19bに基づき、出力キー信号
18a、18bのタイミングを自動的に補正する。つま
り、位相判別部15が位相差ありと判別した場合、ドッ
トクロックまたは/およびラインの前か後ろに一つずつ
進み、それぞれの前後にずれたキー信号18a、18b
を生成する。The horizontal decoder 12a and the vertical decoder 12b include a horizontal window register 14a.
And a circuit unit for generating and outputting a horizontal key signal 18a and a vertical key signal 18b for enabling each window based on the values output from the vertical window register 14b. The decoders 12a and 12b have a function of decoding several dots and several lines before and after the values of the horizontal and vertical window registers 14a and 14b.
Decoders 12a and 12b and phase discriminator 1
Reference numeral 5 denotes a PLL circuit that automatically corrects the timing of the output key signals 18a and 18b based on the selection signals 19a and 19b output from the phase determination unit 15. That is, when the phase determination unit 15 determines that there is a phase difference, the dot signals and / or the key signals 18a, 18b shifted forward and backward by one each before or after the line.
Generate
【0020】水平方向カウンタ13aがドットクロック
に従って動作し、垂直方向カウンタ13bが水平同期信
号に従って動作する計数回路である。これらのカウンタ
13a、13bの計数値により、ビデオ用メモリ3に記
憶されている画像データを読み出すタイミング信号を生
成する。それぞれのタイミング信号は、水平方向デコー
ダ12aおよび垂直方向デコーダ12bへ出力される。The horizontal counter 13a operates according to a dot clock, and the vertical counter 13b operates as a horizontal synchronizing signal. Based on the count values of these counters 13a and 13b, a timing signal for reading out the image data stored in the video memory 3 is generated. Each timing signal is output to the horizontal decoder 12a and the vertical decoder 12b.
【0021】水平方向用ウィンドウレジスタ14aおよ
び垂直方向用ウィンドウレジスタ14bは、画面のどの
位置におよびどの大きさでビデオ画像を表示するかを指
定するための、位置指定信号を記憶する記憶器である。
位置指定信号はCPUからの書き込み信号により書き込
みが行なわれ、書き込まれた信号は水平方向のカウンタ
13aとデコーダ12aおよび垂直方向のカウンタ13
bとデコーダ12bとへ出力される。The horizontal window register 14a and the vertical window register 14b are storage units for storing a position specifying signal for specifying a position and a size of a video image to be displayed on the screen. .
The position designation signal is written by a write signal from the CPU, and the written signal is divided into a horizontal counter 13a, a decoder 12a and a vertical counter 13a.
b and the decoder 12b.
【0022】タイミング生成部16は、PC画像へ合成
するビデオ画像データを、ビデオ用メモリ3から読み出
すためのタイミング信号を生成する回路部である。この
タイミング信号は、水平方向カウンタ13aおよび垂直
方向カウンタ13bから出力されるタイミング信号と、
ドットクロック信号とに基づき生成される。The timing generation section 16 is a circuit section for generating a timing signal for reading out video image data to be synthesized with a PC image from the video memory 3. This timing signal includes timing signals output from the horizontal counter 13a and the vertical counter 13b,
It is generated based on the dot clock signal.
【0023】セレクタ4は、2入力1出力のライン選択
回路である。2入力のそれぞれの入力端子A、Bには、
PC画像信号とビデオ用メモリ3とから出力されるビデ
オ画像データとが個々に入力される。これらの2つの信
号の何れか1方の選択は、選択制御用の入力端子Sへ入
力される表示切換信号7a、7bに基づく。選択された
画像信号は出力端子Yより出力される。The selector 4 is a two-input one-output line selection circuit. Each of the two input terminals A and B has
The PC image signal and the video image data output from the video memory 3 are individually input. Selection of any one of these two signals is based on the display switching signals 7a and 7b input to the input terminal S for selection control. The selected image signal is output from the output terminal Y.
【0024】図2は、本実施例での画像合成動作の位置
補正の手順を示すタイミング図である。波形(a)およ
び(a')は、水平方向または垂直方向のデコーダ12
a、12bの出力信号、つまりキー信号18aまたは1
8bである。波形(b)および(b')は、カラーキー
コンパレータ11の出力信号である表示切換信号7aま
たは7bである。波形(c)は波形(a)と波形(b)
との一致部分を切り出しをしたものである。また、水平
方向デコーダ12aのキー信号18aを基準とした波形
(a)と、波形(b)とのタイミングの不一致部が
(d)である。FIG. 2 is a timing chart showing the procedure for correcting the position of the image synthesizing operation in this embodiment. The waveforms (a) and (a ') are for horizontal or vertical decoder 12
a, 12b, ie, the key signal 18a or 1
8b. Waveforms (b) and (b ') are display switching signals 7a or 7b which are output signals of the color key comparator 11. Waveform (c) is waveform (a) and waveform (b)
The portion that matches is cut out. Further, the waveform (a) based on the key signal 18a of the horizontal decoder 12a as a reference and the waveform (b) at the timing non-coincidence portion are (d).
【0025】波形(a')から(d')までと波形(a)
から(d)との違いは、PC画像とビデオ画像との前後
の位置関係の違いである。波形(a)の立ち上がりに対
して、波形(d)が後ろにある場合には、波形(b)の
カラーキーコンパレータ11の表示切換信号7aまたは
7bが波形(a)に対して早いことを示す。波形
(a')から波形(d')の場合は、その逆であることを
示している。これを基に位相判別部15は相互の画像位
置の一致/不一致および不一致の前後関係を判断する。The waveforms (a ') to (d') and the waveform (a)
The difference between (d) and (d) is the difference in the positional relationship between the PC image and the video image before and after. If the waveform (d) follows the rising edge of the waveform (a), it indicates that the display switching signal 7a or 7b of the color key comparator 11 of the waveform (b) is earlier than the waveform (a). . In the case of the waveform (a ′) to the waveform (d ′), the opposite is shown. Based on this, the phase determining unit 15 determines the coincidence / non-coincidence of the mutual image positions and the order of the non-coincidence.
【0026】この波形(d)および(d')が生じない
ようにカラーキーコンパレータ11は、出力波形(b)
および(b')の位相判別および位相補正を実行する。
この結果、キー信号18a、18bとカラーキーコンパ
レータ11からの表示切換信号7a、7bとのタイミン
グを安定的に一致させることができる。The color key comparator 11 outputs the waveform (b) so that the waveforms (d) and (d ') do not occur.
And the phase discrimination and phase correction of (b ′) are executed.
As a result, the timings of the key signals 18a, 18b and the display switching signals 7a, 7b from the color key comparator 11 can be stably matched.
【0027】このときのカラーキーコンパレータ11の
表示切換信号7a、7bを使ってセレクタ4は、ドット
クロックおよび水平方向カウンタ13aと垂直方向カウ
ンタ13bとを用いて、ビデオ用メモリ3から読み出さ
れたビデオ画像データとPC画像データとを合成する。
これにより、位置ズレのないクロマキーによるビデオ画
像とPC画像との合成が可能となる。Using the display switching signals 7a and 7b of the color key comparator 11 at this time, the selector 4 reads out from the video memory 3 using the dot clock and the horizontal counter 13a and the vertical counter 13b. The video image data and the PC image data are combined.
As a result, it is possible to combine the video image and the PC image using the chroma key having no positional deviation.
【0028】上記によって構成された本実施例の画像合
成回路の画像合成手順は、以下となる。デジタルで転送
されてくるPC画像データの色またはパレットインデッ
クスのうちの何れかが、特定色に指定されていることを
カラーキーコンパレータ11が判別する。判別された水
平方向および垂直方向の領域に対して表示切換信号7
a、7bを出力する。The image synthesizing procedure of the image synthesizing circuit of the embodiment constructed as described above is as follows. Make sure that either the color of the PC image data transferred digitally or the palette index is designated as a specific color.
The color key comparator 11 determines. The display switching signal 7 is applied to the determined horizontal and vertical areas.
a and 7b are output.
【0029】一方、本実施例の画像合成回路と接続され
たCPUにより、表示しようとするウィンドウの位置お
よび幅を設定するウィンドウ信号が、水平方向用ウィン
ドウレジスタ14aおよび垂直方向用ウィンドウレジス
タ14bへ書き込まれる。On the other hand, a window signal for setting the position and width of the window to be displayed is written into the horizontal window register 14a and the vertical window register 14b by the CPU connected to the image synthesizing circuit of this embodiment. It is.
【0030】ドットクロックに従って水平方向カウンタ
13aが動作し、水平同期信号に従って垂直方向カウン
タ13bが動作し、前述の水平方向用ウィンドウレジス
タ14aの前後数ドットより水平用ウィンドウキー信号
を発生し、その中の1本を水平方向デコーダ12aがセ
レクトし、同様に垂直方向用ウィンドウレジスタ14b
の前後数ラインより垂直用ウィンドウキー信号を発生
し、その中の1本を垂直方向デコーダ12bがセレクト
する。The horizontal counter 13a operates according to the dot clock, the vertical counter 13b operates according to the horizontal synchronization signal, and generates a horizontal window key signal from several dots before and after the horizontal window register 14a. Is selected by the horizontal decoder 12a, and similarly the vertical window register 14b is selected.
Generating a window key signal for vertical than before and after several lines of the one of them vertical decoder 12b to-select <br/>.
【0031】位相判別部15は、カラーキーコンパレー
タ11から出力された表示切換信号7a、7bと水平用
および垂直用デコーダ12a、12bから出力されたキ
ー信号18a、18bとから両信号の位相の差を判別す
る。この判別の手順は、上述の図2の波形(a)および
(b)から(d)の検出、または波形(a')および
(b')から(d')の検出による。この表示切換信号7
a、7bがキー信号18a、18bに対して前になるの
か後ろになるのかの位相差が生じた場合、水平方向デコ
ーダ12aおよび垂直方向デコーダ12bに、ウィンド
ウキー信号の何れかをセレクトすべきか補正のための選
択信号19a、19bが出力される。The phase discriminating section 15 calculates the difference between the phases of the display switching signals 7a and 7b output from the color key comparator 11 and the key signals 18a and 18b output from the horizontal and vertical decoders 12a and 12b. Is determined. This determination procedure is based on the detection of the waveforms (a) and (b) to (d) or the detection of the waveforms (a ′) and (b ′) of (d ′) in FIG. This display switching signal 7
If a phase difference occurs between a and 7b before and after the key signals 18a and 18b, the horizontal decoder 12a and the vertical decoder 12b correct which of the window key signals should be selected. Select signals 19a and 19b are output.
【0032】ビデオ画像データ読み出しタイミング生成
部16は、表示切換信号7a、7bと同期してビデオ画
像データをビデオ用メモリ3から読み出すためのタイミ
ング信号を生成し出力する。また、セレクタ4は、表記
切換信号7a、7bに基づきPCデジタル画像データと
ビデオ画像データとを選択して出力する。The video image data read timing generator 16 generates and outputs a timing signal for reading video image data from the video memory 3 in synchronization with the display switching signals 7a and 7b. The selector 4 selects and outputs PC digital image data and video image data based on the notation switching signals 7a and 7b.
【0033】本実施例では、このようなクロマキー合成
を有した回路を構成し、例えば、多様な機種の画像源と
パソコンとの接続において、パソコン側のタイミングと
ビデオとの表示位置のタイミングが自動的に調整され
る。よって、ユーザーが表示画面を見ながら何度も繰り
返し表示位置を調節する必要がない。In this embodiment, a circuit having such a chroma key combination is constructed. For example, when connecting various types of image sources to a personal computer, the timing of the personal computer and the timing of the video display position are automatically adjusted. Is adjusted. Therefore, there is no need for the user to adjust the display position many times while watching the display screen.
【0034】尚、上述の実施例は本発明の好適な実施の
一例ではあるが本発明はこれに限定されるものではな
く、本発明の要旨を逸脱しない範囲において種々変形実
施可能である。Although the above embodiment is one preferred embodiment of the present invention, the present invention is not limited to this embodiment, and various modifications can be made without departing from the gist of the present invention.
【0035】[0035]
【発明の効果】以上の説明より明かなように、本発明の
画像合成回路は、第1の画像データの特定部分への所定
の着色の有無を判別し、この判別に基づき第1の画像デ
ータの水平方向および垂直方向の領域に同期した画像切
換信号を出力する。第1の画像データへ画像合成する第
2の画像データを記憶し、画像切換信号に同期しかつ画
像切換信号と画像合成位置を識別するためのキー信号と
の位相差を検出し位相補正を行い、第2の画像データを
読み出すためのタイミング信号を出力する。第1の画像
データと第2の画像データと画像切換信号とを入力し、
第1の画像データへ第2の画像データを合成し、合成し
た画像データを出力する。As is clear from the above description, the image synthesizing circuit of the present invention determines whether or not a specific portion of the first image data has a predetermined coloring, and based on the determination, determines whether the first image data has a predetermined color. And outputs an image switching signal synchronized with the horizontal and vertical areas of the image. A second image data to be synthesized with the first image data is stored, and a phase difference between the image switching signal and a key signal for identifying an image synthesis position is detected in synchronization with the image switching signal. The phase correction is performed, and a timing signal for reading the second image data is output. Inputting first image data, second image data, and an image switching signal;
The second image data is combined with the first image data, and the combined image data is output.
【0036】よって、第2の画像の読み出しのタイミン
グの位相補正により、第1の画像データと第2の画像デ
ータとの画像合成位置の自動調整がされる。この自動調
整機能により、VTR等の多様な外部画像源機種に対応
し、パソコン側の画面表示のタイミングを、ユーザーが
何度も繰り返し画面を見ながら調節する必要がなくな
る。さらに、従来のスーパーインポーズのようにビデオ
とパソコンとの2画像の合成だけでなく、複数のウィン
ドウをもつシステムにおけるクロマキー合成による画像
表示への対応が容易となる。Therefore, by the phase correction of the read timing of the second image, the image combining position of the first image data and the second image data is automatically adjusted. This automatic adjustment function supports a variety of external image source models such as a VTR, and eliminates the need for the user to adjust the timing of screen display on the personal computer side while repeatedly looking at the screen. Further, it is easy to cope with image display by chroma key synthesis in a system having a plurality of windows as well as the synthesis of two images of a video and a personal computer as in the conventional superimposition.
【図1】本発明の画像合成回路の実施例の全体構成を示
すブロック図である。FIG. 1 is a block diagram showing an overall configuration of an embodiment of an image composition circuit of the present invention.
【図2】本実施例での位相の判別の概念を示すタイミン
グ信号図である。FIG. 2 is a timing signal diagram illustrating a concept of determining a phase in the embodiment.
【図3】第1の従来例における処理の概念を示す図であ
る。FIG. 3 is a diagram showing the concept of processing in the first conventional example.
【図4】第2の従来例における処理概念を示す図であ
る。FIG. 4 is a diagram showing a processing concept in a second conventional example.
1 コンパレータ部 2 読み出しタイミング信号生成部 3 ビデオ用メモリ(記憶部) 4 セレクタ(画像合成部) 7a、7b 表示切換信号 10 カラーキーレジスタ 11 カラーキーコンパレータ 12 デコーダ 13 カウンタ 14 ウィンドウレジスタ 16 ビデオ画像データ読み出しタイミング生成部 18 キー信号 19 選択信号 DESCRIPTION OF SYMBOLS 1 Comparator part 2 Readout timing signal generation part 3 Video memory (storage part) 4 Selector (image synthesis part) 7a, 7b Display switching signal 10 Color key register 11 Color key comparator 12 Decoder 13 Counter 14 Window register 16 Video image data reading Timing generator 18 Key signal 19 Selection signal
フロントページの続き (51)Int.Cl.6 識別記号 FI H04N 9/75 H04N 9/75 (58)調査した分野(Int.Cl.6,DB名) G09G 5/36 G09G 5/14 G09G 5/00 G09G 5/18 H04N 5/265 H04N 9/75Continued on the front page (51) Int.Cl. 6 identification code FI H04N 9/75 H04N 9/75 (58) Fields investigated (Int.Cl. 6 , DB name) G09G 5/36 G09G 5/14 G09G 5 / 00 G09G 5/18 H04N 5/265 H04N 9/75
Claims (3)
着色の有無を判別し、該判別に基づき前記第1の画像デ
ータの水平方向および垂直方向の領域に同期した画像切
換信号を出力するコンパレータ手段と、 前記第1の画像データへ画像合成する第2の画像データ
を記憶する記憶手段と、 前記画像切換信号に同期し、且つ該画像切換信号と画像
合成位置を識別するためのキー信号との位相差を検出し
位相補正を行うとともに、前記第2の画像データを読み
出すタイミング信号を出力する読み出しタイミング信号
生成手段と、 前記第1の画像データと前記第2の画像データと前記画
像切換信号とを入力し、前記第1の画像データへ前記第
2の画像データを合成し、該合成した画像データを出力
する画像合成手段とを有し、 前記位相補正により、前記第1の画像データと前記第2
の画像データとの前記画像合成位置の自動調整がなされ
ることを特徴とする画像合成回路。1. A method for determining whether or not a predetermined portion of a first image data has a predetermined coloring, and outputting an image switching signal synchronized with a horizontal direction and a vertical direction of the first image data based on the determination. a comparator means for the storage means for storing second image data to be image compositing the first image data, synchronized to the image switching signal, and the image switching signal and image
A read timing signal generating means for outputting combined position detects the phase difference between the key signal for identifying the phase correction line Utotomoni, a timing signal for reading the second image data, said first image data Image synthesizing means for inputting the second image data and the image switching signal, synthesizing the second image data with the first image data, and outputting the synthesized image data; By the phase correction, the first image data and the second
An image synthesizing circuit for automatically adjusting the image synthesizing position with the image data.
は、 前記第1の画像データへ前記第2の画像データを合成す
る画像合成位置および大きさを特定するためのウィンド
ウレジスタと、 前記合成した画像データを表示するためのドットクロッ
クおよび水平同期信号と同期動作し、前記ウィンドウレ
ジスタにより複数のウィンドウキー信号を出力するカウ
ンタと、 前記ウィンドウレジスタにより前記複数のウィンドウキ
ー信号のうちの一つを選択して前記キー信号を発生する
デコーダと、 前記画像切換信号および前記キー信号間の位相差を判別
し、前記デコーダが選択すべきウィンドウキー信号の補
正のための選択信号を出力する位相判別手段と、 前記ドットクロックと前記カウンタの出力信号とを入力
し前記タイミング信号を出力する画像データ読み出しタ
イミング生成手段とを有することを特徴とする請求項1
記載の画像合成回路。2. The read timing signal generating means includes: a window register for specifying an image synthesis position and a size for synthesizing the second image data with the first image data; It operates the dot clock and horizontal synchronizing signal for displaying the synchronization, the window Les
A counter for outputting a plurality of windows key signal by register, said plurality of windows by the window register key
And a decoder for selecting one of the key signals to generate the key signal, determining a phase difference between the image switching signal and the key signal, and complementing a window key signal to be selected by the decoder.
2. The image processing apparatus according to claim 1, further comprising: a phase determining unit that outputs a positive selection signal; and an image data read timing generating unit that receives the dot clock and the output signal of the counter and outputs the timing signal.
Image synthesis circuit as described.
と前記デコーダとは、それぞれ前記合成画像を表示する
ための水平方向用と垂直方向用のペアで構成されること
を特徴とする請求項1または2記載の画像合成回路。3. The apparatus according to claim 1, wherein said window register, said counter, and said decoder are each composed of a pair for a horizontal direction and a pair for a vertical direction for displaying said composite image. Image synthesis circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7185341A JP2800724B2 (en) | 1995-07-21 | 1995-07-21 | Image synthesis circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7185341A JP2800724B2 (en) | 1995-07-21 | 1995-07-21 | Image synthesis circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0934442A JPH0934442A (en) | 1997-02-07 |
JP2800724B2 true JP2800724B2 (en) | 1998-09-21 |
Family
ID=16169105
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7185341A Expired - Lifetime JP2800724B2 (en) | 1995-07-21 | 1995-07-21 | Image synthesis circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2800724B2 (en) |
-
1995
- 1995-07-21 JP JP7185341A patent/JP2800724B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH0934442A (en) | 1997-02-07 |
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