JP2798933B2

JP2798933B2 - 記録装置

Info

Publication number: JP2798933B2
Application number: JP18682588A
Authority: JP
Inventors: 武史野崎; 順一小関
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-28
Filing date: 1988-07-28
Publication date: 1998-09-17
Anticipated expiration: 2013-09-17
Also published as: JPH0238066A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばデジタル複写機あるいはファクシ
ミリ等において、情報を通電加熱により記録用紙に記録
する記録装置に関する。

（従来の技術）一般に、デジタル複写機あるいはファクシミリ等は、
画像情報入力手段としての画像読取装置あるいは画像デ
ータ受信装置、および、この画像情報入力手段から入力
された画像情報の記録手段としての画像記録装置により
構成されている。そして、このような画像記録装置とし
て、感熱記録方式あるいは熱転写記録方式を採用したも
のが用いられている。

このようなデジタル複写機あるいはファクシミリ等の
画像読取装置は、１走査ライン毎に電荷蓄積型イメージ
センサ（以下、「CCDセンサ」という。）や、薄膜蒸着
型イメージセンサ等により原稿の画像を読取り、この読
取った画像を２値や多値のイメージデータに変換し、こ
れを画像記録装置に送出することにより画像記録を行な
っている。

かかる画像記録装置は、記録すべき画像数に対応した
数の発熱素子を一列に並べて構成される記録ヘッドを有
している。そして、この記録ヘッドに上記１走査ライン
分のイメージデータを供給して画素に応じた通電を行な
うことにより発熱素子を選択的に発熱せしめ、これによ
り記録を行なうようになっている。

しかしながら、上記のような画像記録装置の記録ヘッ
ドは、同時に印加する電流に制限があるため、一列に配
設された発熱素子を複数のグループ（群）に分割し、こ
の複数グループを順次駆動（時差駆動）することにより
瞬間の最大消費電流を抑制している。この複数のグルー
プを順次駆動するため、１ラインの記録に時間がかか
り、高速記録ができないという欠点があった。

（発明が解決しようとする課題）この発明は、上記したように一列に配設された発熱素
子を複数の群に分割し、時差駆動を行なうことにより瞬
間の最大消費電流を抑制しているため、１ラインの記録
に時間がかかり、高速記録ができないという欠点を解消
するためになされたもので、画素濃度に応じて高速記録
を行なうことのできる記録装置を提供することを目的と
する。

［発明の構成］（課題を解決するための手段）この発明の記録装置は、１列に並べられた複数の発熱
素子から成り、この複数の発熱素子が複数のグループに
分割されてグループ単位で記録媒体に印字データを記録
する記録ヘッドと、この記録ヘッドで記録する印字デー
タの転送開始信号を出力する出力手段と、この出力手段
から出力される転送開始信号に応じて上記印字データを
転送するクロック信号を上記グループを構成する発熱素
子数に対応したカウント値までカウントして桁あげ信号
を出力するクロックカウンタと、上記転送される印字デ
ータの黒画素データを上記グループを構成する発熱素子
数より多く且つ同時駆動可能な発熱素子数までカウント
して桁あげ信号を出力する第１のカウンタと、上記転送
される印字データの黒画素データを上記グループを構成
とする発熱素子数より多く且つ同時駆動可能な発熱素子
数までカウントして桁あげ信号を出力する第２のカウン
タと、上記出力手段から出力される転送開始信号及び上
記クロックカウンタからの桁あげ信号に応じて、上記第
１のカウンタ及び上記第２のカウンタを選択的にカウン
ト開始させる制御手段と、上記クロックカウンタから出
力される桁あげ信号と、上記制御手段でカウント開始が
制御された上記第１、第２のカウンタから出力される桁
あげ信号とに応じて同時駆動可能なグループを示す信号
を生成する生成手段と、この生成手段で生成された信号
に応じて上記記録ヘッドをグループ単位で駆動制御する
駆動制御手段とから構成されている。

（作用）この発明は、１列に並べられた複数の発熱素子が複数
のグループに分割されてグループ単位で記録媒体に印字
データを記録する記録ヘッドへ転送する印字データの転
送開始信号を出力し、この出力される転送開始信号に応
じて上記印字データを転送するクロック信号を上記グル
ープを構成する発熱素子数に対応したカウント値までカ
ウントして桁あげ信号を出力し、上記転送される印字デ
ータの黒画素データを第１のカウンタで上記グループを
構成する発熱素子数より多く且つ同時駆動可能な発熱素
子数までカウントして桁あげ信号を出力し、上記転送さ
れる印字データの黒画素データを第２のカウンタで上記
グループを構成する発熱素子数より多く且つ同時駆動可
能な発熱素子数までカウントして桁あげ信号を出力し、
上記出力される転送開始信号及び上記クロックカウンタ
からの桁あげ信号に応じて、上記第１のカウンタ及び上
記第２のカウンタを選択的にカウント開始させ、上記ク
ロックカウンタから出力される桁あげ信号と、上記カウ
ント開始が制御された上記第１、第２のカウンタから出
力される桁あげ信号とに応じて同時駆動可能なグループ
を示す信号を生成し、生成された信号に応じて上記記録
ヘッドをグループ単位で駆動制御するようにしたもので
ある。

（実施例）以下、この発明の一実施例を図面を参照しながら説明
する。

第１図は、この発明の記録装置の電気回路のブロック
図を示すものである。図において、タイミングクロック
発生回路10は、装置各部の動作を規定するタイミング信
号を生成するものである。CCD駆動回路11は、上記タイ
ミングクロック発生回路10からのクロック信号に同期し
てCCDセンサ12を駆動するものである。また、このCCD駆
動回路11からは、CCDセンサ12の光照射時間、つまり１
走査ラインの走査時間を規定する光信号蓄積時間信号SH
が出力されるようになっている。

CCDセンサ12は、光源により光照射された原稿からの
反射光（図示しない）を、その光量に応じた電荷量に変
換し、アナログ電圧として出力するものである。このCC
Dセンサ12の出力電圧は、読取った画像を反映してお
り、画像信号Saとして画像処理回路13に供給されるよう
になっている。

画像処理回路13は、上記CCDセンサ12が出力する画像
信号Saに含まれる、縮小光学系使用による低周波歪みや
CCDセンサ12に固有の高周波歪み等の補正、いわゆるシ
ェーディング補正を行った後、２値信号に変換するもの
である。この画像処理回路13が出力する２値化された画
像信号VDATAは、サーマルヘッド14および分割判定回路1
5に出力されるようになっている。

上記サーマルヘッド14は、全1728個の発熱素子により
構成される記録ヘッドであり、それぞれ432個の発熱素
子から成る４つのグループ（群）G1〜G4に分割されてい
る。これら４つのグループG1〜G4は、それぞれ、後述す
るPTC23からのイネーブル信号ENA1〜ENA4により各グル
ープ毎に独立して通電駆動されるようになっている。こ
のサーマルヘッド14は、上記タイミングクロック発生回
路10からのクロック信号CKに同期して動作するもので、
上記画像処理回路13で２値化された画像信号VDATAのう
ち、上記イネーブル信号ENA1〜ENA4が供給された発熱素
子群に対応する部分が通電駆動され、その発熱により記
録用紙に画像を記録するようになっている。なお、この
サーマルヘッド14における最大同時通電許容素子数は44
8個に限定されているものとする。

分割判定回路15は、上記タイミングクロック発生回路
10からのクロック信号CK、CPU24からのスタート信号STA
RTにより駆動制御され、１走査ライン中の黒画素データ
の分布に基づき、上記サーマルヘッド14を構成する各グ
ループG1〜G4を同時通電駆動するか、あるいは時差通電
駆動するかを決定するとともに、同時通電駆動あるいは
時差通電駆動する場合のグループの組合わせを指示する
分割判定データLnを生成するものである。この分割判定
回路15の詳細については後述する。

第１パルスモータ16は、CCDセンサ12による走査を行
なうために、原稿を副走査方向へ移動させるための駆動
モータである。第２パルスモータ17は、サーマルヘッド
14により記録される記録用紙を搬送させるための駆動モ
ータである。また、モータドライバ18は、上記第１のパ
ルスモータ16および第２のパルスモータ17の駆動電力を
制御するための駆動回路である。

また、充電式電池電圧検知回路19は、本装置の主電源
である充電式二次電池の電圧を検知するものである。サ
ーマルヘッドサーミスタ温度検知回路20は、サーマルヘ
ッド14に内蔵されているサーミスタによって、サーマル
ヘッド14の温度を検知するものである。また、副走査画
素濃度検知回路21は、原稿の副走査方向の画素濃度を検
知するものである。これらの詳細については、後述す
る。

PIO22は、CPU（中央演算処理回路）24により制御され
るパラレルI/Oであり、充電式電池電圧検知回路19、サ
ーマルヘッドサーミスタ温度検知回路20、および副走査
画素濃度検知回路21の各検知信号を入力する入力ポー
ト、分割判定回路15からの分割判定データLnを入力する
入力ポート、サーマルヘッド14へのイネーブル信号を制
御するためのゲート信号を出力する出力ポート、第１パ
ルスモータ16および第２パルスモータ17を駆動するモー
タドライバ18に制御信号Sbを出力する出力ポートを備え
ている。この制御信号Sbは、上記第１パルスモータ16お
よび第２パルスモータ17の正転、逆転、停止、速度制御
等の制御コマンドより成るものである。

AND回路25は、上記PIO22が出力するサーマルヘッド14
のイネーブル信号を光信蓄積時間SHに応じて制御するも
ので、その出力信号GATE1〜GATE4はPTC23に供給される
ようになっている。また、上記光信号蓄積時間SHは、CP
U24の割込み端子INTに供給されるようになっている。

PTC23は、CPU24により制御されるプログラマブル・タ
イマ・カウンタであり、上記AND回路25の出力信号GATE1
〜GATE4を入力し、これらに基づいて所定のパルス幅を
有した、サーマルヘッド14の各グループG1〜G4を駆動す
るイネーブル信号ENA1〜ENA4を生成して送出するもので
ある。

第２図は、上記分割判定回路15の構成を詳細に示すも
のである。図において、印字データ転送クロックカウン
タ30は、タイミングクロック発生回路10が発生するクロ
ック信号CKを計数するもので、CPU24から出力されるス
タート信号STARTにより計数を開始し、432個のクロック
信号CKを計数したときに桁上げパルスS1を出力して初期
状態に戻り、引き続き同様の計数動作を繰返すものであ
る。すなわち、サーマルヘッド14の各グループを構成す
る発熱素子数432個に相当する数を計数したときに、そ
の旨を表わす桁上げパルスS1を出力するものである。

黒画素データ第１カウンタ32は、画像処理回路13にお
いて２値化された画像信号VDATAに含まれる黒画素デー
タの数を、クロック信号CKのタイミングで計数するもの
である。この黒画素データ第１カウンタ32は、３入力の
AND回路31の出力信号により計数を開始し、448個の黒画
素データを計数したときに桁上げパルスS2を出力して計
数を停止するものである。すなわち、サーマルヘッド14
の最大同時通電許容素子数448を計数したときに、その
旨を表わす桁上げパルスS2を出力するものである。上記
AND回路31には、CPU24から出力されるSTART信号、後述
するNAND回路39の出力信号S11、およびNAND回路42の出
力信号S14が入力されるようになっており、これらの中
のいずれかの信号が駆動された時に有意信号を出力し黒
画素データ第１カウンタ32の計数を開始させるようにな
っている。

黒画素データは第２カウンタ34は、上記黒画素データ
第１カウンタ32と同様に、画像処理回路13において２値
化された画像信号VDATAに含まれる黒画像データの数
を、クロック信号CKのタイミングで計数するものである
が、計数開始の条件が異なっている。すなわち、この黒
画素データ第２カウンタ34は、２入力のAND回路33の出
力信号により計数を開始し、448個の黒画素データを計
数したときに桁上げパルスS3を出力して計数を停止する
ものである。すなわち、上記と同様に、サーマルヘッド
14の最大同時通電許容素子数448を計数したときに、そ
の旨を表わす桁上げパルスS3を出力するものである。上
記AND回路33には、後述するNAND回路40の出力信号S12、
およびNAND回路41の出力信号S13が入力されるようにな
っており、この中のいずれかの信号が駆動された時に有
意信号を出力し黒画素データ第２カウンタ34の計数を開
始させるようになっている。

フリップフロップ回路35は、AND回路48の出力信号S16
により初期状態にリセットされ、黒画素データ第１カウ
ンタ32が出力する桁上げパルスS2が出力されたときにセ
ットされるものである。上記リセットされた状態では、
非反転出力信号S7は低レベル（以下、「Ｌレベル」とい
う。）、反転出力信号S8は高レベル（以下、「Ｈレベ
ル」という。）となっており、上記桁上げパルスS2が供
給されたときに、非反転出力信号S7はＨレベル、反転出
力信号S8はＬレベルに変化するようになっている。

フリップフロップ回路36は、AND回路49の出力信号S17
により初期状態にリセットされ、黒画素データ第２カウ
ンタ34が出力する桁上げパルスS3が出力されたときにセ
ットされるものである。上記リセットされた状態では、
非反転出力信号S9はＬレベル、反転出力信号S10はＨレ
ベルとなっており、上記桁上げパルスS3が供給されたと
きに、非反転出力信号S9はＨレベル、反転出力信号S10
はＬレベルに変化するようになっている。

OR回路37は、上記フリップフロップ回路35および36の
非反転出力信号S7およびS9を入力し、論理和をとって出
力するものである。このOR回路37の出力信号S4は、シフ
トレジスタ38に供給されるようになっている。

シフトレジスタ38は、例えば４ビットのシフト容量を
有するもので、そのパラレル出力（分割判定データ）を
Lnと表記し、各ビットを「L1,L2,L3,L4」と表記した場
合に、シフト動作においては、シフトイン・データは
「L1」に入力され、「L4」のデータがシフトアウトされ
るものである。つまり、上記シフトレジスタ38は、OR回
路37の出力信号S4をシフトイン・データとし、上記印字
データ転送クロックカウンタ30の桁上げパルスS1をシフ
トパルスとしてシフト動作を行なうものである。なお、
上記ビット「L4」からシフトアウトされたデータは喪失
されるようになっている。

すなわち、上記シフトレジスタ38は、サーマルヘッド
14の１グループの発熱素子数432に相当するクロック信
号CKを計数した時点の、OR回路37の出力信号S4をシフト
イン・データとしてシフト動作を行ない記憶するもので
ある。このシフトレジスタ38のパラレル出力は、分割判
定データLnとしてPIO22に供給されるようになってい
る。そして、CCDセンサ12の光信号蓄積時間SHの周期毎
にCPU24に読込まれ、１主走査ライン毎の黒画素データ
の分布が認識されるようになっている。

NAND回路39は、フリップフロップ回路35の非反転出力
信号S7とAND回路46の出力信号S5とを入力し、その出力
信号S11を、上記３入力AND回路31、並びにAND回路43お
よび48に供給するようになっている。また、NAND回路40
は、フリップフロップ回路35の反転出力信号S8とAND回
路46の出力信号S5とを入力し、その出力信号S12を、上
記AND回路33およびAND回路48に供給するようになってい
る。

NAND回路は41は、フリップフロップ回路36の非反転出
力信号S9とAND回路47の出力信号S6とを入力し、その出
力信号S13を、上記AND回路33、並びにAND回路43および4
9に供給するようになっている。また、NAND回路42は、
フリップフロップ回路36の反転出力信号S10とAND回路47
の出力信号S6とを入力し、その出力信号S14を、上記３
入力のAND回路31およびAND回路49に供給するようになっ
ている。

また、AND回路43は、上記NAND回路39の出力信号S11と
上記NAND回路41の出力信号S13とを入力し、Ｉレベルで
の論理和をとって、その出力信号S15をフリップフロッ
プ回路44および45に供給するものである。また、AND回
路48は、上記NAND回路39の出力信号S11と上記NAND回路4
0の出力信号S12とを入力し、Ｌレベルでの論理和をとっ
て、その出力信号S16をフリップフロップ回路35のリセ
ット端子に供給し、上記フリップフロップ回路35をリセ
ット状態に戻すものである。さらに、AND回路49は、上
記NAND回路41の出力信号S13と上記NAND回路42の出力信
号S14とを入力し、Ｌレベルでの論理和をとって、その
出力信号S17をフリップフロップ回路36のリセット端子
に供給し、上記フリップフロップ回路36をリセット状態
に戻すものである。

フリップフロップ回路44は、上記AND回路43の出力信
号S15によるトグル動作を行なうもので、その出力信号
はAND回路46に供給されるようになっている。このフリ
ップフロップ回路44は、初期状態としてＨレベルがセッ
トされるようになっている。同様に、フリップフロップ
回路45は、上記AND回路43の出力信号S15によりトグル動
作を行なうもので、その出力信号はAND回路47に供給さ
れるようになっている。このフリップフロップ回路45
は、初期状態としてＬレベルがセットされるようになっ
ている。したがって、上記フリップフロップ44と45と
は、常に、相反しとレベルの信号を出力するようになっ
ている。

また、AND回路46は、上記印字データ転送クロックカ
ウンタ30の桁上げパルスS1と上記フリップフロップ回路
44の出力信号とを入力し、論理積をとった出力信号S5を
生成するものである。この信号S5は、上記NAND回路39お
よび40に供給されるようになっている。また、AND回路4
7は、上記印字データ転送クロックカウンタ30の桁上げ
パルスS1と上記フリップフロップ回路45の出力信号とを
入力し、論理積をとった出力信号S6を生成するものであ
る。この信号S6は、上記NAND回路41および42に供給され
るようになっている。

次に、上記のような構成において動作を説明する。

まず、画像読取装置（図示しない）において原稿の読
取走査が開始されると、光照射された原稿からの反射光
が、図示しない光学系によりCCDセンサ12上に結像され
る。このような状態では、CCDセンサ12は、上記反射光
量に応じて蓄積された電荷量をアナログ電圧として出力
している。このアナログ電圧は、第１図に示すように、
タイミング発生回路10から供給されるタイミング信号に
同期して動作するCCD駆動回路11からの制御信号により
時系列データに変換され、画像信号Saとして画像処理回
路13に供給される。

画像処理回路13では、受取った画像信号Saに対しシェ
ーディング補正等の画像補正を行なった後、所定のスラ
イスレベル電圧でスライスすることにより白画素と黒画
素との２値データに変換する。この２値化された画像信
号VDATAは、タイミングクロック発生回路10から供給さ
れるクロック信号CKに同期して、分割判定回路15とサー
マルヘッド14とに供給される。

次に、上記画像信号VDATAが供給された分割判定回路1
5の動作について第３図および第４図のタイミングチャ
ートを参照して説明する。第３図は、CCDセンサ12が全
黒データを読取った場合の動作を示すタイミングチャー
トであり、第４図は、原稿の中央部に黒データが集中し
ている場合の動作を示すタイミングチャートである。

まず、第３図に示す全黒データを読取った場合の動作
について説明する。同図（ａ）に示すように、CPU24か
らSTART信号が出力され、これが印字データ転送クロッ
クカウンタ30に供給されることにより、印字データ転送
クロックカウンタ30はクロック信号CK（第３図（ｂ）参
照）のパルス数の計数を開始する。同時に、上記START
信号が３入力のAND回路31を介して黒画素データ第１カ
ウンタ32に供給されることにより、黒画素データ第１カ
ウンタ32は、上記クロック信号CKに同期して供給される
画像信号VDATA（第３図（ｃ）参照）中の黒画素データ
の計数を開始する。ちなみに、第３図に示す例では、入
力される画像信号VDATAが全て黒画素データ（斜線で示
す）であるので、上記印字データ転送クロックカウンタ
30と同一の計数を行なうことになる。なお、第３図
（ｅ）は、黒画素データ第１カウンタ32が計数動作を行
なっている時間帯をＨレベルの信号で示している。

上記印字データ転送クロックカウンタ30は、上述した
ように、432個のクロック信号CKを計数すると、第３図
（ｄ）に示すように、桁上げパルスS1を出力するととも
に、計数値を初期値に戻し、再び上記と同様の計数動作
を開始する。つまり、クロック信号CKを432個計数する
ごとにパルスを発生する動作を繰返す。１走査ラインの
画素数は1728個であるので、上記印字データ転送クロッ
クカウンタ30は、１走査ラインの画像信号VDATAを転送
する間に、４回のパルスを発生することになる。

ここで、第３図のＡ点、つまり第１回目の桁上げパル
スS1が発生した際の動作について説明する。上記したよ
うに、印字した転送クロックカウンタ30がクロック信号
CKを432個計数したことにより桁上げパルスS1が出力さ
れるが、この時、黒画素データ第１カウンタ32からの桁
上げパルスS2および黒画素データ第２カウンタ34からの
桁上げパルスS3はいずれも未だ出力されておらず、フリ
ップフロップ回路35および36はいずれもリセット状態に
ある。したがって、これらフリップフロップ回路35およ
び36の非反転出力信号S7およびS9はいずれもＬレベルに
あり、OR回路37の出力信号S4もＬレベルにある。したが
って、シフトレジスタ38は、OR回路37からのＬレベルの
出力信号S4をシフトイン・データとし、上記桁上げパル
スS1をシフトクロックとして１ビットのシフト動作を行
なうので、そのパラレル出力、つまり分割判定データLn
として、「Ln＝L,＊，＊，＊」の４ビットのデータを出
力する。ここで、記号「＊」は不定値が出力されること
を表わす。

一方、桁上げパルスS1は、AND回路46および47の各一
方の入力端子に供給される。この際、初期状態を維持し
ているフリップフロップ回路44はＨレベル、フリップフ
ロップ回路45はＬレベルにセットされているので、AND
回路46は上記桁上げパルスS1を通過させて信号S5を出力
するが、AND回路47は上記桁上げパルスS1の通過を阻止
するので信号S6はＬレベルを維持したままである。

上記AND回路46からの出力信号S5は、NAND回路39およ
び40の各一方の入力端子に供給される。その際、上記し
たように、黒画素データ第１カウンタ32の計数値は、印
字データ転送クロックカウンタ30と同一の計数値であ
り、未だ448個を計数しておらず、したがって、桁上げ
パルスS2も出力されておらず、フリップフロップ回路35
もリセット状態にあるので、非反転出力信号S7はＬレベ
ル、反転出力信号S8はＨレベルを維持したままである。
したがって、NAND回路39の出力信号S11はＨレベルを維
持したままであり、次段以降の回路の動作には何ら影響
を与えず、各フリップフロップ回路44、45のセット状態
および黒画素データ第１カウンタ32の動作状態は変化し
ない。一方、NAND回路40の出力信号S12には、上記桁上
げパルスS1とほぼ同位相のパルス信号S12が出力され
る。この信号S12がAND回路33を介して黒画素データ第２
カウンタ34に供給されることにより、黒画素データ第２
カウンタ34は初期値にリセットされた後、クロック信号
CKに同期して供給される画像信号VDATA中の黒画素デー
タの計数を開始する。すなわち、サーマルヘッド14のグ
ループG2の発熱素子群に相当する領域の先頭から黒画素
データの計数を開始する。第３図（ｇ）は、黒画素デー
タ第２カウンタ34が計数動作を行なっている時間帯をＨ
レベルの信号で示している。

また、上記信号S12はAND回路48に供給されることによ
り、その出力信号S16には上記桁上げパルスS1とほぼ同
位相のパルス信号が出力される。そして、この信号S16
がフリップフロップ回路35に供給されることにより、フ
リップフロップ回路35は初期状態にリセットされる。な
お、この時点のリセット動作は、フリップフロップ回路
35が既にリセット状態にあるので、特に意味を持たな
い。

また、上述したように、AND回路47の出力信号S6は、
Ｌレベルに維持されたままであるので、NAND回路41およ
び42の出力信号S13およびS14はＨレベルを維持したまま
であり、次段以降の回路の動作には何ら影響を与えず、
各フリップフロップ回路35、36、44、45のセット状態お
よび各カウンタ30、32、34の動作状態は変化しない。

次に、第３図Ｂ点、つまり黒画素データ第１カウンタ
32からの桁上げ信号S2が発生した際の動作について説明
する。上記印字データ転送クロックカウンタ30と同時に
計数を開始した上記黒画素データを第１カウンタ32は、
入力された画像信号VDATA中の黒画素データを448個計数
することにより、第３図（ｆ）に示すように、桁上げパ
ルスS2を発生する。そして、第３図（ｅ）に示すよう
に、計数動作を停止する。

そして、最初の桁上げパルスS2がフリップフロップ回
路35に供給されることにより、フリップフロップ回路35
はセット状態となり、その非反転出力信号S7にはＨレベ
ル、反転出力信号S8にはＬレベルの信号が出力される。
このセット状態は、AND回路48からの出力信号S16が駆動
されるまで維持される。

上記フリップフロップ回路35がセットされた時点で
は、黒画素データ第２カウンタ34は計数状態にあるが、
未だ448個の黒画素データを計数しておらず、その出力
信号S3はＬレベルのままである。したがって、フリップ
フロップ回路36は初期状態、つまりリセット状態を維持
しており、その非反転出力信号S9はＬレベル、反転出力
信号S10はＨレベルに保たれたままである。

したがって、OR回路37の一方の入力信号S7はＨレベル
に変化し、他方の入力信号S9はＬレベルを維持したまま
であるので、その出力信号S4は、第３図（ｉ）に示すよ
うに、Ｈレベルの信号に変化する。この際、桁上げ信号
S1は、Ｌレベルを維持したままなので、信号S5およびS6
もＬレベルのままであり、NAND回路39、40、41、42の各
出力信号S11、S12、S13、S14は全てＨレベルを維持した
ままで、次段以降の回路の動作には何ら影響を与えな
い。したがって、各フリップフロップ35、36、44、45の
セット状態が変化することもなく、また各カウンタ30、
32、34が初期状態に戻ることもない。

次に、上記のような状態で推移して第３図のＣ点に達
した場合、つまり第２回目の桁上げパルスS1が発生した
際の動作について説明する。印字データ転送クロックカ
ウンタ30がクロック信号CKを864個計数したことにより
２回目の桁上げパルスS1が出力されるが、この時、フリ
ップフロップ回路35はセット状態にあり、フリップフロ
ップ回路36はリセット状態にある。したがって、フリッ
プフロップ回路35の非反転出力信号S7はＨレベルにあ
り、フリップフロップ回路36の非反転出力信号S9はＬレ
ベルにあるので、OR回路37の出力信号S4はＨレベルにあ
る。シフトレジスタ38は、OR回路37からのＨレベルの出
力信号S4をシフトイン・データとし、上記桁上げパルス
S1をシフトクロックとして１ビットのシフト動作を行な
い、そのパラレル出力、つまり分割判定データLnとし
て、「Ln＝H,L,＊，＊」の４ビットのデータを出力す
る。ここで、ビットL1にＨレベルの信号として出力され
る情報は、桁上げパルスS1が２回出力されるまで、つま
りサーマルヘッド14のグループG1とグループG2との発熱
素子に対応する範囲に黒画素データが448個以上出現し
たことを意味し、このことは、グループG1の発熱素子群
とグループG2の発熱素子群とを同時に通電駆動すること
ができないことを意味する。

一方、桁上げパルスS1は、AND回路46および47の各一
方の入力端子に供給される。この際、フリップフロップ
回路44はＨレベル、フリップフロップ回路45はＬレベル
にセットされた初期状態のままであるので、AND回路46
は上記桁上げパルスS1を通過させて信号S5を出力する
が、AND回路47は上記桁上げパルスS1の通過を阻止する
ので信号S6はＬレベルを維持したままである。

上記AND回路46からの出力信号S5は、NAND回路39およ
び40の各一方の入力端子に供給される。この際、フリッ
プフロップ回路35はセット状態にあり、信号S7はＨレベ
ルが出力されているので、信号S5はNAND回路39を反転さ
れて通過し、信号S11として出力される。この信号S11が
３入力のAND回路31を介して黒画像データ第１カウンタ3
2に供給されることにより、黒画素データ第１カウンタ3
2は、そのセット状態を初期値に戻した後、上記クロッ
ク信号CKに同期して供給される画像信号VDATA中の黒画
素データの計数を再開する。すなわち、サーマルヘッド
14のグループG3の発熱素子群に相当する領域の先頭から
黒画素データの計数を開始する。また、上記信号S11がA
ND回路43を介してフリップフロップ回路44および45に供
給されることにより、フリップフロップ回路44および45
はそれぞれ反転され、フリップフロップ回路44はＬレベ
ル、フリップフロップ回路45はＨレベルの信号を出力す
る。さらに、上記信号S11がAND回路48を介してフリップ
フロップ回路35に供給されることにより、フリップフロ
ップ回路35はリセット状態になる。

一方、NAND回路40の出力は、フリップフロップ回路35
の反転出力信号S8がＬレベルであるので、Ｈレベルを維
持したままであり、次段以降の回路の動作には何ら影響
を与えない。

また、上述したように、AND回路47の出力信号S6はレ
ベルに維持されたままであるので、NAND回路41および42
の出力信号S13およびS14はＨレベルを維持したままであ
り、次段以降の回路の動作には何ら影響を与えない。

次に、第３図のＤ点、つまり黒画素データ第２カウン
タ34からの桁上げ信号S3が発生した際の動作について説
明する。上記第１回目の桁上げパルスS1により計数を開
始した上記黒画素データ第２カウンタ34は、入力された
画像信号VDATA中の黒画素を448個計数することにより、
第３図（ｈ）に示すように、桁上げパルスS3を発生す
る。そして、第３図（ｇ）に示すように、計数動作を停
止する。

そして、最初の桁上げパルスS3がフリップフロップ回
路36に供給されることにより、フリップフロップ回路36
はセット状態となり、その非反転出力信号S9にはＨレベ
ル、反転出力信号S10にはＬレベルの信号が出力され
る。このセット状態は、AND回路49からの出力信号S17が
駆動されるまで維持される。

上記フリップフロップ回路36がセットされた時点で
は、黒画素データ第１カウンタ32は計数状態にあるが、
未だ448個の黒画素データを計数しておらず、その出力
信号S2はＬレベルのままである。したがって、フリップ
フロップ回路35はリセット状態を維持しており、その非
反転出力信号S7はＬレベル、反転出力信号S8はＨレベル
に保たれている。

したがって、OR回路37の一方の入力信号S7はＬレベル
を維持したままで、他の入力信号S9はＨレベルに変化す
るので、その出力信号S4は、第３図（ｉ）に示すよう
に、Ｈレベルの信号に変化する。この際、桁上げ信号S1
は、Ｌレベルを維持したままなので、信号S5およびS6も
Ｌレベルのままであり、NAND回路39、40、41、42の各出
力信号S11、S12、S13、S14は全てＨレベルを維持したま
まで、次段以降の回路の動作には何ら影響を与えない。
したがって、各フリップフロップ35、36、44、45のセッ
ト状態が変化することもなく、また各カウンタ30、32、
34が初期状態に戻ることもない。

次に、上記のような状態で推移して第３図のＥ点に達
した場合、つまり第３回目の桁上げパルスS1が発生した
際の動作について説明する。印字データ転送クロックカ
ウンタ30がクロック信号CKを1296個計数したことにより
３回目の桁上げパルスS1が出力されるが、この時、フリ
ップフロップ回路35はリセット状態にあり、フリップフ
ロップ回路36はセット状態にある。したがって、フリッ
プフロップ回路35の非反転出力信号S7はＬレベルにあ
り、フリップフロップ回路36の非反転出力信号S9はＨレ
ベルにあるので、OR回路37の出力信号S4はＨレベルにあ
る。シフトレジスタ38は、OR回路37からのＨレベルの出
力信号S4をシフトイン・データとし、上記桁上げパルス
S1をシフトクロックとして１ビットのシフト動作を行な
い、そのパラレル出力、つまり分割判定データLnとし
て、「Ln＝H,H,L,＊」の４ビットのデータを出力する。
ここで、ビットL1にＨレベルの信号として出力される情
報は、１回目の桁上げパルスS1が出力されてから３回目
の桁上げパルスS1が出力されるまで、つまりグループG2
とグループG3との発熱素子に対応する範囲で黒画素デー
タが448個以上出現したことを意味し、このことは、グ
ループG2の発熱素子群とグループG3の発熱素子群とを同
時に通電駆動することができないことを意味する。

一方、桁上げパルスS1は、AND回路46および47の各一
方の入力端子に供給される。この際、フリップフロップ
回路44はＬレベル、フリップフロップ回路45はＨレベル
にセットされているので、AND回路47は上記桁上げパル
スS1を通過させて信号S6を出力するが、AND回路46は上
記桁上げパルスS1の通過を阻止するので信号S5はＬレベ
ルを維持したままである。

上記AND回路47からの出力信号S6は、NAND回路41およ
び42の各一方の入力端子に供給される。この際、フリッ
プフロップ回路36はセット状態にあり、信号S9はＨレベ
ルが出力されているので、信号S6はNAND回路41を反転さ
れて通過し、信号S13として出力される。この信号S13が
AND回路33を介して黒画素データ第２カウンタ34に供給
されることにより、黒画素データ第２カウンタ34は、そ
のセット状態を初期値に戻した後、上記クロック信号CK
に同期して供給される画像信号VDATA中の黒画素データ
の計数を再開する。つまり、サーマルヘッド14のグルー
プ４の発熱素子群に相当する領域の先頭から黒画素デー
タの計数を開始する。また、上記信号S13がAND回路43を
介してフリップフロップ回路44および45に供給されるこ
とにより、それぞれ反転され、フリップフロップ回路44
はＨレベル、フリップフロップ回路45はＬレベルの信号
を出力する。さらに、上記信号S13がAND回路49を介して
フリップフロップ回路36に供給されることにより、フリ
ップフロップ回路36はリセット状態になる。

一方、NAND回路42の出力は、フリップフロップ回路36
の反転出力信号S10がＬレベルであるので、Ｈレベルを
維持したままであり、次段以降の回路の動作に影響を与
えない。

また、上述したように、AND回路46の出力信号S5はＬ
レベルを維持しているので、NAND回路39および40の出力
はＨレベルを維持したままであり、次段以降の回路の動
作に影響を与えない。

次に、上記と同様に、第２回目の桁上げパルスS1で計
数動作を開始した黒画素データ第１カウンタ32からの桁
上げパルスS2が出力され、フリップフロップ回路35がセ
ットされた状態で推移してＦ点に達した場合、つまり第
４回目の桁上げパルスS1が発生した際の動作について説
明する。印字データ転送クロックカウンタ30がクロック
信号CKを1728個計数したことにより４回目の桁上げパル
スS1が出力されるが、この時、フリップフロップ回路35
はセット状態にあり、フリップフロップ回路36はリセッ
ト状態にある。したがって、フリップフロップ回路35の
非反転出力信号S7はＨレベルにあり、フリップフロップ
回路36の非反転出力信号S9はＬレベルにあるので、OR回
路37の出力信号S4はＨレベルにある。シフトレジスタ38
は、OR回路37からのＨレベルの出力信号S4をシフトイン
・データとし、上記桁上げパルスS1をシフトクロックと
して１ビットのシフト動作を行ない、そのパラレル出
力、つまり分割判定データLnとして、「Ln＝H,H,H,L」
の４ビットのデータを出力する。ここで、ビットL1にＨ
レベルの信号として出力される情報は、第２回目の桁上
げパルスS1が出力されてから第４回目の桁上げパルスS1
が出力されるまで、つまりサーマルヘッド14のグループ
G3とグループG4との発熱素子に対応する範囲に黒画素デ
ータが448個以上出現したことを意味し、このことは、
グループG3の発熱素子群とグループG4の発熱素子群とを
同時に通電駆動することができないことを意味する。

一方、桁上げパルスS1は、AND回路46および47の各一
方の入力端子に供給される。この際、フリップフロップ
回路44はＨレベル、フリップフロップ回路45はＬレベル
にセットされた状態であるので、AND回路46は上記桁上
げパルスS1を通過させて信号S5を出力するが、AND回路4
7は上記桁上げパルスS1の通過を阻止するので信号S6は
レベルを維持したままである。

上記AND回路46からの出力信号S5は、NAND回路39およ
び40の各一方の入力端子に供給される。この際、フリッ
プフロップ回路35はセット状態にあり、信号S7はＨレベ
ルが出力されているので、信号S5はNAND回路の39を反転
されて通過し、信号S11として出力される。この信号S11
が３入力のAND回路31を介して黒画素データ第１カウン
タ32に供給されることにより、黒画素データ第１カウン
タ32は、そのセット状態を初期値に戻した後、上記クロ
ック信号CKに同期して供給される画像信号VDATA中の黒
画素データの計数を再開する。また、上記信号S11がAND
回路43を介してフリップフロップ回路44および45に供給
されることにより、それぞれ反転され、フリップフロッ
プ回路44はＬレベル、フリップフロップ回路44はＨレベ
ルの信号を出力する。さらに、上記信号S11がAND回路48
を介してフリップフロップ回路35に供給されることによ
り、フリップフロップ回路35はリセット状態になる。

一方、NAND回路40の出力は、フリップフロップ回路35
の反転出力信号S8がＬレベルであるので、Ｈレベルを維
持したままであり、次段以降の回路の動作に影響を与え
ない。

また、上述したように、AND回路47の出力信号S6はＬ
レベルを維持しているので、NAND回路41および42の出力
はＨレベルを維持したままであり、次段以降の回路の動
作に影響を与えない。

以上の動作により、分割判定回路15において、１走査
ラインの画素に対する分割判定データ「Ln＝H,H,H,L」
が得られる。上記分割判定データLnのビットL4は、常に
Ｌレベルの値となり、情報としては無意味である。

次に、原稿の中央部に黒データが集中している場合の
動作を示すタイミングチャートを第４図に示す。各回路
の動作は、黒画素データ第１カウンタ32および黒画素デ
ータ第２カウンタ34からの桁上げパルスS2およびS3が発
生するタイミングが上記全黒データの場合より遅くなる
ことを除けば、上述した第３図の場合と同様であるので
説明を省略する。この場合の分割判定データLnは、図示
するように、「Ln＝L,H,L,L」が得られる。同様に、全
白原稿の場合の分割判定データLnは、「Ln＝L,L,L,L」
が得られる。

このようにして分割判定回路15から得られた分割判定
データLnは、同時に通電駆動可能な発熱素子のグループ
G1〜G4の組合わせの情報を表わしており、例えば下表の
ような形態で分割駆動されるとともに、その分割数に応
じた原稿および記録用紙の副走査方向へ搬送する間隔、
つまり第１のパルスモータ16おより第２のパルスモータ
17を駆動する間隔が決定される。

まず、全白データを記録する場合の動作について説明
する。全白原稿を読取った場合は、分割判定回路15から
出力される分割判定データLnは、「Ln＝L,L,L,L」とな
る。この分割判定データLnは、PIO22を介してCPU24に供
給される。CPU24は、表１に示すように、上記分割判定
データLnは第５図に示す分割態様であると判定するとと
もに、記録用紙の副走査方向への搬送間隔は「Ｔ」時間
であると判定する。

次に、CPU24は、上記分割判定データLnに対応する、
全てがＨレベルの通電分割制御信号を同時にデータバス
を介してPIO22に出力し、さらに、このPIO22からAND回
路25の一方の入力に供給する。AND回路25の他方の入力
には、光信号蓄積時間信号SHが入力されており、その出
力信号GATE1〜GATE4には、第９図に示すように、光信号
蓄積時間信号SHと同位相の信号がそのまま現われる。こ
れらの信号GATE1〜GATE4がPTC23のゲート端子に供給さ
れることにより、PTC23は、第９図に示すように、所定
のパルス幅を有する同位相の４つのイネーブル信号ENA1
〜ENA4を出力する。このイネーブル信号ENA1〜ENA4が、
それぞれサーマルヘッド14の各グループG1〜G4に供給さ
れることにより、上記サーマルヘッド14の発熱素子は一
斉に通電駆動される。

また、記録用紙の副走査方向への搬送間隔が「Ｔ」時
間であることを判定したCPU24は、第９図に示すよう
に、上記信号SHの１パルスごとに駆動信号をPIO22に介
してモータドライバ18に供給することにより、第１のパ
ルスモータ16および第２のパルスモータ17の励磁切換え
制御を行い、これにより回転駆動を行なう。

次に、原稿の中央部に黒画素データが集中しているも
のを記録する場合の動作について説明する。この場合
は、上述したように、分割判定回路15から出力される分
割判定データLnは、「Ln＝L,H,L,L」となる。この分割
判定データLnは、PIO22を介してCPU24に供給される。CP
U24は、表１に示すように、上記分割判定データLnは第
６図に示す分割形態であると判定するとともに、記録用
紙の副走査方向への搬送間隔は上記全白データの場合の
２倍の「2T」時間であると判定する。

次に、CPU24は、上記分割判定データLnに対応する通
電分割制御信号をデータバスを介してPIO22に出力し、
さらに、このPIO22からAND回路25の一方の入力に供給す
る。この際、ビットL1がＬレベルであるので、信号GATE
1とGATE2は同時に、ビットL2がＨレベルであるので、信
号GATE2とGATE3は時間をずらして、ビットL3がＬレベル
であるので、信号GATE3とGATE4は同時になるように出力
タイミングを制御する。AND回路25の他方の入力には、
上記信号SHが入力されており、第10図に示すように、第
１番目の信号SHが出力される際は、GATE1とGATE2に信号
SHと同位相の信号が出力され、第２番目の信号SHが出力
される際に、GATE3とGATE4に信号SHと同位相の信号が出
力される。これら信号GATE1〜GATE4がPTC23のゲート端
子に供給されることにより、PTC23は、第10図に示すよ
うに、所定のパルス幅を有する同位相の２つのイネーブ
ル信号ENA1とENA2、これらと位相を異にする所定のパル
ス幅を有する同位相の２つのイネーブル信号ENA3とENA4
を相次いで出力する。これらのイネーブル信号ENA1〜EN
A4が、それぞれサーマルヘッド14の各グループG1〜G4に
供給されることにより、上記サーマルヘッド14のグルー
プG1とG2との発熱素子が同時に、それから信号SH時間後
に、サーマルヘッド14のグループG3のG4との発熱素子が
同時に時差通電駆動される。

また、記録用紙の副走査方向への搬送間隔が「2T」時
間であることを判定したCPU24は、第10図に示すよう
に、上記信号SHの２パルス毎に駆動信号をPIO22を介し
てモータドライバ18に供給することにより、第１のパル
スモータ16および第２のパルスモータ17の励磁切換え制
御を行い、これにより回転駆動を行なう。これは、１ラ
インの記録を行なうについて、上記全白データの場合に
比較し、２倍の時間がかかることを意味する。

次に、分割判定データLnが、「Ln＝H,H,L,L」の場合
の動作について説明する。分割判定回路15から出力され
る分割判定データLnは、PIO22を介してCPU24に供給され
る。CPU24は、表１に示すように、上記分割判定データL
nは第７図に示す分割態様であると判定するとともに、
記録用紙の副走査方向への搬送間隔は上記全白データの
場合の３倍の「3T」時間であると判定する。

次に、CPU24は、上記分割判定データLnに対応する通
電分割制御信号をデータバスを介してPIO22に出力し、
さらに、このPIO22からAND回路25の一方の入力に供給す
る。この際、ビットL1がＨレベルであるので、信号GATE
1とGATE2とは時間をずらして、ビットL2がＨレベルであ
るので、信号GATE2とGATE3とも時間をずらして、ビット
L3がＬレベルであるので、信号GATE3とGATE4は同時にな
るように出力タイミングを制御する。AND回路25の他方
の入力には、上記信号SHが入力されており、第11図に示
すように、第１番目の信号SHが出力される際はGATE1信
号のみが出力され、第２番目の信号SHが出力される際は
GATE2信号のみが出力され、第３番目の信号SHが出力さ
れる際に、GATE3とGATE4とに同位相の信号が出力され
る。これら信号GATE1〜GATE4がPTC23のゲート端子に供
給されることにより、PTC23は、第11図に示すように、
所定のパルス幅を有するイネーブル信号ENA1と、これと
位相を異にする所定のパルス幅を有するENA2と、さら
に、位相を異にする所定のパルス幅を有する同位相の２
つのイネーブル信号ENA3とENA4を相次いで出力する。こ
れらのイネーブル信号ENA1〜ENA4が、それぞれサーマル
ヘッド14の各グループG1〜G4に供給されることにより、
上記サーマルヘッド14のグループG1の発熱素子が同時
に、それから信号SH時間後に、グループG2の発熱素子が
同時に、それから信号SH時間後に、サーマルヘッド14の
グループG3とG4の発熱素子が同時に時差通電駆動され
る。

また、記録用紙の副走査方向への搬送間隔が「3T」時
間であることを判定したCPU24は、第11図に示すよう
に、上記信号SHの３パルス毎に駆動信号をPIO22を介し
てモータドライバ18に供給することにより、第１のパル
スモータ16および第２のパルスモータ17の励磁切換え制
御を行い、これにより回転駆動を行なう。これは、１ラ
インの記録を行なうについて、上記全白データの場合に
比較し、３倍の時間がかかることを意味する。

次に、全黒データを記録する場合の動作について説明
する。この場合は、上述したように、分割判定回路15か
ら出力される分割判定データLnは、「Ln＝H,H,H,L」と
なる。分割判定回路15から出力される上記分割判定デー
タLnは、PIO22を介してCPU24に供給される。CPU24は、
表１に示すように、上記分割判定データLnは第８図に示
す分割態様であると判定するとともに、記録用紙の副走
査方向への搬送間隔は上記全白データの場合の４倍の
「4T」時間であると判定する。

次に、CPU24は、上記分割判定データLnに対応する通
電分割制御信号をデータバスを介してPIO22に出力し、
さらに、このPIO22からAND回路25の一方の入力に供給す
る。この際、ビットL1がＨレベルにあるので、信号GATE
1とGATE2とは時間をずらして、ビットL2がＨレベルであ
るので、信号GATE2とGATE3とも時間をずらして、ビット
L3がＨレベルであるので、信号GATE3とGATE4も時間をず
らして出力するようにタイミングを制御する。AND回路2
5の他方の入力には、上記信号SHが入力されており、第1
2図に示すように、第１番目の信号SHが出力される際はG
ATE1信号のみが出力され、第２番目の信号SHが出力され
る際はGATE2信号のみが出力され、第３番目の信号SHが
出力される際は、GATE3信号のみが出力され、第４番目
の信号SHが出力される際は、GATE4信号のみが出力され
る。これら信号GATE1〜GATE4がPTC23のゲート端子に供
給されることにより、PTC23は、第12図に示すように、
所定のパルス幅を有するイネーブル信号ENA1と、このEN
A1と位相を異にする所定のパルス幅を有するENA2と、こ
のENA2と位相を異にする所定のパルス幅を有するENA3
と、さらに、位相を異にする所定のパルス幅を有するイ
ネーブル信号ENA4を順次出力する、これらのイネーブル
信号ENA1〜ENA4が、それぞれサーマルヘッド14の各グル
ープG1〜G4に供給されることにより、上記サーマルヘッ
ド14のグループG1、G2、G3、G4の各発熱素子が、それぞ
れ信号SH時間をずらして時差通電駆動される。

また、記録用紙の副走査方向への搬送間隔が「4T」時
間であることを判定したCPU24は、第12図に示すよう
に、上記信号SHの４パルス毎に駆動信号をPIO22を介し
てモータドライバ18に供給することにより、第１のパル
スモータ16および第２のパルスモータ17の励磁切換え制
御を行い、これにより回転駆動を行なう。これは、１ラ
インの記録を行なうについて、上記全白データの場合に
比較し、４倍の時間がかかることを意味する。

以上説明したように、サーマルヘッド14を通電駆動す
る際、サーマルヘッド14を４つのグループに分割して駆
動することを可能にする一方、１走査ライン中の黒画素
データの分布状況を検出し、この検出結果に従って最大
同時通電許容素子数を越えない範囲で上記グループの同
時駆動を行い、最大同時通電許容素子数を越えた場合は
時間をずらして時差通電駆動するようにしたので、サー
マルヘッド14の駆動電源の小形、小容量化を図ることが
できるとともに、従来のように、単純な時差通電では記
録速度（上記実施例では全黒データの印刷速度に相当す
る。）を向上できないという欠点を解消し、出現する画
素データに応じて高速印刷が可能となっている。また、
上記分割判定データの生成をハードウェアにより行な
い、ソフトウェアの介在を極力少なくしたので、記録に
要する時間を短縮できるものとなっている。

なお、上記実施例では、サーマルヘッド14を４つのグ
ループに分割して時差通電駆動する場合について説明し
たが、上記分割数は４つに限定されるものでなく、上記
以外の分割数であっても同様の効果を生じるものであ
る。

次に、充電式電池電圧検知回路19の詳細について説明
する。第13図において、充電式二次電池40は、本装置の
主電源であり、装置各部に供給する電力を発生するもの
である。この充電式二次電池40の出力は、安定化回路41
に供給されるようになっている。安定化回路41は、充電
式二次電池40に固有の不安定な電圧変動を除去し、安定
した電圧の供給を可能にするものである。

また、電圧検知回路42は、演算増幅器OP1と抵抗R1、R
2とにより構成されている。この電圧検知回路42の演算
増幅器OP1の出力はA/D変換機43に供給されるようになっ
ている。A/D変換機43は、上記演算増幅器OP1が出力する
アナログ信号をデジタル信号に変換し、PIO22に供給す
るようになっている。

上記のように構成される充電式電池電圧検知回路19
は、次のように動作する。すなわち、充電式二次電池40
の出力は安定化回路41に供給される一方、抵抗R1とR2と
により分圧されて演算増幅器OP1の非反転入力端子に供
給される。この演算増幅器OP1は電圧ホロワを構成して
おり、前段からの影響を除去して抵抗R1とR2とにより分
圧された電圧をA/D変換回路43に供給する。A/D変換回路
43は、上記電圧をデジタル信号に変換してPIO22に出力
する。そして、このPIO22からの信号はデータバスを介
してCPU24に供給される。CPU24は、例えば、上記充電式
二次電池40の電圧が降下したことを検知すると、その電
圧降下値に応じてサーマルヘッド14の発熱素子への通電
時間、つまりイネーブル信号のパルス幅を長くすること
により、印加電圧と通電時間との積で決定される印字濃
度を一定に保ように制御する。

次に、サーミスタ温度検知回路20の詳細について説明
する。第13図において、サーミスタ50は、サーマルヘッ
ド14に内蔵され、発熱素子の温度を間接的に検知するも
のである。このサーミスタ50の出力は、演算増幅器OP2
の非反転入力端子に供給されるようになっている。演算
増幅器OP2は、サーミスタ50の温度に対する抵抗値の変
化量を電圧の大きさに変換し、A/D変換器51に出力する
ものである。A/D変換器51は、上記演算増幅器OP2が出力
するアナログ信号をデジタル信号に変換し、PIO22に供
給するようになっている。そして、このPIO22からの信
号はデータバスを介してCPU24に供給され、CPU24におい
て監視されるようになっている。CPU24は、上記検知さ
れたサーマルヘッド14内の発熱素子の温度に対応して最
適通電時間、つまりイネーブル信号のパルス幅を算出
し、これにより記録用紙の副走査方向の移動速度を制御
するようになっている。すなわち、発熱素子が既に一定
以上の温度にあれば、短い通電時間で記録に十分な温度
を得ることができる。逆に、一定以下の温度であれば、
通電時間を長くして記録に十分な温度を得なければなら
ない。

このように、サーマルヘッド14の発熱素子の温度に応
じて通電時間、つまりイネーブル信号のパルス幅を制御
することにより印字むらを防止するとともに、発熱素子
が高温状態にあり通電時間が短くて済む場合は、高速記
録ができるようになっている。

さらに、副走査画素濃度検知回路21の詳細について説
明する。第13図において、黒画素データカウンタ60は、
画像処理回路13から出力される１走査ライン分の画像信
号VDATAを、クロック信号CKに同期して計数するもので
ある。メモリ61は、例えばデュアルポートRAMで構成さ
れるもので、上記黒画素データカウンタ60が計数した値
を記憶すると同時に、既に記憶している１ライン前の黒
画素データ数を比較器62に出力するものである。

比較器62は、黒画素データカウンタ60が計数した黒画
素データ数を一方の入力端子Ａに入力し、メモリ61が出
力する１ライン前の黒画素データ数を他方の入力端子ｂ
にい入力して比較を行い、Ａ＞Ｂ、Ａ＝Ｂ、Ａ＜Ｂの各
端子から出力される３つの信号をPIO22に供給するもの
である。

次に、上記副走査画素濃度検知回路21の動作について
説明する、まず、CPU24からSTART信号が送出されること
により、１走査ライン分の記録が開始されるとともに、
黒画素データカウンタ60は、クロック信号CKに同期して
画像処理回路13から送出される画像信号VDATAに含まれ
る黒画素データの計数を開始する。そして、１走査ライ
ン分の計数が完了するとメモリ61に送出して格納すると
同時に、比較器62のＡ入力端子に供給する、一方、メモ
リ61からは１ライン前の黒画素データ数が出力されてお
り、比較器62のＢ入力端子に供給されている。

比較器62の出力端子からは、比較結果がＡ＞Ｂ、Ａ＝
Ｂ、Ａ＜Ｂの３つの信号として出力されPIO22を介してC
PU24に供給される。

CPU24は、上記比較結果がＡ＞Ｂ、つまり現ラインの
黒画素データ数が１ライン前の黒画素データ数より大き
いことを検知すると画像信号VDATA中の黒画素データが
増加していると判断し、サーマルヘッド14への通電時間
を短くする。つまり、サーマルヘッド14駆動するイネー
ブル信号ENA1〜ENA4のパルス幅を短くする。

また、上記比較結果がＡ＜Ｂ、つまり現ラインの黒画
素データ数が１ライン前の黒画素データ数より小さいこ
とを検知すると画像信号VDATA中の黒画素データが減少
していると判断し、サーマルヘッド14への通電時間を長
くする。つまり、サーマルヘッド14駆動するイネーブル
信号ENA1〜ENA4のパルス幅を長くする。

また、上記比較結果がＡ＝Ｂ、つまり現ラインの黒画
素データ数と１ライン前の黒画素データ数とが等しいこ
とを検知すると画像信号VDATA中の黒画素データは変化
していないと判断し、サーマルヘッド14への通電時間は
前の状態を維持する。つまり、サーマルヘッド14駆動す
るイネーブル信号ENA1〜ENA4のパルス幅は変化させな
い。

このように、副走査方向に対する画素濃度の変化に応
じてサーマルヘッド14の発熱素子の通電時間を変化させ
ることにより、画像濃度に対応した通電時間を与えるこ
とができ、画像の濃度むらを防止できるとともに、過大
な電力を供給することもないので効率の良い電力制御が
できるものとなっている。また、通電時間が短くて済む
場合は高速記録ができるようになっている。

［発明の効果］以上詳述したようにこの発明によれば、画素濃度に応
じて感熱素子群を時差駆動するようにしたので、高速記
録を行なうことのできる感熱記録装置を提供することが
できる。

【図面の簡単な説明】

図はこの発明の一実施例を示すもので、第１図は電気回
路の構成を概略的に示すブロック図、第２図は分割判定
回路の詳細な回路構成を示す図、第３図および第４図は
分割判定回路の動作を説明するためのタイミングチャー
ト、第５図ないし第８図はサーマルヘッドの分割駆動を
説明するための説明図、第９図ないし第12図はサーマル
ヘッドの分割駆動を説明するためのタイミングチャー
ト、第13図は充電式電池電圧検知回路、サーマルヘッド
サーミスタ温度検知回路、および副走査画素濃度検知回
路の詳細な構成を示す図である。 10……タイミングクロック発生回路、12……CCDセン
サ、13……画像処理回路、14……サーマルヘッド（記録
ヘッド）、15……分割判定回路（検出手段、判定手
段）、16、17……パルスモータ、18……モータドライ
バ、22……PIO、23……PTC、24……CPU（時差駆動手
段）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭56−164881（ＪＰ，Ａ) 特開昭62−122368（ＪＰ，Ａ) 特開昭52−56544（ＪＰ，Ａ) 特開昭60−187175（ＪＰ，Ａ) 特開昭63−224972（ＪＰ，Ａ) 特開昭57−84865（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) B41J 2/35 - 2/38 B41J 2/30

Claims

(57)【特許請求の範囲】

【請求項１】１列に並べられた複数の発熱素子から成
り、この複数の発熱素子が複数のグループに分割されて
グループ単位で記録媒体に印字データを記録する記録ヘ
ッドと、この記録ヘッドで記録する印字データの転送開始信号を
出力する出力手段と、この出力手段から出力される転送開始信号に応じて上記
印字データを転送するクロック信号を上記グループを構
成する発熱素子数に対応したカウント値までカウントし
て桁あげ信号を出力するクロックカウンタと、上記転送される印字データの黒画素データを上記グルー
プを構成する発熱素子数より多く且つ同時駆動可能な発
熱素子数までカウントして桁あげ信号を出力する第１の
カウンタと、上記転送される印字データの黒画素データを上記グルー
プを構成する発熱素子数より多く且つ同時駆動可能な発
熱素子数までカウントして桁あげ信号を出力する第２の
カウンタと、上記出力手段から出力される転送開始信号及び上記クロ
ックカウンタからの桁あげ信号に応じて、上記第１のカ
ウンタ及び上記第２のカウンタを選択的にカウント開始
させる制御手段と、上記クロックカウンタから出力される桁あげ信号と、上
記制御手段でカウント開始が制御された上記第１、第２
のカウンタから出力される桁あげ信号とに応じて同時駆
動可能なグループを示す信号を生成する生成手段と、この生成手段で生成された信号に応じて上記記録ヘッド
をグループ単位で駆動制御する駆動制御手段と、を具備したことを特徴とする記録装置。